JPH05288807A - チェック回路を含む集積回路 - Google Patents
チェック回路を含む集積回路Info
- Publication number
- JPH05288807A JPH05288807A JP4085649A JP8564992A JPH05288807A JP H05288807 A JPH05288807 A JP H05288807A JP 4085649 A JP4085649 A JP 4085649A JP 8564992 A JP8564992 A JP 8564992A JP H05288807 A JPH05288807 A JP H05288807A
- Authority
- JP
- Japan
- Prior art keywords
- check
- data
- unit
- integrated circuit
- integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積回路を基板に実装した状態でもそれぞれ
の集積回路を単体チェックすることができるチェック回
路を含む集積回路およびそのチェック方法を提供するこ
と。 【構成】 集積回路１は、所定の機能を有する主要集積
部10の他に、この主要集積部10からの出力データを共通
バス22を介して抽出自在な複数のチェック回路12〜18を
同じチップ上に搭載している。また、このチップ１に
は、チェック回路12〜18に外部からのデータを供給し、
かつこれら回路12〜18を制御するための信号を外部から
供給するインタフェース20が搭載されている。したがっ
て、チェック回路12〜18は、外部からの制御によって、
外部からのデータと主要集積部からのデータとをそれぞ
れ保持することができ、これらを入出力端子100 〜140
を介して、またはインタフェース20を介して任意に出力
することができる。この結果、集積回路１を基板に実装
した状態でも、外部からの制御により、データを入出し
てそのデータを外部にてチェックすることができる。
の集積回路を単体チェックすることができるチェック回
路を含む集積回路およびそのチェック方法を提供するこ
と。 【構成】 集積回路１は、所定の機能を有する主要集積
部10の他に、この主要集積部10からの出力データを共通
バス22を介して抽出自在な複数のチェック回路12〜18を
同じチップ上に搭載している。また、このチップ１に
は、チェック回路12〜18に外部からのデータを供給し、
かつこれら回路12〜18を制御するための信号を外部から
供給するインタフェース20が搭載されている。したがっ
て、チェック回路12〜18は、外部からの制御によって、
外部からのデータと主要集積部からのデータとをそれぞ
れ保持することができ、これらを入出力端子100 〜140
を介して、またはインタフェース20を介して任意に出力
することができる。この結果、集積回路１を基板に実装
した状態でも、外部からの制御により、データを入出し
てそのデータを外部にてチェックすることができる。
Description
【０００１】
【産業上の利用分野】本発明はチェック回路を含む集積
回路およびそのチェック方法に係り、特に、基板上に実
装された集積回路をテスト可能なチェック回路を含む集
積回路およびそのチェック方法に関する。
回路およびそのチェック方法に係り、特に、基板上に実
装された集積回路をテスト可能なチェック回路を含む集
積回路およびそのチェック方法に関する。
【０００２】
【従来の技術】一般に、IC(Integrated circuit)やLSI
(Large scale integration)などの集積回路は、それら
の機能が正常であるか否かがICチェッカーなどの検査装
置にて検査されて出荷される。この場合、設計時におけ
るテストパターン等と検査装置でのテスト結果とが比較
されて検査が行なわれていた。たとえば、ロジックの集
積回路では、任意のデータを集積回路の入力端子から入
力して、その出力端子から所望のデータが得られるか否
かが検査される。したがって、従来、それら集積回路単
体でのチェックは十分に行なうことができた。
(Large scale integration)などの集積回路は、それら
の機能が正常であるか否かがICチェッカーなどの検査装
置にて検査されて出荷される。この場合、設計時におけ
るテストパターン等と検査装置でのテスト結果とが比較
されて検査が行なわれていた。たとえば、ロジックの集
積回路では、任意のデータを集積回路の入力端子から入
力して、その出力端子から所望のデータが得られるか否
かが検査される。したがって、従来、それら集積回路単
体でのチェックは十分に行なうことができた。
【０００３】
【発明が解決しようとする課題】しかしながら、複数の
集積回路を同一基板上に実装した場合、実装された集積
回路や周囲の素子の相互作用、主にそれらの接続によっ
て、それぞれの集積回路の単体でのチェックができなか
った。したがって、基板にすべての集積回路および周囲
の素子を実装して、実際に駆動して誤りが生じた場合に
は、いずれの回路が故障または配線がおかしいのかが判
断できず、一旦配置した集積回路を取り外して、その集
積回路単体をテストしたり、各部の配線を再チェックし
たりしなければならず、手間がかかり面倒であった。
集積回路を同一基板上に実装した場合、実装された集積
回路や周囲の素子の相互作用、主にそれらの接続によっ
て、それぞれの集積回路の単体でのチェックができなか
った。したがって、基板にすべての集積回路および周囲
の素子を実装して、実際に駆動して誤りが生じた場合に
は、いずれの回路が故障または配線がおかしいのかが判
断できず、一旦配置した集積回路を取り外して、その集
積回路単体をテストしたり、各部の配線を再チェックし
たりしなければならず、手間がかかり面倒であった。
【０００４】本発明は上記従来の課題を解決して、基板
上に実装した状態にてそれぞれの集積回路を有効にチェ
ックすることができるチェック回路を含む集積回路およ
びそのチェック方法を提供することを目的とする。
上に実装した状態にてそれぞれの集積回路を有効にチェ
ックすることができるチェック回路を含む集積回路およ
びそのチェック方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明による集積回路は
上記課題を解決するために、所定の機能を有する集積回
路を基板に実装した状態にてその機能をチェックするた
めのチェック回路を含む集積回路において、この回路
は、所定の機能を有する主要集積部と、この主要集積部
にそれらの入出力データを抽出自在に接続された複数の
チェック部と、このチェック部に外部からのテストデー
タを入出力自在に接続されたインタフェース部とを備
え、チェック部は、主要集積部からのデータおよび外部
からのテストデータを選択的に保持するチェックデータ
保持手段と、このチェックデータ保持手段からのデータ
および外部からのデータを切換え可能に入出力する入出
力手段とを備えたことを特徴とする。
上記課題を解決するために、所定の機能を有する集積回
路を基板に実装した状態にてその機能をチェックするた
めのチェック回路を含む集積回路において、この回路
は、所定の機能を有する主要集積部と、この主要集積部
にそれらの入出力データを抽出自在に接続された複数の
チェック部と、このチェック部に外部からのテストデー
タを入出力自在に接続されたインタフェース部とを備
え、チェック部は、主要集積部からのデータおよび外部
からのテストデータを選択的に保持するチェックデータ
保持手段と、このチェックデータ保持手段からのデータ
および外部からのデータを切換え可能に入出力する入出
力手段とを備えたことを特徴とする。
【０００６】この場合、チェック部のチェックデータ保
持手段は、インタフェース部を介して供給される外部か
らの制御信号にて外部からのデータと主要集積部からの
データを選択するセレクタと、このセレクタにて選択さ
れたデータをラッチするラッチ手段とを備えるとよい。
持手段は、インタフェース部を介して供給される外部か
らの制御信号にて外部からのデータと主要集積部からの
データを選択するセレクタと、このセレクタにて選択さ
れたデータをラッチするラッチ手段とを備えるとよい。
【０００７】また、チェック部のチェックデータ保持手
段は、インタフェース部を介して供給される外部からの
制御信号に応じて任意のテストデータを出力して、かつ
主要集積部からのクロックに応じて同主要集積部からの
データを保持するフリップフロップ回路を含む。
段は、インタフェース部を介して供給される外部からの
制御信号に応じて任意のテストデータを出力して、かつ
主要集積部からのクロックに応じて同主要集積部からの
データを保持するフリップフロップ回路を含む。
【０００８】一方、所定の機能を有する集積回路を基板
に実装した状態にて、その機能をチェックするためのチ
ェック方法において、チェックされる集積回路に、所定
の機能を有する主要集積部の他に、この主要集積部にそ
の入出力データを抽出自在に接続された複数のチェック
部と、このチェック部に外部からのテストデータを入出
力自在に接続されたインタフェース部とをあらかじめ集
積しておき、このチェック回路を含む集積回路を基板に
実装した状態にて、この集積回路にそのインタフェース
部を介して所定のテストデータを入出力するチェック手
段を接続し、このチェック手段から所定のテストデータ
をチェック部に送り、このチェック部に入力したデータ
をそのインタフェース部を介してチェック手段に戻し、
そのデータが正確に出力されたか否かをチェック手段に
てチェックすることにより、このチェック手段と該当集
積回路の接続を確認し、このチェック手段との接続の確
認を他のチェック回路を含む集積回路にも同様に行なっ
て、このチェック手段との接続の確認が終了した複数の
集積回路のそれぞれのチェック部を接続して、いずれか
の集積回路のチェック部にチェック手段からテストデー
タを入力して、このデータを他の集積回路のチェック部
に送り、このデータを受けた集積回路のチェック部から
そのインタフェース部を介してチェック手段へ受けたデ
ータを戻し、そのデータが正確に出力されたか否かをチ
ェック手段にてチェックすることによりそれぞれの集積
回路間の接続を確認し、この集積回路間の接続の確認の
後に、いずれかの集積回路の主要集積部からのデータを
そのチェック部にて抽出して、この抽出したデータを他
の集積回路のチェック部に出力して、この抽出データを
受けた集積回路のチェック部からそのインタフェース部
を介してチェック手段へ抽出データを出力し、このチェ
ック手段にて受けたデータをチェックすることにより、
それぞれの集積回路の機能をチェックすることを特徴と
する。
に実装した状態にて、その機能をチェックするためのチ
ェック方法において、チェックされる集積回路に、所定
の機能を有する主要集積部の他に、この主要集積部にそ
の入出力データを抽出自在に接続された複数のチェック
部と、このチェック部に外部からのテストデータを入出
力自在に接続されたインタフェース部とをあらかじめ集
積しておき、このチェック回路を含む集積回路を基板に
実装した状態にて、この集積回路にそのインタフェース
部を介して所定のテストデータを入出力するチェック手
段を接続し、このチェック手段から所定のテストデータ
をチェック部に送り、このチェック部に入力したデータ
をそのインタフェース部を介してチェック手段に戻し、
そのデータが正確に出力されたか否かをチェック手段に
てチェックすることにより、このチェック手段と該当集
積回路の接続を確認し、このチェック手段との接続の確
認を他のチェック回路を含む集積回路にも同様に行なっ
て、このチェック手段との接続の確認が終了した複数の
集積回路のそれぞれのチェック部を接続して、いずれか
の集積回路のチェック部にチェック手段からテストデー
タを入力して、このデータを他の集積回路のチェック部
に送り、このデータを受けた集積回路のチェック部から
そのインタフェース部を介してチェック手段へ受けたデ
ータを戻し、そのデータが正確に出力されたか否かをチ
ェック手段にてチェックすることによりそれぞれの集積
回路間の接続を確認し、この集積回路間の接続の確認の
後に、いずれかの集積回路の主要集積部からのデータを
そのチェック部にて抽出して、この抽出したデータを他
の集積回路のチェック部に出力して、この抽出データを
受けた集積回路のチェック部からそのインタフェース部
を介してチェック手段へ抽出データを出力し、このチェ
ック手段にて受けたデータをチェックすることにより、
それぞれの集積回路の機能をチェックすることを特徴と
する。
【０００９】
【作用】本発明のチェック回路を含む集積回路およびそ
のチェック方法によれば、チェック部にて外部からのテ
ストデータおよび主要集積部からのデータを選択的に保
持して、入出力手段を外部からの切換信号にて切り換え
ることにより、チェック部に保持したデータを主要集積
部または外部に自在に入出力することができ、外部から
のテストデータと主要集積部からのデータとを比較して
同集積回路のチェックを行なう。
のチェック方法によれば、チェック部にて外部からのテ
ストデータおよび主要集積部からのデータを選択的に保
持して、入出力手段を外部からの切換信号にて切り換え
ることにより、チェック部に保持したデータを主要集積
部または外部に自在に入出力することができ、外部から
のテストデータと主要集積部からのデータとを比較して
同集積回路のチェックを行なう。
【００１０】
【実施例】次に添付図面を参照して本発明によるチェッ
ク回路を含む集積回路およびそのチェック方法の実施例
を詳細に説明する。図１には、本発明のチェック方法が
適用される集積回路の一実施例が示されている。この集
積回路１は、所定の機能を有するたとえばロジック等の
主要集積部10と、この主要集積部10の出力データを抽出
自在な複数のチェック回路12〜18と、これらチェック回
路12〜18に外部からのデータを入出力するシステムイン
タフェース20とを含む集積回路である。チェック回路12
〜18は、第１の共通バス22を介して主要集積部10に接続
され、第２の共通バス24を介してシステムインタフェー
ス20に接続されている。また、これらチェック回路12〜
20は、集積回路１が基板に実装された状態にて基板には
接続されない入出力端子100 〜140 を有している。
ク回路を含む集積回路およびそのチェック方法の実施例
を詳細に説明する。図１には、本発明のチェック方法が
適用される集積回路の一実施例が示されている。この集
積回路１は、所定の機能を有するたとえばロジック等の
主要集積部10と、この主要集積部10の出力データを抽出
自在な複数のチェック回路12〜18と、これらチェック回
路12〜18に外部からのデータを入出力するシステムイン
タフェース20とを含む集積回路である。チェック回路12
〜18は、第１の共通バス22を介して主要集積部10に接続
され、第２の共通バス24を介してシステムインタフェー
ス20に接続されている。また、これらチェック回路12〜
20は、集積回路１が基板に実装された状態にて基板には
接続されない入出力端子100 〜140 を有している。
【００１１】これらチェック回路12〜18の詳細を説明す
ると、チェック回路12( 〜18) は、図２に示すように、
入出力端子100(〜140)の他に、５個の入力端子200 〜20
8 と１つの出力端子210 とを備え、内部にセレクタ212
と、ラッチ回路214 と、２つのスリーステートバッファ
216,218 とをそれぞれ備えている。入力端子200 は、図
１の共通バス24に接続されて、インタフェース20を介し
て外部から供給される制御信号を内部のバッファ216,21
8 の制御端子にそれぞれ供給する端子である。この入力
端子200 は、外部からの制御信号によって入出力端子10
0(〜140)の入出力状態を変える。具体的には、入力端子
200 に制御信号が供給された場合には、バッファ218 が
オンとなって、入出力端子100 ( 〜140)から入力するデ
ータがバッファ218 を介して出力端子210 から出力され
る。入力端子200 に制御信号が供給されていない場合に
はバッファ216 がオンとなって入出力端子100(〜140)か
らデータが出力される。
ると、チェック回路12( 〜18) は、図２に示すように、
入出力端子100(〜140)の他に、５個の入力端子200 〜20
8 と１つの出力端子210 とを備え、内部にセレクタ212
と、ラッチ回路214 と、２つのスリーステートバッファ
216,218 とをそれぞれ備えている。入力端子200 は、図
１の共通バス24に接続されて、インタフェース20を介し
て外部から供給される制御信号を内部のバッファ216,21
8 の制御端子にそれぞれ供給する端子である。この入力
端子200 は、外部からの制御信号によって入出力端子10
0(〜140)の入出力状態を変える。具体的には、入力端子
200 に制御信号が供給された場合には、バッファ218 が
オンとなって、入出力端子100 ( 〜140)から入力するデ
ータがバッファ218 を介して出力端子210 から出力され
る。入力端子200 に制御信号が供給されていない場合に
はバッファ216 がオンとなって入出力端子100(〜140)か
らデータが出力される。
【００１２】入力端子202 は共通バス24に接続されて、
インタフェース20を介して外部から供給される切換信号
をセレクタ212 の制御端子に供給する端子である。具体
的には入力端子202 に第１の切換信号が供給されると、
セレクタ212 は入力端子204からのデータを選択し、第
２の切換信号が供給されると入力端子206 からのデータ
を選択し、第３の切換信号が供給されるとラッチ回路21
4 からのフィードバック信号を選択する。入力端子204
は共通バス24に接続されて、インタフェース20を介して
外部から供給されるテストデータをセレクタ212 へ供給
するデータ端子である。入力端子206 は共通バス22に接
続されて主要集積部10からのデータをセレクタ212 へ供
給するデータ端子である。
インタフェース20を介して外部から供給される切換信号
をセレクタ212 の制御端子に供給する端子である。具体
的には入力端子202 に第１の切換信号が供給されると、
セレクタ212 は入力端子204からのデータを選択し、第
２の切換信号が供給されると入力端子206 からのデータ
を選択し、第３の切換信号が供給されるとラッチ回路21
4 からのフィードバック信号を選択する。入力端子204
は共通バス24に接続されて、インタフェース20を介して
外部から供給されるテストデータをセレクタ212 へ供給
するデータ端子である。入力端子206 は共通バス22に接
続されて主要集積部10からのデータをセレクタ212 へ供
給するデータ端子である。
【００１３】セレクタ212 は、端子204,206 から選択的
に入力したデータをラッチ回路214へ出力する選択回路
である。ラッチ回路214 は、セレクタ212 からのデータ
を保持する保持回路であり、入力端子208 からのクロッ
ク信号に基づいて保持データを出力する。入力端子208
は共通バス22,24 の両方に接続されて、外部からまた
は、主要集積部10からそれぞれの出力データに同期した
クロック信号が供給される。ラッチ回路214 の出力はス
リーステートバッファ216 の入力とセレクタ212の入力
とに接続され、バッファ216 を介してデータを出力し、
セレクタ212 を介してフィードバックしたデータを保持
する。出力端子210 は共通バス24に接続されてバッファ
218 を介して供給されるデータをインタフェース20を介
して外部に出力する。
に入力したデータをラッチ回路214へ出力する選択回路
である。ラッチ回路214 は、セレクタ212 からのデータ
を保持する保持回路であり、入力端子208 からのクロッ
ク信号に基づいて保持データを出力する。入力端子208
は共通バス22,24 の両方に接続されて、外部からまた
は、主要集積部10からそれぞれの出力データに同期した
クロック信号が供給される。ラッチ回路214 の出力はス
リーステートバッファ216 の入力とセレクタ212の入力
とに接続され、バッファ216 を介してデータを出力し、
セレクタ212 を介してフィードバックしたデータを保持
する。出力端子210 は共通バス24に接続されてバッファ
218 を介して供給されるデータをインタフェース20を介
して外部に出力する。
【００１４】この実施例では、上記のような構成のチェ
ック回路12〜18が図１に示すようにチップ１上に４個集
積されている。図３は、図１に示すチェック回路12〜18
を含む集積回路IC1,IC2 がそれぞれ基板400 に実装され
た場合を示している。これら図１〜図３に基づいて集積
回路のチェック方法を説明する。なお、図３には集積回
路IC1,IC2 の周囲の素子および配線は省略されている。
ック回路12〜18が図１に示すようにチップ１上に４個集
積されている。図３は、図１に示すチェック回路12〜18
を含む集積回路IC1,IC2 がそれぞれ基板400 に実装され
た場合を示している。これら図１〜図３に基づいて集積
回路のチェック方法を説明する。なお、図３には集積回
路IC1,IC2 の周囲の素子および配線は省略されている。
【００１５】まず、集積回路IC1,IC2 のインタフェース
20を基板400 の外部のシステムコントローラ300 にそれ
ぞれ接続する。次に、テストモードに移行するために、
システムコントローラ300 から第１の切換信号をインタ
フェース20を介して集積回路IC1,IC2 のチェック回路12
〜18に供給する。これにより、チェック回路12〜18のセ
レクタ212 は、外部からのテストデータを入力する状態
となる。
20を基板400 の外部のシステムコントローラ300 にそれ
ぞれ接続する。次に、テストモードに移行するために、
システムコントローラ300 から第１の切換信号をインタ
フェース20を介して集積回路IC1,IC2 のチェック回路12
〜18に供給する。これにより、チェック回路12〜18のセ
レクタ212 は、外部からのテストデータを入力する状態
となる。
【００１６】次にシステムコントローラ300 とインタフ
ェース20との接続の確認を行なう。まず、システムコン
トローラ300 から集積回路IC1,IC2 のインタフェース20
を介してチェック回路12〜18のラッチ回路214 に任意の
値のデータを供給する。これにより、チェック回路12〜
18に任意の値のテストデータが書込まれる。次いで、シ
ステムコントローラ300 は、インタフェース20を介して
チェック回路12〜18の入力端子200 に供給している制御
信号を順次オフとする。これにより、バッファ216 がそ
れぞれオンとなって、ラッチ回路214 に保持されている
データが入出力端子100 〜140 から順次出力される。こ
れをインタフェース20を介してシステムコントローラ30
0 に出力する。この結果、システムコントローラ300
は、受けたデータを始めに出力したテストデータと比較
して、それぞれのチェック回路12〜18に書き込んだデー
タか否かをチェックする。もし、誤りがあれば、誤りが
あったラッチ回路214 を含む集積回路IC1,IC2 とシステ
ムコントローラ300 との接続に異常があり、その接続を
やり直して正常な状態にする。
ェース20との接続の確認を行なう。まず、システムコン
トローラ300 から集積回路IC1,IC2 のインタフェース20
を介してチェック回路12〜18のラッチ回路214 に任意の
値のデータを供給する。これにより、チェック回路12〜
18に任意の値のテストデータが書込まれる。次いで、シ
ステムコントローラ300 は、インタフェース20を介して
チェック回路12〜18の入力端子200 に供給している制御
信号を順次オフとする。これにより、バッファ216 がそ
れぞれオンとなって、ラッチ回路214 に保持されている
データが入出力端子100 〜140 から順次出力される。こ
れをインタフェース20を介してシステムコントローラ30
0 に出力する。この結果、システムコントローラ300
は、受けたデータを始めに出力したテストデータと比較
して、それぞれのチェック回路12〜18に書き込んだデー
タか否かをチェックする。もし、誤りがあれば、誤りが
あったラッチ回路214 を含む集積回路IC1,IC2 とシステ
ムコントローラ300 との接続に異常があり、その接続を
やり直して正常な状態にする。
【００１７】次に集積回路IC1,IC2 間の接続のチェック
を行なう。まず、集積回路IC1,IC2におけるそれぞれの
チェック回路12〜18の入出力端子100 〜140 を接続す
る。次いで、システムコントローラ300 からたとえば、
集積回路IC1 のチェック回路12〜18に供給している制御
信号をオフとして、それぞれのチェック回路12〜18の入
出力端子100 〜140 を出力モードにする。さらに、シス
テムコントローラ300 から集積回路IC2 に供給している
制御信号をオンとして、同部分を入力モードにする。こ
の状態にて集積回路IC1 に任意の値を書き込み、集積回
路IC2 から集積回路IC1 の出力データを読み取る。この
集積回路IC2 にて読み取ったデータをシステムコントロ
ーラ300 に送り、そのデータが先に集積回路IC1 に供給
したデータと一致するか否かを確認する。もし、誤りが
あれば、誤りのあったチェック回路12〜18の接続に異常
があり、その接続をやり直して正常な状態にする。
を行なう。まず、集積回路IC1,IC2におけるそれぞれの
チェック回路12〜18の入出力端子100 〜140 を接続す
る。次いで、システムコントローラ300 からたとえば、
集積回路IC1 のチェック回路12〜18に供給している制御
信号をオフとして、それぞれのチェック回路12〜18の入
出力端子100 〜140 を出力モードにする。さらに、シス
テムコントローラ300 から集積回路IC2 に供給している
制御信号をオンとして、同部分を入力モードにする。こ
の状態にて集積回路IC1 に任意の値を書き込み、集積回
路IC2 から集積回路IC1 の出力データを読み取る。この
集積回路IC2 にて読み取ったデータをシステムコントロ
ーラ300 に送り、そのデータが先に集積回路IC1 に供給
したデータと一致するか否かを確認する。もし、誤りが
あれば、誤りのあったチェック回路12〜18の接続に異常
があり、その接続をやり直して正常な状態にする。
【００１８】次に集積回路の主要集積部10からのテスト
パターンの入力について説明する。まず集積回路IC2 を
被テストICと仮定して説明すると、システムコンローラ
300から第２の切換信号を集積回路IC2 のチェック回路1
2〜18に送り、主要集積部10からのテストパターンを入
力できるモードにする。次いで、集積回路IC1 を集積回
路IC2 の対応する端子にテストパターンが出力できるよ
うに、入力端子200 への制御信号をそれぞれオフとす
る。この状態にて集積回路IC2 にて主要集積部10からの
テストパターンをそれぞれチェック回路12〜18に書込
み、このデータを集積回路IC1 に出力する。この結果、
集積回路IC1 のチェック回路12〜18には、集積回路IC2
のテストパターンがそれぞれ書込まれる。次いで、その
結果を集積回路IC1 のチェック回路12〜18から読み出し
て、システムコントローラにてテスト判定を行なう。
パターンの入力について説明する。まず集積回路IC2 を
被テストICと仮定して説明すると、システムコンローラ
300から第２の切換信号を集積回路IC2 のチェック回路1
2〜18に送り、主要集積部10からのテストパターンを入
力できるモードにする。次いで、集積回路IC1 を集積回
路IC2 の対応する端子にテストパターンが出力できるよ
うに、入力端子200 への制御信号をそれぞれオフとす
る。この状態にて集積回路IC2 にて主要集積部10からの
テストパターンをそれぞれチェック回路12〜18に書込
み、このデータを集積回路IC1 に出力する。この結果、
集積回路IC1 のチェック回路12〜18には、集積回路IC2
のテストパターンがそれぞれ書込まれる。次いで、その
結果を集積回路IC1 のチェック回路12〜18から読み出し
て、システムコントローラにてテスト判定を行なう。
【００１９】このように本実施例の集積回路によれば、
集積回路IC1,IC2 が主要集積部10の他に、そのデータを
抽出する複数のチェック回路12〜18を備えて、これを入
出力端子100 〜140 または出力端子210 からインタフェ
ース20を介してシステムコントローラ300 に出力するこ
とができるので、集積回路IC1,IC2 を基板400 に実装し
た状態でもそれぞれの集積回路IC1,IC2 をチェックする
ことができる。
集積回路IC1,IC2 が主要集積部10の他に、そのデータを
抽出する複数のチェック回路12〜18を備えて、これを入
出力端子100 〜140 または出力端子210 からインタフェ
ース20を介してシステムコントローラ300 に出力するこ
とができるので、集積回路IC1,IC2 を基板400 に実装し
た状態でもそれぞれの集積回路IC1,IC2 をチェックする
ことができる。
【００２０】次に図４には、本発明におけるチェック回
路12〜18の第２の実施例が示されている。この図におい
て、図２と異なる点は図２におけるセレクタ212 とラッ
チ回路214 とが一つのマスタースレーブフリップフロッ
プ回路500 にて構成されている点である。
路12〜18の第２の実施例が示されている。この図におい
て、図２と異なる点は図２におけるセレクタ212 とラッ
チ回路214 とが一つのマスタースレーブフリップフロッ
プ回路500 にて構成されている点である。
【００２１】詳しくは、フリップフロップ回路500 の入
力Ｄには、主要集積部10からのテストデータが供給され
る入力端子204 が接続され、トリガ端子Ｃには外部から
の切換信号が供給される入力端子202 が接続され、クロ
ック端子CKには主要集積部10からのクロック信号が供給
される入力端子206 が接続され、制御端子Ｐには外部か
らのデータが供給される入力端子204 が接続されてい
る。このフリップフロップ回路500 では、入力Ｄへのデ
ータを保持して、クロック信号に応じて出力Ｑからバッ
ファ216 に出力し、端子Ｃと端子Ｐの制御によって任意
の値を出力Ｑからバッファ216 へ出力する。このチェッ
ク回路12〜18も上記第１の実施例のチェック回路と同様
に集積回路IC1,IC2 に搭載されて同様のチェック方法に
てテストが行なわれる。
力Ｄには、主要集積部10からのテストデータが供給され
る入力端子204 が接続され、トリガ端子Ｃには外部から
の切換信号が供給される入力端子202 が接続され、クロ
ック端子CKには主要集積部10からのクロック信号が供給
される入力端子206 が接続され、制御端子Ｐには外部か
らのデータが供給される入力端子204 が接続されてい
る。このフリップフロップ回路500 では、入力Ｄへのデ
ータを保持して、クロック信号に応じて出力Ｑからバッ
ファ216 に出力し、端子Ｃと端子Ｐの制御によって任意
の値を出力Ｑからバッファ216 へ出力する。このチェッ
ク回路12〜18も上記第１の実施例のチェック回路と同様
に集積回路IC1,IC2 に搭載されて同様のチェック方法に
てテストが行なわれる。
【００２２】
【発明の効果】以上詳細に説明したように本発明のチェ
ック回路を含む集積回路およびそのチェック方法によれ
ば、チェック回路を含む集積回路を基板に実装した場合
であっても、集積回路に搭載されたチェック部にて外部
からのテストデータおよび主要集積部からのデータを選
択的に保持して、入出力手段を外部からの切換信号にて
切り換えることにより、チェック部に保持したデータを
主要集積部または外部に自在に入出力することができ
る。したがって、外部からのテストデータと主要集積部
からのデータとを外部のチェック手段にて比較して同集
積回路のチェックを行なうことができる効果を奏する。
ック回路を含む集積回路およびそのチェック方法によれ
ば、チェック回路を含む集積回路を基板に実装した場合
であっても、集積回路に搭載されたチェック部にて外部
からのテストデータおよび主要集積部からのデータを選
択的に保持して、入出力手段を外部からの切換信号にて
切り換えることにより、チェック部に保持したデータを
主要集積部または外部に自在に入出力することができ
る。したがって、外部からのテストデータと主要集積部
からのデータとを外部のチェック手段にて比較して同集
積回路のチェックを行なうことができる効果を奏する。
【図１】本発明によるチェック回路を含む集積回路の一
実施例を示す部分拡大図である。
実施例を示す部分拡大図である。
【図２】図１の集積回路に適用されるチェック回路の第
１の構成例を示すブロック図である。
１の構成例を示すブロック図である。
【図３】本発明によるチェック回路を含む集積回路のチ
ェック方法を説明するための概略の実装図である。
ェック方法を説明するための概略の実装図である。
【図４】図１の集積回路に適用されるチェック回路の第
２の構成例を示すブロック図である。
２の構成例を示すブロック図である。
１ 集積回路 10 主要集積部 12〜18 チェック回路 20 インタフェース 22,24 共通バス 100 〜140 入出力端子 200 〜208 入力端子 210 出力端子 212 セレクタ 214 ラッチ回路 216,218 スリーステートバッファ 300 システムコントローラ 400 基板 500 フリップフロップ回路
Claims (4)
- 【請求項１】 所定の機能を有する集積回路を基板に実
装した状態にてその機能をチェックするためのチェック
回路を含む集積回路において、該回路は、 所定の機能を有する主要集積部と、該主要集積部にその
入出力データを抽出自在に接続された複数のチェック部
と、該チェック部に外部からのテストデータを入出力自
在に接続されたインタフェース部とを備え、 前記チェック部は、前記主要集積部からの出力データお
よび外部からのテストデータを選択的に保持するチェッ
クデータ保持手段と、該チェックデータ保持手段からの
データおよび外部からのデータを切換え可能に入出力す
る入出力手段とを備えたことを特徴とするチェック回路
を含む集積回路。 - 【請求項２】 請求項１に記載のチェック回路を含む集
積回路において、前記チェック部のチェックデータ保持
手段は、前記インタフェース部を介して供給される外部
からの制御信号にて外部からのデータと前記主要集積部
からのデータを選択するセレクタと、該セレクタにて選
択されたデータをラッチするラッチ手段とを備えること
を特徴とするチェック回路を含む集積回路。 - 【請求項３】 請求項１に記載のチェック回路を含む集
積回路において、前記チェック部のチェックデータ保持
手段は、前記インタフェース部を介して供給される外部
からの制御信号に応じて任意のテストデータを出力し、
かつ前記主要集積部からのクロックに応じて該主要集積
部からの出力データを保持するフリップフロップ回路を
含むことを特徴とするチェック回路を含む集積回路。 - 【請求項４】 所定の機能を有する集積回路を基板に実
装した状態にてその機能をチェックするためのチェック
方法において、 前記集積回路に、所定の機能を有する主要集積部の他
に、該主要集積部にその入出力データを抽出自在に接続
された複数のチェック部と、該チェック部に外部からの
テストデータを入出力自在に接続されたインタフェース
部とをあらかじめ集積しておき、 該チェック回路を含む集積回路を基板に実装した状態に
て、該集積回路に前記インタフェース部を介して所定の
テストデータを入出力するチェック手段を接続し、 該チェック手段から所定のテストデータを前記チェック
部に送り、該チェック部に入力したデータを前記インタ
フェース部を介してチェック手段に戻し、そのデータが
正確に出力されたか否かをチェック手段にてチェックす
ることにより、該チェック手段と該当集積回路の接続を
確認し、 該チェック手段との接続の確認を他のチェック回路を含
む集積回路にも同様に行なって、該チェック手段との接
続の確認が終了した複数の集積回路のそれぞれのチェッ
ク部を接続して、いずれかの集積回路のチェック部に前
記チェック手段からテストデータを入力して、該データ
を他の集積回路のチェック部に送り、このデータを受け
た集積回路のチェック部からそのインタフェース部を介
して前記チェック手段へ受けたデータを戻し、そのデー
タが正確に出力されたか否かをチェック手段にてチェッ
クすることにより、それぞれの集積回路間の接続を確認
して、 該集積回路間の接続の確認の後に、いずれかの集積回路
の主要集積部からの出力データをそのチェック部にて抽
出して、該抽出したデータを同一基板上の他の集積回路
のチェック部に出力して、該抽出データを受けた集積回
路のチェック部からそのインタフェース部を介して前記
チェック手段へ抽出データを出力し、該チェック手段に
て受けたデータをチェックすることにより、それぞれの
集積回路の機能をチェックすることを特徴とする集積回
路のチェック方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08564992A JP3377225B2 (ja) | 1992-04-07 | 1992-04-07 | チェック回路を含む集積回路 |
| US08/035,595 US5442643A (en) | 1992-04-07 | 1993-03-23 | Integrated circuit chip with testing circuits and method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08564992A JP3377225B2 (ja) | 1992-04-07 | 1992-04-07 | チェック回路を含む集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05288807A true JPH05288807A (ja) | 1993-11-05 |
| JP3377225B2 JP3377225B2 (ja) | 2003-02-17 |
Family
ID=13864675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08564992A Expired - Fee Related JP3377225B2 (ja) | 1992-04-07 | 1992-04-07 | チェック回路を含む集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5442643A (ja) |
| JP (1) | JP3377225B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6463562B1 (en) | 1999-04-06 | 2002-10-08 | Nec Corporation | Semiconductor device including macros and its testing method |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3247937B2 (ja) * | 1992-09-24 | 2002-01-21 | 株式会社日立製作所 | 論理集積回路 |
| GB2282244B (en) * | 1993-09-23 | 1998-01-14 | Advanced Risc Mach Ltd | Integrated circuit |
| US5734661A (en) * | 1996-09-20 | 1998-03-31 | Micron Technology, Inc. | Method and apparatus for providing external access to internal integrated circuit test circuits |
| JP2944578B2 (ja) * | 1997-06-13 | 1999-09-06 | 日本電気アイシーマイコンシステム株式会社 | Ｒｏｍテスト回路 |
| SE512916C2 (sv) | 1998-07-16 | 2000-06-05 | Ericsson Telefon Ab L M | Metod och anordning för feldetektering i digitalt system |
| JP3606124B2 (ja) * | 1999-08-19 | 2005-01-05 | セイコーエプソン株式会社 | 半導体集積回路装置及び電子機器 |
| US6601189B1 (en) * | 1999-10-01 | 2003-07-29 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
| DE19948904C1 (de) | 1999-10-11 | 2001-07-05 | Infineon Technologies Ag | Schaltungszelle mit eingebauter Selbsttestfunktion und Verfahren zum Testen hierfür |
| ATE298903T1 (de) * | 2002-04-15 | 2005-07-15 | France Telecom | Verfahren und system für ressourcenallokation in echtzeit zwischen mehreren einheiten |
| US6971045B1 (en) * | 2002-05-20 | 2005-11-29 | Cyress Semiconductor Corp. | Reducing tester channels for high pinout integrated circuits |
| US8384410B1 (en) * | 2007-08-24 | 2013-02-26 | Advantest (Singapore) Pte Ltd | Parallel test circuit with active devices |
| US8242796B2 (en) * | 2008-02-21 | 2012-08-14 | Advantest (Singapore) Pte Ltd | Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units |
| JP6542148B2 (ja) * | 2016-03-18 | 2019-07-10 | 株式会社東芝 | 情報処理装置、情報処理方法およびプログラム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3082374A (en) * | 1959-06-12 | 1963-03-19 | Itt | Automatic testing system and timing device therefor |
| US4099668A (en) * | 1976-10-29 | 1978-07-11 | Westinghouse Electric Corp. | Monitoring circuit |
| US4348759A (en) * | 1979-12-17 | 1982-09-07 | International Business Machines Corporation | Automatic testing of complex semiconductor components with test equipment having less channels than those required by the component under test |
| US4395767A (en) * | 1981-04-20 | 1983-07-26 | Control Data Corporation | Interconnect fault detector for LSI logic chips |
| JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5214655A (en) * | 1986-09-26 | 1993-05-25 | General Electric Company | Integrated circuit packaging configuration for rapid customized design and unique test capability |
| US5084874A (en) * | 1988-09-07 | 1992-01-28 | Texas Instruments Incorporated | Enhanced test circuit |
| JPH04148882A (ja) * | 1990-10-12 | 1992-05-21 | Hitachi Ltd | 論理集積回路の故障位置指摘方法 |
-
1992
- 1992-04-07 JP JP08564992A patent/JP3377225B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-23 US US08/035,595 patent/US5442643A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6463562B1 (en) | 1999-04-06 | 2002-10-08 | Nec Corporation | Semiconductor device including macros and its testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5442643A (en) | 1995-08-15 |
| JP3377225B2 (ja) | 2003-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5627842A (en) | Architecture for system-wide standardized intra-module and inter-module fault testing | |
| US6490641B2 (en) | Addressable shadow port circuit | |
| JP2590294B2 (ja) | 回路ボードテストシステムとテストベクトル供給システム及び生成方法 | |
| US5173904A (en) | Logic circuits systems, and methods having individually testable logic modules | |
| US6256760B1 (en) | Automatic test equipment scan test enhancement | |
| JPH05288807A (ja) | チェック回路を含む集積回路 | |
| US4670877A (en) | LSI circuit with self-checking facilitating circuit built therein | |
| US7426670B2 (en) | Connecting multiple test access port controllers on a single test access port | |
| EP0578386A2 (en) | Hierarchical connection method, apparatus and protocol | |
| US4604746A (en) | Testing and diagnostic device for digital computers | |
| EP3660526B1 (en) | Test system with embedded tester | |
| US5513186A (en) | Method and apparatus for interconnect testing without speed degradation | |
| US5293123A (en) | Pseudo-Random scan test apparatus | |
| JPS61128180A (ja) | 自己試験装置 | |
| US7710136B2 (en) | Intergrated circuit self-test architecture | |
| US7251761B2 (en) | Assembly for LSI test and method for the test | |
| US6675337B1 (en) | Built-in self verification circuit for system chip design | |
| JPH08507610A (ja) | プリング抵抗を備える接続部をテストする装置 | |
| US7861197B2 (en) | Method of verifying design of logic circuit | |
| US6421810B1 (en) | Scalable parallel test bus and testing method | |
| JP3640671B2 (ja) | 固定論理値を出力する手段の出力と回路の入力との間の接続を検査する装置及び方法 | |
| JP2002139551A (ja) | 半導体試験装置 | |
| JPWO2008053526A1 (ja) | プリント板接続試験装置および方法 | |
| JPH04128666A (ja) | 半導体集積回路 | |
| JP2672408B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020723 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021029 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071206 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111206 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |