JPH05304279A - 光・電子集積回路 - Google Patents
光・電子集積回路Info
- Publication number
- JPH05304279A JPH05304279A JP4131781A JP13178192A JPH05304279A JP H05304279 A JPH05304279 A JP H05304279A JP 4131781 A JP4131781 A JP 4131781A JP 13178192 A JP13178192 A JP 13178192A JP H05304279 A JPH05304279 A JP H05304279A
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- JP
- Japan
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- layer
- region
- photodiode
- light absorption
- multilayer film
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Abstract
(57)【要約】
【目的】 フォトダイオードと電界効果トランジスタを
ＯＥＩＣ構造とし、広帯域化、高感度化、小型化、そし
て低消費電力化を実現する。 【構成】 半導体基板１７上に、半導体多層膜反射鏡１
２を形成し、その上に、光吸収層１１、チャネル層１０
を形成する。ＰＤ領域Ａではチャネル層１０も光吸収層
として作用する。ＦＥＴ領域Ｂの光吸収層１１はバッフ
ァ層として働く。入射光４が半導体多層膜反射鏡１２で
反射され、再び、光吸収層１１、チャネル層１０で吸収
され、感度を高くできる。
ＯＥＩＣ構造とし、広帯域化、高感度化、小型化、そし
て低消費電力化を実現する。 【構成】 半導体基板１７上に、半導体多層膜反射鏡１
２を形成し、その上に、光吸収層１１、チャネル層１０
を形成する。ＰＤ領域Ａではチャネル層１０も光吸収層
として作用する。ＦＥＴ領域Ｂの光吸収層１１はバッフ
ァ層として働く。入射光４が半導体多層膜反射鏡１２で
反射され、再び、光吸収層１１、チャネル層１０で吸収
され、感度を高くできる。
Description
【０００１】
【産業上の利用分野】本発明は、光通信、高速情報処
理、並列情報処理などの分野に用いられる光・電子集積
回路（以下、ＯＥＩＣという。）に関するものである。
理、並列情報処理などの分野に用いられる光・電子集積
回路（以下、ＯＥＩＣという。）に関するものである。
【０００２】
【従来の技術】図２は従来のフォトダイオードからの信
号出力回路のブロック図である。フォトダイオード２１
には、抵抗２２を介してバイアス電源から逆電圧が印加
され、その出力が前置増幅回路２３で増幅され、リミッ
タ回路２４を通して出力信号が得られるように光受信器
が構成されている。
号出力回路のブロック図である。フォトダイオード２１
には、抵抗２２を介してバイアス電源から逆電圧が印加
され、その出力が前置増幅回路２３で増幅され、リミッ
タ回路２４を通して出力信号が得られるように光受信器
が構成されている。
【０００３】このような、従来の光受信器における構成
は、個別部品型のフォトダイオードと増幅器等の周辺電
子回路が別々に作られ、例えば、ハイブリッド結合によ
り接続されている。光素子および電子素子を個別に組み
合わせたハイブリッド形式の場合、パッケージやボンデ
ィングワイヤなどが持つ寄生容量や寄生インダクタンス
が大きく、そのために高速信号波形が劣化し、帯域や受
信感度などが制限されるという問題がある。さらに、小
型化、低消費電力化にも限界がある。
は、個別部品型のフォトダイオードと増幅器等の周辺電
子回路が別々に作られ、例えば、ハイブリッド結合によ
り接続されている。光素子および電子素子を個別に組み
合わせたハイブリッド形式の場合、パッケージやボンデ
ィングワイヤなどが持つ寄生容量や寄生インダクタンス
が大きく、そのために高速信号波形が劣化し、帯域や受
信感度などが制限されるという問題がある。さらに、小
型化、低消費電力化にも限界がある。
【０００４】光受信器における受光素子と電子素子の従
来のハイブリッド結合についての問題を解決するため
に、受光素子と電子素子とのモノリシック集積技術が考
案され、現在、開発されつつあるが、フォトダイオード
と電子素子をそれぞれ独立して最適化しようとする場
合、従来型の受光ＯＥＩＣでは、フォトダイオードと電
界効果トランジスタなどの電子素子の間に段差が生じ、
それがＯＥＩＣ製作の歩留まりを低下させ、結果的に高
性能化及び低コスト化を阻害している。
来のハイブリッド結合についての問題を解決するため
に、受光素子と電子素子とのモノリシック集積技術が考
案され、現在、開発されつつあるが、フォトダイオード
と電子素子をそれぞれ独立して最適化しようとする場
合、従来型の受光ＯＥＩＣでは、フォトダイオードと電
界効果トランジスタなどの電子素子の間に段差が生じ、
それがＯＥＩＣ製作の歩留まりを低下させ、結果的に高
性能化及び低コスト化を阻害している。
【０００５】一方、受光ＯＥＩＣにおいて、上記の段差
が生じないような結晶構造では、プロセスが簡単にな
り、製作歩留まりが向上するが、フォトダイオードにお
ける光吸収層を厚くできないために受光感度が小さくな
るという問題がある。
が生じないような結晶構造では、プロセスが簡単にな
り、製作歩留まりが向上するが、フォトダイオードにお
ける光吸収層を厚くできないために受光感度が小さくな
るという問題がある。
【０００６】
【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、ＯＥＩＣ構造を
採用することにより、寄生容量や寄生インダクタンスを
排除し、半導体多層膜反射鏡を有するエピタキシャル結
晶上にフォトダイオードと電子素子を段差なく集積化す
ることにより、小型、広帯域そして高感度の光受信器を
低価格で提供することを目的とするものである。
題点を解決するためになされたもので、ＯＥＩＣ構造を
採用することにより、寄生容量や寄生インダクタンスを
排除し、半導体多層膜反射鏡を有するエピタキシャル結
晶上にフォトダイオードと電子素子を段差なく集積化す
ることにより、小型、広帯域そして高感度の光受信器を
低価格で提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、光・電子集積
回路において、半導体基板上に、下層に半導体多層膜反
射鏡、中層にフォトダイオード領域においては光吸収層
となり、電界効果トランジスタ領域においてはバッファ
層とチャネル層となるエピタキシャル層、上層にキャッ
プ層を形成したエピタキシャル構造であって、その結晶
上にフォトダイオード領域と電界効果トランジスタ領域
とが集積されていることを特徴とするものである。
回路において、半導体基板上に、下層に半導体多層膜反
射鏡、中層にフォトダイオード領域においては光吸収層
となり、電界効果トランジスタ領域においてはバッファ
層とチャネル層となるエピタキシャル層、上層にキャッ
プ層を形成したエピタキシャル構造であって、その結晶
上にフォトダイオード領域と電界効果トランジスタ領域
とが集積されていることを特徴とするものである。
【０００８】
【作用】本発明の光・電子集積回路によれば、フォトダ
イオード領域と電界効果トランジスタ領域の結晶構造が
共通であるために、フォトダイオード領域と電界効果ト
ランジスタ領域との間に段差が生じていない。
イオード領域と電界効果トランジスタ領域の結晶構造が
共通であるために、フォトダイオード領域と電界効果ト
ランジスタ領域との間に段差が生じていない。
【０００９】しかし、単に結晶構造を共通としただけの
構造では、ＦＥＴのチャネル層の下部にＰＤの光吸収層
があるために、感度を上げるために光吸収層を厚くした
場合、この層内での電流リークのためピンチオフ電圧が
大きくなってしまう。
構造では、ＦＥＴのチャネル層の下部にＰＤの光吸収層
があるために、感度を上げるために光吸収層を厚くした
場合、この層内での電流リークのためピンチオフ電圧が
大きくなってしまう。
【００１０】本発明では、半導体基板上に半導体多層反
射鏡を設置することによって、光吸収層内での光路長を
２倍にして受光感度の増大を図ることができる。したが
って、光吸収層をあまり厚くしなくても、受光感度を高
くすることができる。
射鏡を設置することによって、光吸収層内での光路長を
２倍にして受光感度の増大を図ることができる。したが
って、光吸収層をあまり厚くしなくても、受光感度を高
くすることができる。
【００１１】
【実施例】図１は、本発明の一実施例の光・電子集積回
路を説明するための断面図である。図中、左側のＡ領域
がフォトダイオード（以下、ＰＤという）の領域、右側
のＢ領域が電界効果トランジスタ（以下、ＦＥＴとい
う）の領域であり、１は配線金属（または、ボンディン
グ・パッド）、２は表面保護膜、３はｎ側電極、４は入
射光、５は受光窓、６はｐ+ 領域、７は光の経路、８は
ｐ側電極、９はｎ型ＩｎＰ層、１０，１１はｎ型ＩｎＧ
ａＡｓ層、１２は半導体多層膜反射鏡、１３はドレイン
電極、１４はゲート電極、１５はソース電極、１６はｐ
+ 領域、１７は半絶縁性のＩｎＰ基板、１８はＰＤ領域
とＦＥＴ領域とを電気的に分離するための分離溝であ
る。
路を説明するための断面図である。図中、左側のＡ領域
がフォトダイオード（以下、ＰＤという）の領域、右側
のＢ領域が電界効果トランジスタ（以下、ＦＥＴとい
う）の領域であり、１は配線金属（または、ボンディン
グ・パッド）、２は表面保護膜、３はｎ側電極、４は入
射光、５は受光窓、６はｐ+ 領域、７は光の経路、８は
ｐ側電極、９はｎ型ＩｎＰ層、１０，１１はｎ型ＩｎＧ
ａＡｓ層、１２は半導体多層膜反射鏡、１３はドレイン
電極、１４はゲート電極、１５はソース電極、１６はｐ
+ 領域、１７は半絶縁性のＩｎＰ基板、１８はＰＤ領域
とＦＥＴ領域とを電気的に分離するための分離溝であ
る。
【００１２】結晶層構造は、ＰＤ領域とＦＥＴ領域に対
して共通である。したがって、集積化素子作製のための
結晶は、ＰＤ層およびＦＥＴ層を連続して１回の結晶成
長で作製することができる。
して共通である。したがって、集積化素子作製のための
結晶は、ＰＤ層およびＦＥＴ層を連続して１回の結晶成
長で作製することができる。
【００１３】ＰＤ領域Ａについて説明する。最下層の半
導体多層膜反射鏡１２は、後述するように入射光を反射
させるためのものである。同時に、半導体多層膜反射鏡
１２は、半絶縁性のＩｎＰ基板１７から、光吸収層とし
て作用するｎ型ＩｎＧａＡｓ層１１への転位の伝播を防
ぐためのバッファ層としても作用する。次のｎ型ＩｎＧ
ａＡｓ層１１と、それに続くｎ型ＩｎＧａＡｓ層１０
は、光吸収層である。ＩｎＧａＡｓ層１０は、この実施
例においてＦＥＴ領域のチャネル層として設けた層であ
るが、ＰＤにとっては、光吸収層として作用する。ｎ型
ＩｎＰ層９はキャップ層として作用する。
導体多層膜反射鏡１２は、後述するように入射光を反射
させるためのものである。同時に、半導体多層膜反射鏡
１２は、半絶縁性のＩｎＰ基板１７から、光吸収層とし
て作用するｎ型ＩｎＧａＡｓ層１１への転位の伝播を防
ぐためのバッファ層としても作用する。次のｎ型ＩｎＧ
ａＡｓ層１１と、それに続くｎ型ＩｎＧａＡｓ層１０
は、光吸収層である。ＩｎＧａＡｓ層１０は、この実施
例においてＦＥＴ領域のチャネル層として設けた層であ
るが、ＰＤにとっては、光吸収層として作用する。ｎ型
ＩｎＰ層９はキャップ層として作用する。
【００１４】１／４波長厚の半導体多層膜の一例を説明
する。ＩｎＧａＡｓＰ（バンドギャップ対応波長がλg
＝１．３μｍ）とＩｎＰで形成した場合、両者の屈折率
は、λ＝１．５μｍにおいてそれぞれ３．３６と３．１
５であるから、その厚さを、それぞれ１１２０Åと１１
９０Åに選べば、いずれもλ／４の厚さとなり、半導体
多層膜からなる多層膜反射鏡が得られる。入射側と出射
側の層を共にＩｎＰとした場合について、層対数が３５
対で約９０％の反射率が得られている。
する。ＩｎＧａＡｓＰ（バンドギャップ対応波長がλg
＝１．３μｍ）とＩｎＰで形成した場合、両者の屈折率
は、λ＝１．５μｍにおいてそれぞれ３．３６と３．１
５であるから、その厚さを、それぞれ１１２０Åと１１
９０Åに選べば、いずれもλ／４の厚さとなり、半導体
多層膜からなる多層膜反射鏡が得られる。入射側と出射
側の層を共にＩｎＰとした場合について、層対数が３５
対で約９０％の反射率が得られている。
【００１５】ＦＥＴ領域Ｂについて説明する。最下層の
半導体多層膜反射鏡１２、および、ＰＤの光吸収層とし
て設けられたｎ型ＩｎＧａＡｓ層１１は、ここでは、バ
ッファ層として働く。これらバッファ層は、ＦＥＴの能
動層に流れる電流が基板側に漏れるのをブロックする役
目を持ち、ドレイン電流−電圧特性において良好な飽和
特性を得るために重要である。ｎ型ＩｎＧａＡｓ層１０
は、電流の通路となる層であり、能動層あるいはチャネ
ル層と呼ばれ、高移動度の材料で不純物をドープしたエ
ピタキシャル層である。その上のｎ型ＩｎＰ層９は、バ
ンドギャップが大きいエピタキシャル層でキャップ層と
して作用する。ゲート接合を形成するためのＰ+ 領域１
６は、ｎ型ＩｎＰ層９の内部に形成され、そのフロント
は、ｎ型ＩｎＧａＡｓ層１０の能動層に入り込んでい
る。ｎ型ＩｎＰ層９の表面保護膜２は、ドレイン電極１
３およびソース電極１５の部分においては、エッチング
により除去されており、ＦＥＴの性能に重大な影響を及
ぼすオーミック抵抗の低減のために、ドレイン電極１３
およびソース電極１５が、ｎ型ＩｎＧａＡｓ層１０の表
面上に直接設置されている。
半導体多層膜反射鏡１２、および、ＰＤの光吸収層とし
て設けられたｎ型ＩｎＧａＡｓ層１１は、ここでは、バ
ッファ層として働く。これらバッファ層は、ＦＥＴの能
動層に流れる電流が基板側に漏れるのをブロックする役
目を持ち、ドレイン電流−電圧特性において良好な飽和
特性を得るために重要である。ｎ型ＩｎＧａＡｓ層１０
は、電流の通路となる層であり、能動層あるいはチャネ
ル層と呼ばれ、高移動度の材料で不純物をドープしたエ
ピタキシャル層である。その上のｎ型ＩｎＰ層９は、バ
ンドギャップが大きいエピタキシャル層でキャップ層と
して作用する。ゲート接合を形成するためのＰ+ 領域１
６は、ｎ型ＩｎＰ層９の内部に形成され、そのフロント
は、ｎ型ＩｎＧａＡｓ層１０の能動層に入り込んでい
る。ｎ型ＩｎＰ層９の表面保護膜２は、ドレイン電極１
３およびソース電極１５の部分においては、エッチング
により除去されており、ＦＥＴの性能に重大な影響を及
ぼすオーミック抵抗の低減のために、ドレイン電極１３
およびソース電極１５が、ｎ型ＩｎＧａＡｓ層１０の表
面上に直接設置されている。
【００１６】動作について説明する。ＰＤ領域Ａの受光
窓５よりの入射光４は、チャネル層として設けられたｎ
型ＩｎＧａＡｓ層１０および光吸収層であるｎ型ＩｎＧ
ａＡｓ層１１で吸収され、半導体多層膜反射鏡１２で反
射されて、光の経路７で示すように、再度、ｎ型ＩｎＧ
ａＡｓ層１０および１１で吸収される。この光吸収によ
り、ｎ型ＩｎＧａＡｓ層１０および１１内に電子−正孔
対が生成され、それが内部電界により分離されて、ｐ側
電極８およびｎ側電極３の方向へ走行することで光電流
が発生する。
窓５よりの入射光４は、チャネル層として設けられたｎ
型ＩｎＧａＡｓ層１０および光吸収層であるｎ型ＩｎＧ
ａＡｓ層１１で吸収され、半導体多層膜反射鏡１２で反
射されて、光の経路７で示すように、再度、ｎ型ＩｎＧ
ａＡｓ層１０および１１で吸収される。この光吸収によ
り、ｎ型ＩｎＧａＡｓ層１０および１１内に電子−正孔
対が生成され、それが内部電界により分離されて、ｐ側
電極８およびｎ側電極３の方向へ走行することで光電流
が発生する。
【００１７】この光電流は、抵抗を介して接続されたＦ
ＥＴ領域Ｂのゲート電極１４の電位を変化させ、そのた
めにゲート接合を形成するｐ+ 領域１６によりＦＥＴ領
域のチャネル層であるｎ型ＩｎＧａＡｓ層１０のに形成
されている空乏層の幅が変化するためにチャネル層内を
流れる電流が制御される。
ＥＴ領域Ｂのゲート電極１４の電位を変化させ、そのた
めにゲート接合を形成するｐ+ 領域１６によりＦＥＴ領
域のチャネル層であるｎ型ＩｎＧａＡｓ層１０のに形成
されている空乏層の幅が変化するためにチャネル層内を
流れる電流が制御される。
【００１８】次に、図１で説明した実施例の光・電子集
積回路の製作工程の一例を簡単に説明する。 まず、半絶縁性ＩｎＰ基板１７上に、１／４波長厚
の半導体多層膜反射鏡１２，ｎ型ＩｎＧａＡｓ層１１、
ｎ型ＩｎＧａＡｓ層１０，そしてｎ型ＩｎＰ層９を、有
機金属気相成長法（ＭＯＶＰＥ法）、あるいは、分子線
エピタキシャル成長法（ＭＢＥ法）などを用いて、図１
に示す結晶層構造を有するエピタキシャル結晶を作製す
る。 ｎ型ＩｎＰ層９の上部表面に形成したＳｉＮ膜を拡
散マスクとして、これを通して、Ｚｎの選択拡散によ
り、Ｐ+ 領域６および１６を形成する。 ＳｉＮ膜拡散マスクを除去した後、素子分離のため
の分離溝１８を化学エッチング法等を用いたメサ・エッ
チングにより、ＰＤ領域ＡとＦＥＴ領域Ｂとを電気的に
分離した後、さらにエピタキシャル結晶表面上に、プラ
ズマＣＶＤ法などにより、表面保護膜２を形成する。 フォトワークおよび蒸着により、ＰＤ領域における
ｎ側電極３、ＦＥＴ領域におけるドレイン電極１３，ソ
ース電極１５を同時に形成する。この実施例では、ｎ側
電極３は円環状にパターニングされる。 ＰＤ領域に、ｐ側電極８のためのコンタクトホール
を形成する。この実施例では、ｐ側電極のためのコンタ
クトホールも円環状にパターニングされる。ＦＥＴ領域
には、ゲート電極１４のためのコンタクトホールを形成
する。 ＰＤ領域におけるｐ側電極、ＦＥＴ領域におけるゲ
ート電極、そして、配線金属・ボンディングパッドを同
時に形成する。 以上、フォトダイオードとして、ＩｎＧａＡｓ系のもの
について説明したが、他の系のフォトダイオードにも本
発明が適用できることは明らかである。
積回路の製作工程の一例を簡単に説明する。 まず、半絶縁性ＩｎＰ基板１７上に、１／４波長厚
の半導体多層膜反射鏡１２，ｎ型ＩｎＧａＡｓ層１１、
ｎ型ＩｎＧａＡｓ層１０，そしてｎ型ＩｎＰ層９を、有
機金属気相成長法（ＭＯＶＰＥ法）、あるいは、分子線
エピタキシャル成長法（ＭＢＥ法）などを用いて、図１
に示す結晶層構造を有するエピタキシャル結晶を作製す
る。 ｎ型ＩｎＰ層９の上部表面に形成したＳｉＮ膜を拡
散マスクとして、これを通して、Ｚｎの選択拡散によ
り、Ｐ+ 領域６および１６を形成する。 ＳｉＮ膜拡散マスクを除去した後、素子分離のため
の分離溝１８を化学エッチング法等を用いたメサ・エッ
チングにより、ＰＤ領域ＡとＦＥＴ領域Ｂとを電気的に
分離した後、さらにエピタキシャル結晶表面上に、プラ
ズマＣＶＤ法などにより、表面保護膜２を形成する。 フォトワークおよび蒸着により、ＰＤ領域における
ｎ側電極３、ＦＥＴ領域におけるドレイン電極１３，ソ
ース電極１５を同時に形成する。この実施例では、ｎ側
電極３は円環状にパターニングされる。 ＰＤ領域に、ｐ側電極８のためのコンタクトホール
を形成する。この実施例では、ｐ側電極のためのコンタ
クトホールも円環状にパターニングされる。ＦＥＴ領域
には、ゲート電極１４のためのコンタクトホールを形成
する。 ＰＤ領域におけるｐ側電極、ＦＥＴ領域におけるゲ
ート電極、そして、配線金属・ボンディングパッドを同
時に形成する。 以上、フォトダイオードとして、ＩｎＧａＡｓ系のもの
について説明したが、他の系のフォトダイオードにも本
発明が適用できることは明らかである。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、次の効果が期待できる。 フォトダイオードと電界効果トランジスタとを同一
基板上に集積しているために、寄生インダクタンス及び
寄生容量が低減化され、光受信器の広帯域化及び高感度
化が可能である。 フォトダイオードと電界効果トランジスタの動作に
必要なエピタキシャル層として、共通の層を用いている
から、フォトダイオードと電界効果トランジスタ間に段
差が生じないため、製作歩留まりが高く、低コスト化が
期待できる。 半導体基板上に半導体多層膜反射鏡を設置している
ためにフォトダイオードの高受光感度化が期待できる。 集積化素子の作製に必要な結晶が、１回の結晶成長
で作製可能な結晶層構造となっている。
によれば、次の効果が期待できる。 フォトダイオードと電界効果トランジスタとを同一
基板上に集積しているために、寄生インダクタンス及び
寄生容量が低減化され、光受信器の広帯域化及び高感度
化が可能である。 フォトダイオードと電界効果トランジスタの動作に
必要なエピタキシャル層として、共通の層を用いている
から、フォトダイオードと電界効果トランジスタ間に段
差が生じないため、製作歩留まりが高く、低コスト化が
期待できる。 半導体基板上に半導体多層膜反射鏡を設置している
ためにフォトダイオードの高受光感度化が期待できる。 集積化素子の作製に必要な結晶が、１回の結晶成長
で作製可能な結晶層構造となっている。
【図１】本発明の一実施例の光・電子集積回路を説明す
るための断面図である。
るための断面図である。
【図２】従来のフォトダイオードからの信号出力回路の
ブロック図である。
ブロック図である。
Ａ フォトダイオード（ＰＤ）領域 Ｂ 電界効果トランジスタ（ＦＥＴ）領域 １ 配線金属 ２ 表面保護膜 ３ ｎ側電極 ４ 入射光 ５ 受光窓 ６ ｐ+ 領域 ７ 光の経路 ８ ｐ側電極 ９ ｎ型ＩｎＰ層 １０ ｎ型ＩｎＧａＡｓ層 １１ ｎ型ＩｎＧａＡｓ層 １２ 半導体多層膜反射鏡 １３ ドレイン電極 １４ ゲート電極 １５ ソース電極 １６ ｐ+ 領域 １７ 半絶縁性のＩｎＰ基板 １８ 分離溝
Claims (1)
- 【請求項１】 半導体基板上に、下層に半導体多層膜反
射鏡、中層にフォトダイオード領域においては光吸収層
となり、電界効果トランジスタ領域においてはバッファ
層とチャネル層となるエピタキシャル層、上層にキャッ
プ層を形成したエピタキシャル構造であって、その結晶
上にフォトダイオード領域と電界効果トランジスタ領域
とが集積されていることを特徴とする光・電子集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4131781A JPH05304279A (ja) | 1992-04-24 | 1992-04-24 | 光・電子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4131781A JPH05304279A (ja) | 1992-04-24 | 1992-04-24 | 光・電子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304279A true JPH05304279A (ja) | 1993-11-16 |
Family
ID=15066002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4131781A Pending JPH05304279A (ja) | 1992-04-24 | 1992-04-24 | 光・電子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304279A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8399945B2 (en) | 2009-09-25 | 2013-03-19 | Mitsubishi Electric Corporation | Semiconductor light receiving element |
-
1992
- 1992-04-24 JP JP4131781A patent/JPH05304279A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8399945B2 (en) | 2009-09-25 | 2013-03-19 | Mitsubishi Electric Corporation | Semiconductor light receiving element |
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