JPH0531174B2 - - Google Patents
Info
- Publication number
- JPH0531174B2 JPH0531174B2 JP56102863A JP10286381A JPH0531174B2 JP H0531174 B2 JPH0531174 B2 JP H0531174B2 JP 56102863 A JP56102863 A JP 56102863A JP 10286381 A JP10286381 A JP 10286381A JP H0531174 B2 JPH0531174 B2 JP H0531174B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- series
- data
- terminal
- interest
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
本発明は電子交換機における回路基板等の被試
験体の端子ピン間に配線された布線系列の断線、
シヨート等の障害解析を行なう布線系列の障害解
析方式に関し、特に障害解析を計算機を利用して
処理できるようにしたものである。
従来、被試験体の導通検査に際し、その各端子
ピン間に所定のパターンで配線され布線系列の障
害解析を行なう場合は、布線試験装置により各端
子ピンを第１番目のピンと他の全てのピン、第２
番目のピンと他の全てのピンと言うようにスキヤ
ニングし、これにより得られた各端子ピン同士の
サーチ区間データと導通検査用テストプログラム
データとを比較してテスト結果を取り出す。この
テスト結果から得られる布線系列の情報は、当該
布線系列に障害があると言うだけで、布線系列の
どのピン区間にトラブル、例えば断線が生じてい
るのか直接判断できない。
したがつて、この種の障害解析に際しては、作
業者が紙面上に書かれた布線順序データを参照し
ながら障害布線系列の全てのピン間をたとえばブ
ザーチエツカーにより導通チエツクし、これによ
り実際の不良個所を見つけ出すようにしていた。
しかし、このような障害解析方式には人間の手
作業及び判断が介在するため、障害個所の解析に
ミスが生じるおそれがあるとともに、作業が煩雑
となり、かつ多くの人手を要するなどの欠点があ
つた。
本発明は上記のような従来の問題を解決したも
ので、その目的は被試験体の布線系列の障害解析
に計算機を利用して行なうことにより、人間の判
断をほとんど必要とせずに障害箇所の判定指示を
可能にし、併せて初心者等においても容易に被試
験体の不良個所の指摘を可能にした被試験体の布
線系列解析方式を提供するにある。
本発明にかかる布線系列の障害方式は、布線試
験装置により被試験体の配線がなされている各端
子ピンをスキニングし、これにより得られる各ピ
ンのサーチ区間データと正規の布線順序デタータ
に対応する導通検査用テストプログラムデータと
から注目している布線系列についての系列エラー
データ及び空端子エラーデータを収集し、これら
のエラーデータと布線順序データとを障害解析処
理装置により照合処理することで断線、シヨート
等の系列障害個所を解析できるようにしたもので
ある。
以下、本発明の実施例を図面について説明す
る。
第１図は本発明にかかる被導通試験体の布線系
列障害解析方式の機能ブロツク図を示すものであ
る。同図において、１は所定のパターンで端子ピ
ン間にワイヤリングされている導通検査用の被試
験体、２は布線試験装置であり、前記被試験体１
には、例えば第２図に示すように行，列方向に整
列した多数の端子ピン，，……を有し、この
任意数のピン間に所定の順序で配線を施すことに
より布線系列L1，L2，……が形成されている。
このようにした被試験体１に対する布線試験装
置２は図示しないアダプタ等を介して各ピン，
，……と各別に電気的に接続できる構造になつ
ており、そして各ピン，，……はその若い番
号からピンと他のすべてのピン，ピンと他の
すべてのピンと言うように布線試験装置２により
順次スキヤンすることで各サーチ区間のデータ
（サーチ区間データ）を取り出すように構成され
ている。また前記布線試験装置２にはバスライン
３を介して導通検査用テストプログラムデータを
格納した記憶装置４及びテスト終了端子ピンのデ
ータをフアイルして重複データなどの不用データ
の消し込みを行なわせるテスト終了端子確認用の
フアイル装置５がそれぞれ接続され、さらにその
バスライン３に中央処理装置（以下CPUと言う）
７、及び関連エラーデータフアイル装置６が接続
されている。前記CPU７は、布線試験装置２か
ら得られる各ピンのサーチ区間データと前記記憶
装置４に格納されている導通検査用テストプログ
ラムデータとの比較により得られた系列テスト結
果系列（系列エラーデータ）をバスライン３を介
して関連エラーデータフアイル装置６にフアイル
する。そのフアイル装置６へのフアイルは布線試
験対象として注目している１つのテスト布線系列
（特許請求の範囲の注目している布線系列）を中
心にしてこれに関するすべての系列エラーデータ
及び空端子エラーデータを収集記録するが、その
収集処理に際し、前述のように前記布線試験装置
２からのサーチ区間データ及び記憶装置４からの
テストプログラムデータに加えて、フアイル装置
５からのエラーデータも前記CPU７での収集処
理に用いられる。
また、前記関連エラーデータフアイル装置６の
出力は障害解析処理装置８の入力側に接続されて
おり、該障害解析処理装置８の入力側には、さら
に各系列の配線順序データに相当する障害解析用
布線順序データ（特許請求の範囲の布線順序デー
タ）を格納した記憶装置９が接続され、そしてフ
アイル装置６からの関連エラーデータ（系列エラ
ーデータ及び空端子エラーデータ）と記憶装置９
からの該関連エラーデータに対応する注目系列の
布線順序データ（解析用データ）とを処理装置８
で照合処理することによりエラーを発生している
注目系列の不良個所及び不良の種類を解析し、そ
の解析結果を表示装置１０に表示するようになつ
ている。
次に上記のように構成された本発明の障害解析
の動作を第２図の布線系列パターン例により以下
説明する。
まず、被試験体１のピンに対する布線系列L1，
L2，L3のパターンが第２図に示されており各布
線系列における布線順序は表乃至表に示す布
線順序データに従つて配線されるものとする。第
２図において、実線で結ぶラインが被試験体１に
対する正規の布線系列であり、そして実線に対し
×印を付したラインが断線していることを意味
し、また２重線は配線の付け違いを意味し、さら
に破線はシヨートしていることを意味している。
また、上記導通検査対象布線系列L1，L2，L3に
対する導通検査用テストプログラムデータの態様
は次に示す表−のよう若番順序で整理されてお
り、これらテストプログラムデータは記憶装置４
に格納されている。
The present invention deals with disconnection of a wiring line between terminal pins of a test object such as a circuit board in an electronic exchange.
This invention relates to a fault analysis method for wiring systems that analyzes faults such as shorts, and in particular allows fault analysis to be processed using a computer. Conventionally, when testing the continuity of a test object, each terminal pin is wired in a predetermined pattern between each terminal pin, and when performing a fault analysis of the wiring series, a wiring tester is used to connect each terminal pin to the first pin and all other pins. pin, second
Scanning is performed for the th pin and all other pins, and the test results are obtained by comparing the search interval data between the respective terminal pins obtained thereby with the test program data for continuity testing. The information on the wiring series obtained from this test result only indicates that there is a fault in the wiring series, but it cannot directly determine in which pin section of the wiring series a problem, for example, a disconnection has occurred. Therefore, when performing this type of fault analysis, the operator checks the continuity between all pins in the faulty wiring series, using a buzzer checker, for example, while referring to the wiring order data written on paper. I was trying to find the defective parts. However, since such failure analysis methods involve human manual work and judgment, there is a risk that mistakes may occur in the analysis of the failure location, and the work is complicated and requires a large amount of manpower. Ta. The present invention solves the above-mentioned conventional problems.The purpose of the present invention is to use a computer to analyze faults in the wiring series of the test object, thereby identifying the fault location without requiring much human judgment. It is an object of the present invention to provide a wiring sequence analysis method for a test object, which enables judgment instructions to be given and also allows even beginners to easily point out defective parts of the test object. The wiring system failure method according to the present invention uses a wiring testing device to skin each terminal pin that is wired on a test object, and uses search section data for each pin and regular wiring order data obtained thereby. Collect series error data and empty terminal error data for the wiring series of interest from the continuity test test program data corresponding to By doing so, it is possible to analyze line failures such as wire breaks and shorts. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a functional block diagram of a wiring line failure analysis method for a conductive test object according to the present invention. In the figure, 1 is a test object for continuity testing in which wires are wired between terminal pins in a predetermined pattern, 2 is a wiring test device, and the test object 1 is a wiring test device.
For example, as shown in Fig. 2, there are a large number of terminal pins arranged in the row and column directions, and by wiring in a predetermined order between any number of pins, a wiring series L can be created. 1 , L 2 , ... are formed. The wiring test device 2 for the test object 1 is connected to each pin via an adapter (not shown) or the like.
,... are structured so that they can be electrically connected to each other separately, and each pin,... is connected to the wiring test equipment 2 from the lowest number to the pin and all other pins, and then the pin and all other pins. The data in each search section (search section data) is retrieved by sequentially scanning the search section. Further, the wiring test device 2 is made to file a storage device 4 storing test program data for continuity testing and data of the test end terminal pin via the bus line 3, and erase unnecessary data such as duplicate data. A file device 5 for checking the test end terminal is connected to each bus line 3, and a central processing unit (hereinafter referred to as CPU) is connected to the bus line 3.
7, and an associated error data file device 6 are connected. The CPU 7 generates a series test result series (series error data) obtained by comparing the search section data of each pin obtained from the wiring test device 2 and the continuity test test program data stored in the storage device 4. via bus line 3 to the associated error data file device 6. The file in the file device 6 is centered around one test wiring series (the wiring series of interest in the claims) that is the subject of a wiring test, and contains all series error data and blanks related to this. Terminal error data is collected and recorded, and during the collection process, error data from the file device 5 is also collected in addition to the search section data from the wiring test device 2 and the test program data from the storage device 4 as described above. It is used for collection processing by the CPU 7. Further, the output of the related error data file device 6 is connected to the input side of a failure analysis processing device 8, and the input side of the failure analysis processing device 8 is further provided with a failure analysis corresponding to the wiring order data of each series. A storage device 9 storing wiring order data (wiring order data in the claims) is connected, and related error data (series error data and empty terminal error data) from the file device 6 and the storage device 9 are connected.
The wiring order data (data for analysis) of the series of interest corresponding to the related error data from the processor 8
By performing the matching process, the defect location and type of defect in the series of interest that has caused an error are analyzed, and the results of the analysis are displayed on the display device 10. Next, the operation of failure analysis according to the present invention configured as described above will be explained below using an example of a wiring sequence pattern shown in FIG. First, the wiring series L 1 for the pins of the test object 1,
The patterns of L 2 and L 3 are shown in FIG. 2, and the wiring order in each wiring series is assumed to be in accordance with the wiring order data shown in the tables. In Figure 2, the lines connected by solid lines are the regular wiring series for the test object 1, and the lines marked with an x mark on the solid lines mean that they are broken, and the double lines are the wiring lines. This means a misplacement, and a broken line means a shot.
In addition, the form of the continuity test test program data for the wiring series L 1 , L 2 , and L 3 to be tested for continuity is arranged in descending order as shown in the table below, and these test program data are stored in the storage device. 4
is stored in.
【表】【table】
Claims (1)
より各端子ピン間の導通状態を示す区間データを
検出する布線試験装置と、 正規の布線系列内で導通すべき複数の端子ピン
を示す導通検査用テストプログラムデータを格納
する記憶装置と、 前記布線試験装置からの区間データと前記記憶
装置からの導通検査用テストプログラムデータと
から、注目する布線系列の代表端子ピン並びに該
代表端子ピンに関して正規の布線系列外で前記注
目布線系列に導通する端子ピンの各々を示すデー
タと正規の布線系列内で導通のない端子ピンの
各々を示すデータとを一連のデータとして構成し
た系列エラーデータと、該注目布線系列内の代表
端子ピンと導通のない端子ピン内における代表端
子ピンと導通する端子ピンを示す空端子エラーデ
ータとを作成する手段と、 各々の正規の布線系列内で接続されている順序
で単位となる対の端子ピンを示す布線順序データ
を格納する手段と、 布線系列障害解析手段とを備え、 該布線系列障害解析手段は、注目の布線系列の
前記系列エラーデータと空端子エラーデータと前
記布線順序データを対比し、該注目の布線系列内
の断線位置を特定するとともに、 前記注目する布線系列と異常接続された端子ピ
ンを特定するようにしたことを特徴とする被試験
体の布線系列障害解析方式。[Scope of Claims] 1. A wiring test device that detects interval data indicating the state of conduction between each terminal pin by scanning each terminal pin of a test object; a storage device that stores test program data for continuity testing indicating the terminal pins of the terminal pins; and representative terminals of the wiring series of interest from the interval data from the wiring testing device and the test program data for continuity testing from the storage device. A series of data indicating each terminal pin that is electrically connected to the noted wiring series outside the regular wiring series and data indicating each terminal pin that is not electrically conductive within the regular wiring series regarding the pin and the representative terminal pin. means for creating series error data configured as data of the wiring series of interest, empty terminal error data indicating a terminal pin that is electrically connected to a representative terminal pin among the terminal pins that are not electrically connected to the representative terminal pin in the wiring series of interest; and means for storing wiring order data indicating a pair of terminal pins serving as a unit in the order in which they are connected in a wiring series; and a wiring series failure analysis means, the wiring sequence failure analysis means comprising: Compare the series error data, empty terminal error data, and the wiring order data of the wiring series of interest to identify a disconnection position within the wiring series of interest, and identify any abnormal connections with the wiring series of interest. A method for analyzing faults in the wiring sequence of a test object, characterized in that the terminal pins identified by the test object are identified.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102863A JPS584456A (en) | 1981-06-30 | 1981-06-30 | Failure analysis system for wiring system of material to be tested |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102863A JPS584456A (en) | 1981-06-30 | 1981-06-30 | Failure analysis system for wiring system of material to be tested |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584456A JPS584456A (en) | 1983-01-11 |
| JPH0531174B2 true JPH0531174B2 (en) | 1993-05-11 |
Family
ID=14338744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102863A Granted JPS584456A (en) | 1981-06-30 | 1981-06-30 | Failure analysis system for wiring system of material to be tested |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584456A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4921972A (en) * | 1972-06-20 | 1974-02-26 |
-
1981
- 1981-06-30 JP JP56102863A patent/JPS584456A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS584456A (en) | 1983-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69408282T2 (en) | Automatic repair data editing system connected to a semiconductor integrated circuit repair system | |
| DE112007002963T5 (en) | Program, recording medium, testing device and diagnostic method | |
| US11493549B2 (en) | System and method for performing loopback test on PCIe interface | |
| DE102011101467A1 (en) | METHOD FOR CHECKING AND PRODUCING ELECTRICAL SWITCHING | |
| JPH0531174B2 (en) | ||
| JPS59132378A (en) | Logic circuit testing device | |
| JP3808575B2 (en) | Yield analysis method and apparatus | |
| WO1981000475A1 (en) | Testor for microprocessor-based systems | |
| DE19612163A1 (en) | Method for analyzing defects in a semiconductor device | |
| JPH0915290A (en) | Conduct test method and device therefor | |
| JP4723124B2 (en) | How to generate position data | |
| JP3241862B2 (en) | Method for determining relay pad when producing inspection machine for printed wiring board | |
| JPH0572245A (en) | Probe contact state determination device | |
| JPS62206468A (en) | Probe point determination device | |
| JP2822738B2 (en) | Inspection method for semiconductor IC | |
| JPH0213984Y2 (en) | ||
| JPH0222706Y2 (en) | ||
| JP2765096B2 (en) | Apparatus and method for diagnosing connection quality of electrical connector | |
| JP2007108077A (en) | Method and device for inspecting wiring harness | |
| JPH0755602Y2 (en) | Control unit inspection device | |
| JPS6363068B2 (en) | ||
| JPH0354312B2 (en) | ||
| JP2006234392A (en) | Semiconductor inspection apparatus and defect identification method for semiconductor inspection apparatus | |
| JP3227816B2 (en) | Testing equipment for boards mounted on central processing units | |
| CN121091013A (en) | Method and equipment for determining wafer test abnormality |