JPH05313617A

JPH05313617A - 情報処理装置

Info

Publication number: JPH05313617A
Application number: JP4115846A
Authority: JP
Inventors: Yasumasa Nakajima; 靖雅中島; Takeo Endo; 岳男遠藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-05-08
Filing date: 1992-05-08
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】情報処理装置の性能を低下せずにＶＲＡＭの
リフレッシュを確実に実行でき、しかもＣＰＵアクセス
を高速に実行する機能も合わせ持つ情報処理装置を提供
する。【構成】ＶＲＡＭに対するＣＰＵもしくは描画回路か
らのアクセスと、表示データ送出回路からのアクセスと
を、お互いを妨げないように時分割で実施することによ
り、空いている表示データ送出回路からのアクセスタイ
ミングにリフレッシュを実行する。リフレッシュ間隔を
測定する手段を備え、同期信号等のタイミングを変更さ
れても必要十分なリフレッシュが必ず実行される。ま
た、高速アクセスモードも備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リフレッシュを必要と
するメモリにより構成されたＶＲＡＭ（ＶｉｄｅｏＲ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ビデオＲＡ
Ｍ）を使用して最も効率よく確実にＣＰＵ（Ｃｅｎｔｒ
ａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理装
置）アクセスと描画回路アクセスと表示用アクセスとリ
フレッシュ動作とを実行できる情報処理装置に関する。

【０００２】

【従来の技術】従来のリフレッシュを必要とするメモリ
により構成されたＶＲＡＭを備えた情報処理装置は、特
開平３−１６２７９３号公報に記載されているように表
示のための周期的なアクセスをそのまま利用してリフレ
ッシュを行なうものがあった。また、特開平２−１８９
９号公報に記載されているように表示用アクセスを妨げ
ないよう工夫してリフレッシュを行なうものもあった。

【０００３】また、市販されている汎用のディスプレイ
コントローラのなかにも、水平同期信号が出力されてい
る期間は、ＶＲＡＭのリフレッシュのみを実行すること
により表示用アクセスに影響を与えないようにしている
ものもあった。

【０００４】

【発明が解決しようとする課題】しかし、前述の従来技
術は次のような問題点を有する。表示のための周期的な
アクセスをそのまま利用するリフレッシュ方法は、表示
画面の解像度が一定不変である情報処理装置では非常に
有効な方法である。しかし、複数の解像度をサポートし
ユーザーが任意のタイミングで自由に解像度を選択でき
る装置の場合、この方法は使用できない。というのは、
仮に低解像度（横６４０ドット縦２００ライン）と高解
像度（横６４０ドット縦４００ライン）の２つの解像度
がサポートされていてユーザーが任意のタイミングで自
由に選択できるとすると、低解像度が選択されている
時、表示用アクセスは横６４０ドット縦２００ライン分
のＶＲＡＭに対してしか発生しないので、残りの２００
ライン分のＶＲＡＭは全くリフレッシュされないことに
なる。すなわち、高解像度を選択していたユーザーが、
一旦低解像度に落とし、再び高解像度にもどしたとする
と表示画面の半分が保存されていないことになる。従っ
て、このリフレッシュ方法は複数の解像度をサポートし
ユーザーが任意のタイミングで自由に解像度を選択でき
る装置の場合使用できない。

【０００５】また、表示画面の特定の部分を拡大表示す
る機能を備えている情報処理装置においてもこのリフレ
ッシュ方法は使用できない。というのは、表示用アクセ
スが拡大表示されている部分のＶＲＡＭに対してしか発
生しないためである。従って、拡大表示を終了した時、
拡大表示部分以外の画面は保存されていないことになる
のである。

【０００６】特開平２−１８９９号公報に記載されてい
る方法は、表示用アクセスを妨げないようにリフレッシ
ュを行なう方法であるが、ＶＲＡＭに対するアクセスは
表示用アクセスだけではなく、ＣＰＵもしくはＣＰＵか
らのコマンドに従って動作する描画回路からのアクセス
もある。しかし、前記公報はこのことに全く言及してい
ない。従って、表示用アクセスに対しては、リフレッシ
ュ動作が影響を与えないが、ＣＰＵもしくは描画回路か
らのアクセスとリフレッシュとの競合は発生する可能性
がある。その場合当然のことながらＣＰＵもしくは描画
回路からのアクセスとリフレッシュを同時に実行できな
いため、どちらかが待たされることになり、装置全体の
性能が低下することになる。

【０００７】水平同期期間中にリフレッシュのみを実行
する方法は、当然のことながらこの期間中ＣＰＵもしく
は描画回路からのアクセスは実行できない。従って、装
置全体の性能が低下することになる。

【０００８】また、情報処理装置上で動作するアプリケ
ーションソフトによっては、表示ドット数や行数、帰線
区間の間隔等のパラメータを自分の都合がよいように変
更してしまうものがある。このような場合、リフレッシ
ュの実行される間隔が不定となるので、特開平２−１８
９９号公報に記載されている方法及び水平同期期間中に
リフレッシュのみを実行する方法では必要十分なリフレ
ッシュが実行される保証がない。

【０００９】本発明は、このような問題点を解決するも
ので、その目的とするところは、表示用アクセスにも、
ＣＰＵもしくは描画回路からのアクセスにも全く影響を
与えずにＶＲＡＭのリフレッシュを確実に実行でき、し
かもＣＰＵアクセスを高速に実行する機能も合わせ持つ
情報処理装置を提供するところにある。

【００１０】

【課題を解決するための手段】本発明の情報処理装置
は、ＣＰＵと、リフレッシュ動作を必要とするメモリに
より構成されたＶＲＡＭと、前記ＣＰＵからの指令によ
り動作し前記ＶＲＡＭに対して前記指令に対応した描画
を行なう描画手段と、前記ＶＲＡＭから読みだしたデー
タを表示装置に対して送出する表示データ送出手段と、
前記ＣＰＵもしくは前記描画回路から前記ＶＲＡＭに対
するアクセスと、前記表示データ送出回路からのアクセ
スとの間で、お互いのアクセスを妨げないようにそれぞ
れ時分割でアクセスタイミングを割り当てて実施すると
共に前記ＶＲＡＭのリフレッシュ動作に対して時分割に
より制御するＶＲＡＭ制御手段とを備えており、前記Ｖ
ＲＡＭは前記リフレッシュ動作を前記表示データ送出回
路からのアクセスが発生していない時に、前記表示デー
タ送出回路からのアクセス用に割り当てられたタイミン
グで実行することを特徴とする。

【００１１】また、前記ＶＲＡＭ制御回路はリフレッシ
ュのための間隔を測定する手段を備え、所定の時間が経
過してもリフレッシュが実行されない場合は、前記ＣＰ
Ｕもしくは前記描画回路からのアクセスタイミングでリ
フレッシュを実行させることを特徴とする。

【００１２】また、前記描画回路と前記表示データ送出
回路からのアクセスが共に発生しない場合には、前記Ｃ
ＰＵからのアクセスを前記アクセスタイミングとは無関
係に実行することを特徴とする。

【００１３】

【作用】本発明の上記の構成によれば、ＶＲＡＭに対す
るＣＰＵもしくは描画回路からのアクセスと、表示デー
タ送出回路からのアクセスとを、お互いを妨げないよう
に時分割で実施する。従って、水平帰線区間や垂直帰線
区間等の表示データ送出回路からのアクセスがない期間
は表示データ送出回路からのアクセス用に確保してある
タイミングは空いているため、このときリフレッシュを
実行しても、情報処理装置の性能には何の影響も与えな
い。

【００１４】また、ＶＲＡＭ制御回路がリフレッシュ間
隔を測定する手段を備え、所定の時間が経過してもリフ
レッシュが実行されない場合には、ＣＰＵもしくは描画
回路からのアクセスタイミングでリフレッシュを実行す
るので、帰線区間のタイミングを変更されても必要十分
なリフレッシュが必ず実行される。

【００１５】また、描画回路と表示データ送出回路から
のアクセスが共に発生しない場合には、ＶＲＡＭに対す
るアクセスはＣＰＵからのアクセスしかありえないの
で、ＣＰＵからのアクセスを前記アクセスタイミングと
は無関係に実行することができる。従って、ＣＰＵアク
セスを高速に実行できる。

【００１６】

【実施例】以下に、本発明の実施例を図面に基づき詳細
に説明する。図１は、本発明の情報処理装置のブロック
図である。図２は、本発明の情報処理装置の動作タイミ
ング図である。

【００１７】クロック生成回路１０７は、表示基本クロ
ックであるＤＯＴＣＫ信号１１０及び描画回路１０２用
の基本クロックＧＤＣＣＫ信号１１１を生成する。ＤＯ
ＴＣＫ信号１１０はＶＲＡＭ制御回路１０３と表示デー
タ送出回路１０４に、ＧＤＣＣＫ信号１１１は描画回路
１０２とＶＲＡＭ制御回路１０３に対して供給してい
る。

【００１８】描画回路１０２はＧＤＣＣＫ信号１１１か
ら、水平同期信号（以後ＨＳＹＮＣ信号とする）１１
２、垂直同期信号（以後ＶＳＹＮＣ信号とする）１１
３、表示期間か否かを示すＢＬＡＮＫ信号１１４を生成
している。これらの信号のタイミングはすべてＣＰＵ１
０１から受け取ったコマンドにより規定される。また、
描画回路１０２は、ＣＰＵ１０１から例えば円を描画す
る、領域を塗りつぶす等のコマンドを受け取り、ＶＲＡ
Ｍ１０５上に展開する機能も持っている。この描画動作
は図２に示すごとく、Ｅ１、Ｅ２、Ｅ３、Ｅ４の４フェ
ーズで実行される。Ｅ１でＶＲＡＭ１０５のアドレスを
指定し、Ｅ３でデータをリードし、Ｅ４で描画演算結果
をライトする。描画回路１０２とＶＲＡＭ制御回路１０
３の間には、アドレスをラッチするためのＧＲＡＳ信号
１１５、データをリードするタイミングを示すＤＢＩＮ
信号１１６、アドレス出力及びデータ入出力用のＧＡＤ
バス１１７が接続されている。

【００１９】ＶＲＡＭ制御回路１０３は、前記各信号か
らＶＲＡＭ１０５の制御信号としてＲＡＳ信号１１８、
ＣＡＳ信号１１９、ライトイネーブル（ＷＥ）信号１２
０、アウトプットイネーブル（ＯＥ）信号１２１を生成
する。ＶＲＡＭ１０５に出力するＶＲＡＭアドレスバス
ＶＡＤ１２２は、ＣＰＵ１０１からのアドレスもしくは
描画回路１０２からのアドレスをＶＲＡＭ制御回路１０
３内で行アドレスと列アドレスに変換して出力する。Ｖ
ＲＡＭデータはＶＲＡＭデータバスＶＤＴ１２３を経由
してＶＲＡＭ制御回路１０３内を通ってＣＰＵ１０１も
しくは描画回路１０２と受け渡しを行なう。

【００２０】これらの信号タイミングは図２に示すごと
く、ＧＤＣＣＫ信号１１１に同期している。これは、描
画回路１０２からの描画アクセスと表示期間中に発生す
る表示用アクセスとがＧＤＣＣＫ信号１１１に同期して
いるからである。図２において”Ｄ”のタイミングが表
示用アクセスタイミングであり、”Ｃ”が描画アクセス
もしくはＣＰＵアクセスタイミングである。ＣＰＵ１０
１からのアクセスが有ると、ＶＲＡＭ制御回路１０３
は、”Ｃ”のタイミングでＶＲＡＭ１０５にアクセスを
する。”Ｃ”のタイミングでは、ページモードアクセス
により２回分のアクセスが一度に可能となっている。

【００２１】ＶＲＡＭ１０５のリフレッシュであるが、
３２ｍＳに２５６回以上リフレッシュを行なえばよいＤ
ＲＡＭを使用しているので、１２５μＳ毎に１回以上リ
フレッシュを行なえばよい。表示装置にＣＲＴを使用し
ている場合、フレーム周波数は６０Ｈｚ程度であるので
２００ライン表示の場合、１水平走査期間は約８３．３
μＳとなる。従って、第３図のＨＳＹＮＣ信号の立ち上
り期間に相当する水平帰線期間ごとにリフレッシュを１
回行なえば必要十分である。また、前記水平帰線期間中
は、表示用アクセスを行なう必要がないため、前記”
Ｄ”のタイミングは空いていることになる。従って、本
発明の情報処理装置はＨＳＹＮＣを検出すると”Ｄ”の
タイミングで、ＣＡＳ−ＢＥＦＯＲＥ−ＲＡＳリフレッ
シュ（ＤＲＡＭの自己リフレッシュの一方法）を実行す
る。この際、”Ｃ”のタイミングには全く影響を与えな
いため、装置全体の性能は低下しない。

【００２２】前述したように、ＨＳＹＮＣ信号１１２、
ＶＳＹＮＣ信号１１３、表示期間か否かを示すＢＬＡＮ
Ｋ信号１１４のタイミングはすべてＣＰＵ１０１から受
け取ったコマンドにより規定されるため、アプリケーシ
ョンソフトによってはこれらのタイミングが変更される
可能性がある。１水平走査期間を１２５μＳ以上に設定
された場合、リフレッシュが不十分になってしまう。本
実施例ではこのような場合に備えて、リフレッシュカウ
ンタ１０６を用意してあある。リフレッシュカウンタ１
０６は、１２０μＳの周期でカウントアップし、ＶＲＡ
Ｍ制御回路１０３に対し、リフレッシュ要求信号ＲＦＳ
Ｈ１３０を出力する。リフレッシュカウンタ１０６はリ
フレッシュが行なわれる度にクリアされるため、通常
は、前記水平帰線期間毎にクリアされカウントアップす
ることはない。しかし、前述のように１水平走査期間を
１２５μＳ以上に設定された場合は１２０μＳでカウン
トアップするためリフレッシュ間隔が１２５μＳ以上に
伸びることがない。つまり、どのような設定がなされて
も必要十分なリフレッシュが行なわれるわけである。リ
フレッシュ要求信号ＲＦＳＨ１３０が入力されると、Ｖ
ＲＡＭ制御回路１０３は表示期間中か否かにより”Ｄ”
もしくは”Ｃ”のタイミングでリフレッシュを行なう。
表示期間中の場合、”Ｃ”のタイミングはＣＰＵ１０１
もしくは描画回路１０２がＶＲＡＭ１０５をアクセスし
ている可能性があるので、そのアクセスが終了するまで
待って、リフレッシュを行なう。

【００２３】電源投入直後や電源切断直前にＶＲＡＭ１
０５の内容をハードディスクからセットしたり、セーブ
したりすることがある。このときは、描画回路１０２を
動作させる必要がなく、また、表示用アクセスをする必
要がない。このような場合、ＶＲＡＭ制御回路１０３に
対して、高速アクセスモードコマンドをＣＰＵ１０１か
ら発行することにより、ＶＲＡＭ制御回路１０３は高速
アクセスモードになる。高速アクセスモードでは、描画
アクセスも表示アクセスも発生しないため、前述の”
Ｄ”及び”Ｃ”のアクセスタイミングとは無関係に、Ｃ
ＰＵ１０１からのＶＲＡＭアクセスが有るとすぐにＶＲ
ＡＭアクセスが発生する。つまり、表示用アクセスタイ
ミングがない分高速なアクセスが可能である。このとき
のリフレッシュは、リフレッシュカウンタ１０６からの
リフレッシュ要求信号ＲＨＳＨ１３０で行なわれる。Ｃ
ＰＵアクセス中のリフレッシュ要求に対しては、アクセ
ス終了後に行なわれる。ＣＰＵアクセスがないときのリ
フレッシュ要求に対しては、即リフレッシュが行なわれ
る。

【００２４】以上実施例に基づいて本発明を詳細に説明
したが、本実施例は本発明の単なる一例であり、他にも
本発明を実現する方法が存在することは言うまでもな
い。

【００２５】

【発明の効果】以上述べたように本発明によれば、ＶＲ
ＡＭに対するＣＰＵもしくは描画回路からのアクセス
と、表示データ送出回路からのアクセスとを、お互いを
妨げないように時分割で実施することにより、空いてい
る表示データ送出回路からのアクセスタイミングにリフ
レッシュを実行できるため、情報処理装置の性能には何
の影響も与えないという効果を有する。

【００２６】また、ＶＲＡＭ制御回路がリフレッシュ間
隔を測定する手段を備え、所定の時間が経過してもリフ
レッシュが実行されない場合には、ＣＰＵもしくは描画
回路からのアクセスタイミングでリフレッシュを実行す
るので、帰線区間のタイミングを変更されても必要十分
なリフレッシュが必ず実行されるという効果もある。ま
た、高速アクセスモード時は、ＣＰＵからのアクセスを
前記アクセスタイミングとは無関係に実行することがで
きるため、ＣＰＵアクセスを高速に実行できるという効
果もある。

【図面の簡単な説明】

【図１】本発明の情報処理装置のブロック図。

【図２】本発明の情報処理装置の動作タイミング図。

【図３】本発明の情報処理装置の動作タイミング図。

【符号の説明】

１０１・・・ＣＰＵ１０２・・・描画回路１０３・・・ＶＲＡＭ制御回路１０４・・・表示データ送出回路１０５・・・ＶＲＡＭ１０６・・・リフレッシュカウンタ１０７・・・クロック生成回路１１０・・・ＤＯＴＣＫ信号１１１・・・ＧＤＣＣＫ信号１１２・・・ＨＳＹＮＣ信号１１３・・・ＶＳＹＮＣ信号１１４・・・ＢＬＡＮＫ信号１１５・・・ＧＲＡＳ信号１１６・・・ＤＢＩＮ信号１１７・・・ＧＡＤバス１１８・・・ＲＡＳ信号１１９・・・ＣＡＳ信号１２０・・・ライトイネーブル信号１２１・・・アウトプットイネーブル信号１２２・・・ＲＡＭアドレスバスＶＡＤ１２３・・・ＲＡＭデータバスＶＤＴ１３０・・・リフレッシュ信号ＲＦＳＨ１４０・・・ＣＰＵアドレスバス１４１・・・ＣＰＵデータバス１４２・・・ＣＰＵコントロールバス

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、リフレッシュ動作を必要とするメモリにより構成された
ＶＲＡＭと、前記ＣＰＵからの指令により動作し前記ＶＲＡＭに対し
て前記指令に対応した描画を行なう描画手段と、前記ＶＲＡＭから読みだしたデータを表示装置に対して
送出する表示データ送出手段と、前記ＣＰＵもしくは前記描画回路から前記ＶＲＡＭに対
するアクセスと、前記表示データ送出回路からのアクセ
スとの間で、お互いのアクセスを妨げないようにそれぞ
れ時分割でアクセスタイミングを割り当てて実施すると
共に前記ＶＲＡＭのリフレッシュ動作に対して時分割に
より制御するＶＲＡＭ制御手段とを備えており、前記ＶＲＡＭは前記リフレッシュ動作を前記表示データ
送出回路からのアクセスが発生していない時に、前記表
示データ送出回路からのアクセス用に割り当てられたタ
イミングで実行することを特徴とする情報処理装置。
【請求項２】前記ＶＲＡＭ制御回路はリフレッシュのた
めの間隔を測定する手段を備え、所定の時間が経過して
もリフレッシュが実行されない場合は、前記ＣＰＵもし
くは前記描画回路からのアクセスタイミングでリフレッ
シュを実行させることを特徴とする請求項１記載の情報
処理装置。
【請求項３】前記描画回路と前記表示データ送出回路か
らのアクセスが共に発生しない場合には、前記ＣＰＵか
らのアクセスを前記アクセスタイミングとは無関係に実
行することを特徴とする請求項１記載の情報処理装置。