JPH05313854A

JPH05313854A - レジスタファイル

Info

Publication number: JPH05313854A
Application number: JP4115060A
Authority: JP
Inventors: Kengou Kasamizukami; 賢剛笠水上; Akihiro Yoshitake; 昭博吉竹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-08
Filing date: 1992-05-08
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】本発明はレジスタファイルに関し、パイプラ
イン制御方式を採用しているプロセッサにおいて、ロジ
ック段数が少なく、物量を少なくして、バイパス読み出
しを行う。【構成】レジスタファイルにおいて、ライトデータを
バスより取り込むテンポラリレジスタを備え，該テンポ
ラリレジスタより、該レジスタファイル本体にライトす
るように構成し、通常のリード時には、リードポートよ
り指定されたレジスタ番号のデータを、選択信号(NB)に
よって、高インピーダンス，又は、低インピーダンスに
切り替えるゲート回路を介して読み出すか、外部からの
バイパス指示(BP)があるときは、上記テンポラリレジス
タのデータを、上記バイパス指示(BP)で選択される他の
ゲート回路を介して読み出す。又、ライトポートで指示
されるアドレスと, リードポートで指示されるアドレス
の比較を行う回路を備え、該比較回路で一致し、ライト
ポートのライト指示(WE)が出ているときには、上記テン
ポラリレジスタのデータを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レジスタファイルの構
成法に関する。従来からデータ処理装置の処理速度を、
より一層に向上させることが要求されているが、高集積
回路の集積度の向上, 或いは、クロック周波数を高くす
る等の物理的な条件だけで、処理速度を向上させるに
は、どうしても、限界が出てくる。

【０００２】そこで、論理的, 回路的な工夫も要求され
るが、該高集積回路内のブロック間の配線を短くする為
の回路構成、例えば、レジスタファイルにデータバスか
らのデータを取り込む為のテンポラリレジスタを、演算
回路側のブロックからレジスタファイル側のブロック内
に移すとか、論理段数, 及びトランジスタ数を削減でき
る回路構成、例えば、マルチプレクサの代わりに、選択
信号によって高インピーダンス, 又は、低インピーダン
スに切り替えることができるゲート回路（トライステー
ト回路）を導入するとか、該選択信号を外部からではな
く、内部で生成するように構成することにより、外部制
御回路の負担を軽くし、該外部制御回路の速度向上を図
る等の工夫が要求される。

【０００３】

【従来の技術】図６は、パイプライン制御でのバイパス
手法を説明する図であり、図７，図８は、従来のレジス
タファイルを説明する図であって、図７は、バイパス処
理をマルチプレクサで切り替える場合を示し、図８は、
レジスタファイルをマスタ・スレーブフリップフロップ
で構成してバイパス処理を行う場合を示している。

【０００４】パイプライン制御方法を採用しているプロ
セッサでは、一つのレジスタファイル(GR) 1の書き込み
レジスタと読み出しレジスタが、同じタイミングで, 同
じアドレスに対して生じることがある。

【０００５】レジスタファイル(GR) 1は、通常、書き込
みと, 読み出しを同時に行うことができず、又は、でき
ても時間がかかるので、１サイクル以内で読み出すのは
難しく、結局、書き込むのを待ってから読み出しを行っ
ていたのでは、パイプラインの流れに乱れが生じてしま
う。

【０００６】そこで、このような場合には、レジスタフ
ァイル(GR) 1に書き込みを行うと同時に、レジスタファ
イル(GR) 1を経由しないで別ルート、即ち、バイパスル
ートで、目的のレジスタの値を読み出す、所謂、バイパ
ス読み出しという手法が用いられる。

【０００７】図６は、このようなバイパス処理の例を示
している。図示されている如くに、例えば、３つの加算
命令(add) が、図示の、命令フェッチステージ(F) と,
デコードステージ(D) と, 演算実行ステージ(E) と、書
き込みステージ(W) の４段のパイプラインに投入されて
パイプライン処理が行われ、該命令１(add GR1,GR2,GR
3) と、命令３(add GR3,GR7,GR7) との間で、レジスタ
(GR3) 干渉が生じているとすると、命令１(add GR1,GR
2,GR3) によるレジスタ(GR3) への書き込みと命令３(ad
d GR3,GR7,GR7) によるレジスタ(GR3) からの読み出し
を同時に行うことができないため、通常では、該命令３
(add GR3,GR7,GR7) のＤステージは、命令１(add GR1,G
R2,GR3) のＷステージの後になり、該命令３(add GR3,G
R7,GR7) に対して、Ｄステージでのインタロックが発生
して、該パイプライン処理の流れに乱れが生じることに
なるが、該レジスタファイル(GR) 1への書き込みデータ
が蓄積されているテンポラリレジスタ 2から、直接、演
算回路(ALU) へのバイパスルートがあると、図６に示さ
れている如くに、パイプラインの流れに対する、上記乱
れを解消することができる。

【０００８】

【発明が解決しようとする課題】図７，図８は従来のレ
ジスタファイルを説明する図であり、図７は、レジスタ
ファイル(GR) 1の同じレジスタに介して書き込みと, 読
み出しが同時に生じた場合のバイパスルートを、マルチ
プレクサで実現する場合を示し、図８は、該書き込み
と、読み出しを同時に行うことができるように、該レジ
スタファイル(GR) 1をマスタ・スレーブのラッチ (フリ
ップフロップ) で構成した場合を示している。

【０００９】図７においては、マルチプレクサ（Ｍulti
plexer、以下略) 50,51 で、レジスタファイル(GR) 1の
内容を読み出すか、該レジスタファイル(GR) 1への書き
込みデータが蓄積されているテンポラリレジスタ(tempo
rary register 、以下略) 2を読み出してバイパスする
かを切り替えており、該テンポラリレジスタ 2から演算
回路へのバイパスルートに、マルチプレクサ 50,51を必
要とし、ロジック段数が多くなるという問題があった。

【００１０】又、図８に示したレジスタファイル(GR) 1
は、マスタ・スレーブのラッチ (フリップフロップ：F
F) で構成されている為、書き込みと, 読み出しが同時
に生じても、パイプラインに乱れを生じることはない
が、ゲート数が多くなり、物量が大きくなるという問題
があった。

【００１１】本発明は上記従来の欠点に鑑み、レジスタ
ファイルの周辺回路のロジック段数を少なくして、且
つ、レジスタファイルの規模を多くすることなく、バイ
パスをする必要が生じたときの制御信号の伝播遅延を少
なくすることのできるレジスタファイルを提供すること
を目的とするものである。

【００１２】

【課題を解決するための手段】図１〜図５は、本発明の
一実施例を示した図である。上記の問題点は下記の如く
に構成したレジスタファイルにより解決される。

【００１３】1) 独立に、リード, 又は、ライトするｎ
個のポートを備えたレジスタファイル 1において、ライ
トデータをバスより取り込むテンポラリレジスタ 2を備
え、該テンポラリレジスタ 2より、該レジスタファイル
1本体にライトするように構成し、通常のリード時に
は、リードポートより指定されたレジスタ番号のデータ
を、選択信号(NB)によって、高インピーダンス，又は、
低インピーダンスに切り替えるゲート回路 30 を介して
読み出し、外部からのバイパス指示(BP)があった場合に
は、上記リードポートで指示されたレジスタ番号のデー
タに代わって、上記テンポラリレジスタ 2のデータを、
上記バイパス指示(BP)で選択される他のゲート回路 31
を介して読み出すように構成する。

【００１４】2) 独立に、リード, 又は、ライトするｎ
個のポートを備えたレジスタファイル 1において、ライ
トデータをバスより取り込むテンポラリレジスタ 2を備
え、該テンポラリレジスタ 2より、該レジスタファイル
1本体にライトするように構成し、通常のリード時に
は、リードポートより指定されたレジスタ番号のデータ
を、選択信号(NB)によって、高インピーダンス，又は、
低インピーダンスに切り替えるゲート回路 30 を介して
読み出すように構成すると共に、ライトポートで指示さ
れるアドレスと、リードポートで指示されるアドレスと
の比較を行うアドレス比較回路 4を備え、該アドレス比
較回路 4で一致出力信号(1) を出力し、且つ、ライトポ
ートのライト指示(WE)が出ている場合には、上記リード
ポートで指示されたレジスタ番号のデータに代わって、
上記テンポラリレジスタ 2のデータを、上記一致出力信
号(1) と, ライト指示(WE)で構成されるバイパス指示(B
P)で選択される上記ゲート回路 31 を介して読み出すよ
うに構成する。

【００１５】3) 独立に、リード, 又は、ライトするｎ
個のポートを備えたレジスタファイル 1において、ライ
トデータをバスより取り込むテンポラリレジスタ 2を備
え、該テンポラリレジスタ 2より、該レジスタファイル
1本体にライトするように構成し、リード時には、リー
ドポートより指定されたレジスタ番号のデータを読み出
すように構成すると共に、該レジスタファイル 1のビッ
トセルの各読み出しラインを、読み出しワードライン(R
WL) のみが有効なときには、上記リードポートより指定
されたレジスタ番号のデータを読み出すように構成し、
上記読み出しワードライン(RWL) と, 書き込みワードラ
イン(WWL) が同一のレジスタ番号を指定しているときに
は、上記テンポラリレジスタ 2のデータを読み出すよう
に構成する。

【００１６】

【作用】即ち、本発明のレジスタファイルにおいては、
従来、演算回路のブロックに属し、該演算回路ブロック
から、本レジスタファイルのブロック迄の配線長が長く
なっていたテンポラリレジスタを、該レジスタファイル
側のブロックに設けることにより、該テンポラリレジス
タからレジスタファイル迄の配線長を短くするようにし
たものである。

【００１７】又、リード時において、レジスタファイル
から読み出すか、バイパス処理の為に、該テンポラリレ
ジスタから読み出すかのゲートを、所定の選択信号、即
ち、先行命令と後続命令との間にレジスタ干渉があった
ことを示す信号に基づいて、高インピーダンス，又は、
低インピーダンスに切り替えることができるゲート回
路、例えば、トライステートバッファをゲートして切り
替えるようにして、従来、必要であったマルチプレクサ
（主に、アンドオア回路からなる）を省略し、切り替え
制御のための論理段数を減らし、該切り替え制御を高速
化するようにしたものである。

【００１８】又、レジスタ干渉を検出するアドレス比較
回路を、該レジスタファイルの周辺回路として構成する
ことにより、該バイパス処理を、外部からの切り替え信
号によらず、自分自身で制御できるようにし、制御ロジ
ックの負荷を減らすようにしたものである。

【００１９】更に、レジスタファイルのビットセルを、
バイパス有り読み出し信号｛読み出しワードライン(RW
L) と書き込みワードライン(WWL) が同一のレジスタに
対して有効である場合にアクティブとなる信号｝と、バ
イパス無し読み出し信号｛同一のレジスタに対して、読
み出しワードライン(RWL) が有効であるときのみアクテ
ィブとなる信号｝との２つの読み出し信号で読み出せる
ように構成し、バイパス有り読み出し信号の場合には、
上記ライトデータ，即ち、テンポラリレジスタの内容
を、ビットセルに書き込むと共に、これとは異なる経路
で読み出し、バイパス無し読み出し信号の場合には、レ
ジスタファイルの該当ビットセルに記憶されている内容
を読み出すように構成することで、上記制御信号を発生
する論理を簡単化でき、切り替え制御を高速化するよう
にしたものである。

【００２０】従って、データ処理装置の性能を向上させ
ることができる効果がある。

【００２１】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１〜図５が、本発明の一実施例を示した図
である。

【００２２】本発明においては、独立に、リード, 又
は、ライト可能なｎ個のポートを備えたレジスタファイ
ル(Register File、以下、略) 1 において、ライトデー
タをバスより取り込むテンポラリレジスタ 2を備え，該
テンポラリレジスタ 2より、該レジスタファイル 1本体
にライトするように構成し、通常のリード時には、リー
ドポートより指定されたレジスタ番号のデータを、選択
信号(NB)によって、高インピーダンス，又は、低インピ
ーダンスに切り替えるゲート回路 30 を介して読み出す
が、外部からのバイパス指示(BP)があれば、上記テンポ
ラリレジスタ 2のデータを、上記バイパス指示(BP)で選
択される他のゲート回路 31 を介して読み出す手段, 又
は、ライトポートで指示されるアドレスと, リードポー
トで指示されるアドレスの比較を行うアドレス比較回路
4を備え、該アドレス比較回路 4で一致し、ライトポー
トのライト指示(WE)が出ているときには、上記テンポラ
リレジスタ 2のデータを読み出す手段、更に、該レジス
タファイル 1のビットセルを、バイパス有り読み出し信
号｛読み出しワードライン(RWL) と書き込みワードライ
ン(WWL) が同一のレジスタに対して有効である場合にア
クティブとなる信号｝と、バイパス無し読み出し信号
｛同一のレジスタに対して、読み出しワードライン(RW
L) が有効であるときのみアクティブとなる信号｝との
２つの読み出し信号で読み出せるように構成し、バイパ
ス有り読み出し信号の場合には、上記ライトデータ，即
ち、テンポラリレジスタ 2の内容をビットセルに書き込
むと同時に、別経路で読み出し、バイパス無し読み出し
信号の場合には、レジスタファイル 1の該当ビットセル
に記憶されている内容を読み出す手段が、本発明を実施
するのに必要な手段である。尚、全図を通して同じ符号
は同じ対象物を示している。

【００２３】以下、図１〜図５を用いて、本発明のレジ
スタファイル 1の構成と, 動作を説明する。図１は、レ
ジスタファイル 1を通常のビットセルで構成しておき、
バイパス読み出しを指示する信号(BP)で、例えば、トラ
イステートバッファ 31 のイネーブル端子(G) を制御
し、入力(in), 出力(out) 間を低インピーダンスとし
て、テンポラリレジスタ 2を読み出す場合を示してい
る。

【００２４】該レジスタファイル 1は、例えば、32ビッ
ト×32語の書き込みポートと読み出しポートを備えたレ
ジスタファイルの例であり、データバス幅 32 ビット,
ラインアドレス(WA), リードアドレス(RA)共に、５ビッ
ト(=32語) である。

【００２５】書き込みデータはクロック(CLK1)の立ち上
がりエッジによって、テンポラリレジスタ 2に取り込ま
れる。書き込みレジスタのアドレス(WA0〜WA4)は、図２
(b) に示したライトアドレスデコーダ(WA-Decoder) 10
に入力され、ライトイネーブル(WE), 及びクロック(CLK
2)がアクティブの時に、図示されていないビットセル
の、実際に書き込みを行う信号｛ライトワードライン(W
WL) ｝がアクティブとなり、該レジスタの各ビットセル
が書き込み状態となって、テンポラリレジスタ 2からラ
イトバッファ(Write Buffer)を介して、上記書き込みデ
ータが書き込まれる。

【００２６】読み出しレジスタのアドレスは、図２(a)
に示したリードアドレスデコーダ(RA-Decoder) 11 に入
力され、該当するアドレスのレジスタのリードワードラ
イン(RWL) がアクティブになり、読み出し可能となる。

【００２７】然し、ここで、同じアドレスのレジスタへ
の同時書き込みが発生した場合には、そのレジスタから
読み出しを行うと、書き込みの途中の値が読み出される
可能性があるため、そのレジスタファイル 1からの読み
出しを行うことなく、書き込むべき値を保持している、
上記テンポラリレジスタ 2から値を読み出すように、所
謂、バイパス読み出しを行う。

【００２８】ここで、該バイパス読み出しを行うか（テ
ンポラリレジスタ 2から読み出すか),或いは、通常のと
おり、レジスタファイル 1から読み出すかは、外部から
のバイパス処理を指示する信号(BP)と, 通常読み出しを
指示する信号(NB)とで決定される。

【００２９】バイパス読み出しを行う必要がある場合に
は、上記信号(BP)がアクティブになり、テンポラリレジ
スタ 2の値が、例えば、トライステートバッファ 31 を
構成している出力バッファ(Output Buffer) を通じて出
力されるが、該バイパスを行う必要がない時には、上記
通常読み出しを指示する信号(NB)がアクティブとなり、
センス・アンプ(Sense Amp.)を通して読み出されたレジ
スタファイル 1の値が出力される。

【００３０】このように、従来、高集積回路の演算回路
ブロックに属していた、上記テンポラリレジスタ 2を、
レジスタファイル 1のブロックに組み込むことにより、
該テンポラリレジスタ 2から、レジスタファイル 1への
配線長が短くなると共に、上記テンポラリレジスタ 2の
値を読み出すか、レジスタファイル 1の値を読み出すか
の切り換えを、選択信号によって、高インピーダンスと
するか, 低インピーダンスとすることができる、所謂、
トライステートバッファで行うように構成することによ
り、従来、必要であったマルチプレクサが不要となり、
その分、論理段数が削減でき、該レジスタファイル 1の
読み出しに必要な時間を短くすることができる。

【００３１】上記図１，図２に示した実施例では、バイ
パス読み出しを行う，行わないの制御信号(BP,NB) を外
部、例えば、図６に示したパイプラインのＤステージに
おいて、先行命令と後続命令のデコード情報から生成し
た信号を与えていたが、図３に示した実施例において
は、このバイパス制御信号(BP,NB) を、レジスタファイ
ル 1のブロックで生成するものである。

【００３２】即ち、図３に示した実施例においては、ア
ドレス比較回路部 4を設けて、書き込みアドレス(WA0〜
WA4)と、読み出しアドレス(RA0〜RA4)とを比較し、同じ
アドレスの場合には、バイパス読み出しを行う為の上記
制御信号(BP,NB) を発生するようにしている。

【００３３】具体的には、書き込みアドレス(WA0〜WA4)
と、読み出しアドレス(RA0〜RA4)を、比較回路(Compara
ter) 40 によって比較し、これらが等しく、且つ、ライ
トイネーブル(WE), 及びクロック(CLK2)がアクティブで
あると、該レジスタファイル1の同じレジスタに対し
て、書き込みと読み出しが同時に行われようとしている
ものとして、バイパス読み出し信号(BP)をアクティブと
し、該比較回路(Comparater) 40,又は、ライトイネーブ
ル(WE)の何れかが、ノンアクティブの時、即ち、バイパ
ス読み出し(BP)がノンアクティブのときには、NBがアク
ティブ、つまり、通常とおり、レジスタファイル 1から
読み出されるような論理を組み込んでおくことで、外部
から、バイパス読み出し信号(BP), 通常の読み出し信号
(NB)を該レジスタファイル 1に供給する必要がないの
で、外部の制御論理は簡単化され、該外部からの制御信
号の伝播時間を短縮することができる。

【００３４】然しながら、その分、該レジスタファイル
1の周辺の論理回路が大きくなる。そこで、レジスタフ
ァイル 1のビットセルを改良し、集積度を高めるように
した例が、図４，図５に示した実施例である。

【００３５】この実施例においては、該レジスタファイ
ル 1のビットセルを、図５に示したように構成する。即
ち、読み出し線（ビットライン）を、バイパスあり(Byp
assRead) と, バイパスなし(Non Bypass Read) の場合
の２種類に拡張したものである。

【００３６】これにより、該バイパス読み出しの制御信
号（上記 Bypass Readと,Non Bypass Read) の論理条件
が簡素化され、又、規則性も極めて高くなるので、集積
度は、図３で説明した実施例の場合よりも高くすること
ができる。

【００３７】具体的には、図４に示したように、書き込
みワードライン(WWL) 信号と、読み出しワードライン(R
WL) 信号とから、図示の論理をとって、該読み出しワー
ドライン(RWL) 信号を、バイパス読み出しあり(Bypass
Read) と, バイパス読み出しなし(Non Bypass Read) の
２種類に分割し、レジスタファイル 1のビットセルも、
図５に示したように、該バイパス読み出しあり(Bypass
Read) と, バイパス読み出しなし(Non Bypass Read) の
２つの信号を受けられるようにする。

【００３８】そして、バイパス読み出しが必要なときに
は、上記バイパス読み出しあり(Bypass Read) がアクテ
ィブとなるので、トランジスタ 1a が“オン”となり、
該レジスタファイル 1に書き込まれる値、即ち、テンポ
ラリレジスタ 2の値が、その儘、読み出しデータライン
(Read Data) に現れることになる。

【００３９】該バイパス読み出しのないときには、通常
の場合と全く同様に、トランジスタ1b が“オン”とな
り、ラッチ 1c に記憶されていた値が、該トランジスタ
1bを通して、上記と同じ読み出しデータライン(Read D
ata) に読み出されることになる。

【００４０】尚、上記の実施例においては、全て、シン
グルポートのレジスタファイルについて説明したが、マ
ルチポートのレジスタファイルにおいても、充分適用で
きることはいう迄もないことである。

【００４１】このように、本発明のレジスタファイル
は、独立に、リード, 又は、ライト可能なｎ個のポート
を備えたレジスタファイル 1において、ライトデータを
バスより取り込むテンポラリレジスタ 2を備え，該テン
ポラリレジスタ 2より、該レジスタファイル 1本体にラ
イトするように構成し、通常リード時には、リードポー
トより指定されたレジスタ番号のデータを、選択信号(N
B)によって、高インピーダンス，又は、低インピーダン
スに切り替えるゲート回路 30 を介して読み出すか、外
部からのバイパス指示(BP)があれば、上記テンポラリレ
ジスタ 1のデータを、上記バイパス指示(BP)で選択され
る他のゲート回路 31 を介して読み出すようする。又
は、ライトポートで指示されるアドレスと, リードポー
トで指示されるアドレスの比較を行うアドレス比較回路
4を備え、該アドレス比較回路 4で一致し、ライトポー
トのライト指示(WE), 及び、クロック(CL2) が“オン”
であれば、上記テンポラリレジスタ 2のデータを読み出
すようにする、更に、該レジスタファイル 1のビットセ
ルを、バイパス有り読み出し信号と、バイパス無し読み
出し信号との２つの読み出し信号で読み出せるように構
成し、バイパス有り読み出し信号の場合には、上記ライ
トデータ，即ち、テンポラリレジスタの内容を読み出
し、バイパス無し読み出し信号の場合には、レジスタフ
ァイルの該当ビットの内容を読み出すようにしたところ
に特徴がある。

【００４２】

【発明の効果】以上、詳細に説明したように、本発明の
レジスタファイルは、レジスタファイルのブロックとは
異なるブロックに設けられていたテンポラリレジスタ
を、該レジスタファイルのブロック内に設けて、該テン
ポラリレジスタからの配線長を短くし、バイパス読み出
しの為の選択制御を、例えば、トライステートバッファ
で行うことにより、マルチプレクサといった論理ゲート
段を不要とし、該バイパス処理の選択信号を、レジスタ
ファイルの周辺に設けたアドレス比較回路で生成するこ
とにより、該制御論理の負荷を減らし、更に、該レジス
タファイルのビットセルの読み出し信号を、バイパスあ
り読み出し信号と、バイパスなし読み出し信号に分ける
ことにより、該バイパスあり，なしの制御信号を発生さ
せる論理を簡単化するようにしたものであるので、レジ
スタファイルの物量を増加させることなく、又、論理段
数を増加させることなく、バイパス読み出しができ、パ
イプライン制御方式を採用しているプロセッサで、レジ
スタ干渉が発生したときでの、該パイプラインの流れの
乱れの発生を抑止することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図（その１）

【図２】本発明の一実施例を示した図（その２）

【図３】本発明の一実施例を示した図（その３）

【図４】本発明の一実施例を示した図（その４）

【図５】本発明の一実施例を示した図（その５）

【図６】パイプライン制御でのバイパス手法を説明する
図

【図７】従来のレジスタファイルを説明する図（その
１）

【図８】従来のレジスタファイルを説明する図（その
２）

【符号の説明】

1 レジスタファイル(Register File, 又は、GR) 1a,1b トランジスタ 1c ラッチ 10 書き込みアドレスデコーダ(WA-Decoder) 11 読み出しアドレスデコーダ(RA-Decoder) 2 テンポラリレジスタ(Temporary Register) 30 ゲートバッファ, ゲート回路 31 出力バッファ(Output Buffer) 4 アドレス比較回路 40 比較器(Com
parater) F,D,E,W パイプラインの各ステージ

Claims

【特許請求の範囲】

【請求項１】独立に、リード, 又は、ライトするｎ個の
ポートを備えたレジスタファイル(1) において、ライト
データをバスより取り込むテンポラリレジスタ(2) を備
え、該テンポラリレジスタ(2) より、該レジスタファイ
ル(1) 本体にライトするように構成し、外部からのバイパス指示(BP)がないリード時には、リー
ドポートより指定されたレジスタ番号のデータを、選択
信号(NB)によって、高インピーダンス，又は、低インピ
ーダンスに切り替えるゲート回路(30)を介して読み出
し、外部からのバイパス指示(BP)があった場合には、上
記リードポートで指示されたレジスタ番号のデータに代
わって、上記テンポラリレジスタ(2) のデータを、上記
バイパス指示(BP)で選択される他のゲート回路(31)を介
して読み出すことを特徴とするレジスタファイル。
【請求項２】独立に、リード, 又は、ライトするｎ個の
ポートを備えたレジスタファイル(1) において、ライト
データをバスより取り込むテンポラリレジスタ(2) を備
え、該テンポラリレジスタ(2) より、該レジスタファイ
ル(1) 本体にライトするように構成し、外部からのバイパス指示(BP)がないリード時には、リー
ドポートより指定されたレジスタ番号のデータを、選択
信号(NB)によって、高インピーダンス，又は、低インピ
ーダンスに切り替えるゲート回路(30)を介して読み出す
ように構成すると共に、ライトポートで指示されるアドレスと、リードポートで
指示されるアドレスとの比較を行うアドレス比較回路
(4) を備え、該アドレス比較回路(4) で一致出力信号 () が出力さ
れ、且つ、ライトポートのライト指示(WE)が出ている場
合には、上記リードポートで指示されたレジスタ番号の
データに代わって、上記テンポラリレジスタ(2) のデー
タを、上記一致出力信号 () と, ライト指示(WE)で構
成されるバイパス指示(BP)で選択される上記ゲート回路
(31)を介して読み出すことを特徴とする請求項１に記載
のレジスタファイル。
【請求項３】独立に、リード, 又は、ライトするｎ個の
ポートを備えたレジスタファイル(1) において、ライト
データをバスより取り込むテンポラリレジスタ(2) を備
え、該テンポラリレジスタ(2) より、該レジスタファイ
ル(1) 本体にライトするように構成し、リード時には、
リードポートより指定されたレジスタ番号のデータを読
み出すように構成すると共に、該レジスタファイル(1) のビットセルの各読み出しライ
ンを、読み出しワードライン(RWL) のみが有効なときに
は、上記リードポートより指定されたレジスタ番号のデ
ータを読み出すように構成し、上記読み出しワードライ
ン(RWL) と, 書き込みワードライン(WWL) が同一のレジ
スタ番号を指定しているときには、上記テンポラリレジ
スタ(2) のデータを読み出すように構成したことを特徴
とするレジスタファイル。