JPH05323949A - 描画処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ベ−ス画面に対して任意形状のイメ−ジ・デ
−タを重ね合わせる描画処理装置において、高速な描画
速度を有し、しかも安価な描画処理装置を提供するこ
と。 【構成】 中央処理装置１０１、システムメモリ１０
２、描画処理部１０３、ＤＭＡＣ（ダイレクト・メモリ
・アクセス・コントロ−ラ）１０４、アドレスバス１０
５、デ−タバス１０６、コントロ−ルバス１０７、画像
メモリ（ＶＲＡＭ）１０８、Ｐ／Ｓ変換器１０９、表示
メモリ（ＳＲＡＭ）１１０、Ｐ／Ｓ変換器１１１、表示
アドレス生成回路１１２、表示アドレスバス１１３、表
示デ−タバス１１４、表示コントロ−ルバス１１５、表
示検出回路１１６、セレクタ回路１１７、Ｄ／Ａコンバ
−タ１１８、ラッチ回路１１９、ビデオモニタ１２０か
ら構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＲＴディスプレイ等
の表示器に複数の表示画面を重ね合わせて表示する描画
処理装置に関するものである。

【０００２】

【従来技術】図４に従来の描画処理装置のブロック構成
例を示す。図４の中央処理部１は、８または１６ビット
マイクロプロセッサを用いて描画処理部３を制御する。
システム・メモリ２は中央処理部１を動作させるための
プログラムや演算デ−タ等の各種情報を格納するための
メモリである。描画処理部３は、マイクロプロセッサを
用いて描画処理及び表示処理を行う。ＤＭＡＣ（ダイレ
クト・メモリ・アクセスコントロ−ラ）４は、システム
・メモリ２のデ−タを中央処理部１のマイクロプロセッ
サを介して、描画処理部３にデ−タを受け渡すのではな
く、直接システム・メモリ２から描画処理部３へデ−タ
を受け渡すコントロ−ラである。

【０００３】画像メモリ（ＶＲＡＭ）５は、描画処理部
３が演算処理した描画デ−タを展開するメモリである。
変換回路６は画像用の画像メモリ５の描画デ−タをパラ
レル・デ−タからシリアル・デ−タに変換して、ビデオ
・モニタ用信号とする。ビデオ・モニタ７は、公知のＲ
ＧＢ信号と水平同期信号と垂直同期信号で動作するモニ
タである。

【０００４】アドレスバス８は中央処理部１と、システ
ム・メモリ２とＤＭＡＣ（ダイレクト・メモリ・アクセ
スコントロ−ラ）４のディバイスに接続されている。デ
−タバス９は、中央処理部１とシステム・メモリ２とＤ
ＭＡＣ４と描画処理部３の各ディバイスと接続されデ−
タの受渡しを行うバスである。コントロ−ルバス１０
は、中央処理部１から出力されるリ−ド信号／ライト信
号やウェイト制御信号等を処理するバスである。

【０００５】図５に同期信号とＣＲＴ画面の表示動作の
説明図を示す。表示画面１１は、画像メモリ５の中に割
り振られているデ−タを表示する。ビデオ・モニタ７の
仕様は飛び越し走査をしないノンインタ−レ−ス・モ−
ドとする。水平同期周期１３は水平同期信号（ＨＳＹＮ
Ｃ）１２で制御され、水平同期幅（ＨＳ）１４と、水平
表示期間１５と水平バックポ−チ信号（ＨＢＰ）１６及
び水平フロントポ−チ信号（ＨＦＰ）１７から構成され
る。垂直同期周期２２は垂直同期信号（ＶＳＹＮＣ）２
１で制御され、垂直同期幅（ＶＳ）２３と、垂直表示期
間２４と垂直バックポ−チ信号（ＶＢＰ）２５及び垂直
フロントポ−チ信号（ＶＦＰ）２６から構成される。

【０００６】上記の各信号は、図４の描画処理部３をプ
ログラムの動作により初期化することによって発生する
信号である。図６に従来の描画処理装置の画面表示機能
の例を示す。通常の表示機能（ベ−ス画面）に分割画面
が２面とウィンドウ画面が１面表示できることを示すも
のである。本機能は、上記描画処理部３のもつ各種レジ
スタの設定により実行することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成の従来の装置ではベ−ス画面に対して分割画面または
ウィンドウ画面で設定したエリアの分割表示は可能とす
るが、例えば、図７に示すような車載用ナビゲ−ション
・システムの地図表示例において、現在位置表示７１
を、地図レイヤ７２と軌跡レイヤ７３の重ね合わせた表
示を行いたい場合、即ちベ−ス画面に対して任意形状の
イメ−ジ・デ−タの重ね合わせにより表示したい場合、
図６で示した従来の分割画面またはウィンドウ画面で表
示することは一般的には困難である。

【０００８】上記の問題点を克服する手法として、第一
の手法として図７の地図レイヤ７２に軌跡レイヤ７３の
任意形状のイメ−ジ・デ−タをソフトウェアにて重ね合
わせる手法があるが、地図レイヤ７２上に軌跡デ−タを
上書きさせる演算処理の量が大変多く描画速度が遅くな
ると云う問題点がある。

【０００９】第二の手法としては、図８に示すように複
数の描画処理部を用いる手法がある。例えば地図レイヤ
７２の処理をマスタ側の描画処理部８１で行い、軌跡レ
イヤの処理をスレ−ブ側の描画処理部８２で行い、必要
があればスレ−ブ側の描画処理部８３を使用する手法を
採れば、高速に描画をすることは可能であるが、処理す
るレイヤ分の描画処理部とメモリが必要となり価格的に
高価な装置になると云う問題点がある。

【００１０】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去し、ベ−ス画面に対して任意形状
のイメ−ジ・デ−タを重ね合わせる描画処理装置におい
て、高速な描画速度を有し、しかも安価な描画処理装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するため
本発明は、ＣＲＴディスプレイ等の表示器に複数の表示
画面を重ね合わせる描画処理装置において、図１に示す
ように画像メモリ（ＶＲＡＭ）１０８にベ−ス画象デ−
タを展開し、それとは別に表示メモリ（ＳＲＡＭ）１１
０を設け、重ね合わせる表示デ−タを展開する。表示メ
モリ１１０への表示アドレス生成回路１１２と、重ね合
わせる表示デ−タの有無を検出する表示検出回路１１６
と、表示検出回路１１６の出力信号により制御されるセ
レクタ回路１１７を設ける。

【００１２】また、上記の表示検出回路１１６の出力は
ルックアップ・テ−ブル（画素の色の指定用）付きＤ／
Ａコンバ−タ１１８に接続され、上記の表示検出回路１
１６の出力信号により、前記ルックアップ・テ−ブルを
切り替える。水平同期信号と垂直同期信号を用いて上記
表示アドレス生成回路１１２を初期化し、前記セレクタ
回路１１７で画像メモリ１０８か又は、表示メモリ１１
０のデ−タの有効な方のデ−タを選択し前記Ｄ／Ａコン
バ−タ１１８に送りビデオモニタ１２０に表示する手段
を設けたことを特徴とする。

【００１３】

【作用】本発明では、ベ−ス画面に対して任意形状のイ
メ−ジ・デ−タを重ね合わせる描画処理装置において、
従来技術の一個の描画処理部のソフトのみでの重ね合わ
せを行うより高速な描画速度が得られ、かつ従来技術の
複数の描画処理部で重ね合わせを行うより安価な描画処
理装置を提供することができる。また、本発明の表示メ
モリ１１０と表示検出回路１１６とセレクタ回路１１７
の入力を複数の構成にすることにより、ベ−ス画面に対
して多重な重ね合わせを行う描画処理装置が可能とな
り、多重な重ね合わせを行うほど従来に比較して高速で
安価な装置となる。

【００１４】

【実施例】以下本発明の一実施例を図面に基づいて詳細
に説明する。図１に本発明の描画処理装置のブロック構
成例を示す。図に示すように本装置は中央処理装置１０
１、システムメモリ１０２、描画処理部１０３、ＤＭＡ
Ｃ（ダイレクト・メモリ・アクセスコントロ−ラ）１０
４、アドレスバス１０５、デ−タバス１０６、コントロ
−ルバス１０７、画像メモリ（ＶＲＡＭ）１０８、Ｐ／
Ｓ変換器１０９、表示メモリ（ＳＲＡＭ）１１０、Ｐ／
Ｓ変換器１１１、表示アドレス生成回路１１２、表示ア
ドレスバス１１３、表示デ−タバス１１４、表示コント
ロ−ルバス１１５、表示検出回路１１６、セレクタ回路
１１７、Ｄ／Ａコンバ−タ１１８、ラッチ回路１１９、
ビデオモニタ１２０から構成される。

【００１５】図１の中央処理装置１０１は、８または１
６ビットのマイクロプロセッサを用いて描画処理部１０
３を制御する。システムメモリ１０２は、中央処理装置
１０１を作動させるためのプログラムや演算デ−タ等の
各種情報を格納するメモリである。描画処理部１０３
は、本システム構成例においては、マイクロプロセッサ
を用いて描画処理及び表示処理を行う。ＤＭＡＣ（ダイ
レクト・メモリ・アクセス・コントロ−ラ）１０４は、
システム・メモリ１０２のデ−タを中央処理装置１０１
を通さずに直接システム・メモリ１０２から描画処理部
１０３へ転送するコントロ−ラである。

【００１６】画像メモリ１０８は、描画処理部１０３が
演算処理したベ−ス画面の描画デ−タを展開するメモリ
である。Ｐ／Ｓ変換器１０９は、画像メモリ１０８の内
容をパラレルからシリアル・デ−タに変換する回路であ
り、本実施例においては４ビット出力信号が得られる。
表示メモリ１１０は、ベ−ス画面に対して任意形状のイ
メ−ジ・デ−タを重ね合わせるデ−タを展開するメモリ
であり、本実施例においては画像メモリ１０８とは描画
処理部１０３を介してデ−タの受渡しを行うことが可能
である。Ｐ／Ｓ変換器１１１は、表示メモリ１１０の内
容をパラレルからシリアル・デ−タに変換する回路であ
り、本実施例においては４ビット出力信号が得られる。

【００１７】中央処理装置１０１からの表示切り替え信
号により、表示アドレスバス１１３とバス切り替えを行
っている。表示アドレス生成回路１１２は、描画処理部
１０３の水平同期信号と垂直同期信号とブランク信号に
より初期化が行われ、画像メモリ１０８と表示メモリ１
１０のデ−タの表示時の同期を合わせ、描画処理部１０
３の表示アドレス信号を用いて表示アドレスをコントロ
−ルする回路で、表示アドレスバス１１３と接続されて
おり、中央処理装置１０１からの表示切り替え信号によ
り表示アドレスバス１１３とバス切り替えを行ってい
る。

【００１８】図２に同期信号と表示アドレス生成回路１
１２の表示アドレス初期化信号を示す。図１の描画処理
部１０３は、図２の表示用クロック２０１を用いて水平
同期信号２０２、水平ブランク信号２０３、垂直同期信
号２０６、垂直ブランク信号２０７、表示アドレス初期
化信号２０８の各種信号を生成する。各種信号は、前記
図５で説明したような描画表示動作を行う。

【００１９】表示アドレス初期化信号２０８は、水平同
期信号２０４と水平ブランク信号２０５と垂直同期信号
２０６と垂直ブランク信号２０７のすべての信号がＨｉ
ｇｈレベルのとき初期化信号を発生するものであり、本
信号が発生したときは表示画面の最初のスタ−ト位置の
検出を表すものである。表示アドレスバス１１３は、描
画処理部１０３と画像メモリ１０８と表示メモリ１１０
に接続されている。表示デ−タバス１１４は描画処理部
１０３と描画メモリ１０８と表示メモリ１１０に接続さ
れデ−タの受渡しを行うバスである。

【００２０】表示コントロ−ルバス１１５は、描画処理
部１０３から出力されるリ−ド信号／ライト信号や、画
像メモリ１０８及び表示メモリ１１０のチップセレクト
信号等を処理する。表示検出回路１１６は、上記Ｐ／Ｓ
変換器１１１の４ビット出力信号のデ−タを論理和する
回路であり、本実施例においては表示メモリ１１０のデ
−タを画像メモリ１０８に重ね合わせをするアルゴリズ
ムとして、表示メモリ１１０の４ビット出力信号の論理
和がロジックレベルのＨｉｇｈレベルの時、有効とみな
している。つまり、重ね合わせを行いたくないときは、
上記Ｐ／Ｓ変換器１１１の４ビット出力信号の論理和が
ロジックレベルのＬｏｗレベルとなるようにすればよ
い。即ち表示メモリ１１０の４ビット出力信号の内どれ
かがＨｉｇｈレベルならば表示メモリ１１０のデ−タを
優先して表示し、それに対応する画像メモリ１０８のデ
−タを無効とし表示しない。

【００２１】セレクタ回路１１７は、上記Ｐ／Ｓ変換器
１０９及び１１１からの４ビット出力信号を入力とし
て、表示検出回路１１６の出力信号により画像メモリ１
０８のデ−タと表示メモリ１１０のデ−タを切り替えて
出力する回路である。公知のアナログＲＢＧ出力用Ｄ／
Ａコンバ−タ１１８は、本実施例においてはルックアッ
プ・テ−ブル機能付きである。ラッチ回路１１９は、本
実施例の描画処理部１０３から出力される表示アドレス
バスのうち表示デ−タバス１１４とマルチプレックスさ
れているため、表示アドレスをラッチする回路である。
ビデオモニタ１２０は、公知のＲＧＢ信号と水平同期信
号と垂直同期信号で動作するモニタである。

【００２２】図３はセレクタ回路１１７に入力される画
像メモリと表示メモリのデ−タの例を示すである。図３
の表示クロック３０１は、図２のクロック２０１と同じ
ものである。また、本実施例においては本クロックはｔ
₁からｔ₂₂までの時間経過を示すものである。ビットデ
−タ３０２からビットデ−タ３０５は画像メモリ１０８
からのビットデ−タであり、ビットデ−タ３０２が上位
ビットをビットデ−タ３０４が下位ビットの重み付けを
持っている。ビットデ−タ３０６からビットデ−タ３０
９は表示メモリ１１０からのビットデ−タであり、ビッ
トデ−タ３０６が上位ビットをビットデ−タ３０９が下
位ビットの重み付けを持っているものである。

【００２３】デ−タ３１３からデ−タ３１５は表示クロ
ック３０１に同期して出力された表示メモリ１１０のデ
−タを表し、デ−タ３１３とデ−タ３１５は表示メモリ
１１０のデ−タがすべてロジックレベルでＬｏｗレベル
であるため上記で説明したように表示メモリ１１０のデ
−タは無効となる。デ−タ３１４に示すｔ₁₁からｔ₁₇の
領域は、表示メモリ１１０のデ−タにおいて論理和がロ
ジックレベルでＨｉｇｈレベルであり、図１の表示検出
回路１１６の出力でセレクタ回路１１７の出力は、表示
メモリ１１０側が選択され、表示メモリ１１０が有効に
なることを示す。

【００２４】デ−タ３１０からデ−タ３１２は、表示ク
ロック３０１に同期して出力された画像メモリのデ−タ
を表し、デ−タ３１０とデ−タ３１２は画像メモリ１０
８のデ−タが有効なことを示す。画像メモリ１０８のデ
−タ３１１（ｔ₁₁〜ｔ₁₇）は無効になる。即ちｔ₁〜ｔ
₁₀の間は画像メモリ１０８のデ−タ３１０が、ｔ₁₁〜ｔ
₁₇の間は表示メモリ１１０のデ−タ３１４が、ｔ₁₈〜ｔ
₂₂の間は画像メモリ１０８のデ−タ３１２がビデオモニ
タ１２０上に表示される。

【００２５】本実施例では、ナビゲ−ション・システム
を例題において説明したが、本発明の表示メモリ１１０
と表示検出回路１１６とセレクタ回路１１７の入力を複
数の構成にすることにより、ベ−ス画面に対して多重な
重ね合わせを行う描画処理装置が可能となり、ワ−クス
テ−ション装置のようなウィンドウ画面を何重にも持つ
ような描画処理装置にも適用可能である。

【００２６】

【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような効果が期待される。 （１）ベ−ス画面に対して任意形状のイメ−ジ・デ−タ
を重ね合わせる描画処理装置において、従来技術の一個
の描画処理部のソフトのみで重ね合わせを行うより高速
な描画速度が得られ、かつ従来技術の複数の描画処理部
での重ね合わせで行うより安価な描画処理装置を提供す
ることができる。

【００２７】（２）また、本発明の表示メモリと表示検
出回路とセレクタ回路の入力を複数の構成にすることに
より、ベ−ス画面に対して多重な重ね合わせを行う描画
処理装置が可能となり、多重な重ね合わせを行うほど従
来に比較して高速で安価な装置となる。従ってワ−クス
テ−ション装置のようなウィンドウ画面を何重にも持つ
ような描画処理装置にも適用可能である。

【図面の簡単な説明】

【図１】本発明の描画処理装置の構成例を示すブロック
図である。

【図２】同期信号と表示アドレス生成回路の表示アドレ
ス初期化信号を示す図である。

【図３】セレクタ回路に入力される画像メモリと表示メ
モリのデ−タ例を示す図である。

【図４】従来の描画処理装置のブロック構成例を示す図
である。

【図５】同期信号とＣＲＴ画面の表示動作の説明図であ
る。

【図６】従来の描画処理装置の画面表示機能例を示す図
である。

【図７】車載用ナビゲ−ション・システムの地図表示例
を示す図である。

【図８】複数の描画処理部による描画処理装置の例を示
す図である。

【符号の説明】

１０１ 中央処理装置 １０２ システムメモリ １０３ 描画処理部 １０４ ＤＭＡ（ダイレクト・メモリ・アクセス・
コントロ−ラ） １０５ アドレスバス １０６ デ−タバス １０７ コントロ−ルバス １０８ 画像メモリ １０９ Ｐ／Ｓ変換器 １１０ 表示メモリ １１１ Ｐ／Ｓ変換器 １１２ 表示アドレス生成回路 １１３ 表示アドレスバス １１４ 表示デ−タバス １１５ 表示コントロ−ルバス １１６ 表示検出回路 １１７ セレクタ回路 １１８ Ｄ／Ａコンバ−タ １１９ ラッチ回路 １２０ ビデオモニタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画像メモリを持つ表示装置を有し、該表
   示装置の表示面に複数の表示画面を重ね合わせて表示す
   ることが可能な描画処理装置において、 前記画像メモリとは別に表示メモリを設けると共に、前
   記表示画面の画素に対応する前記画像メモリのデ−タと
   前記表示メモリのデ−タのどちらか有効な方を検出する
   検出手段と該有効な方のデ−タの選択手段を設け、 前記画像メモリのデ−タと表示メモリのデ−タを前記検
   出手段と前記デ−タの選択手段を用いて各画素毎に有効
   な方のデ−タを前記表示装置の表示面上に表示する手段
   を設けたことを特徴とする描画処理装置。
2. 【請求項２】 前記表示メモリを複数個に拡張し、前記
   有効デ−タ検出手段と選択手段を前記画像メモリのデ−
   タと前記複数個の表示メモリのデ−タから有効なデ−タ
   を検出し選択出来るように拡張することを可能にしたこ
   とを特徴とする請求項１記載の描画処理装置。