JPH05502125A - 後入れ先出しスタックを備えるマイクロプロセッサ、マイクロプロセッサシステム、及び後入れ先出しスタックの動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 背景技術 １　技術分野 この発明は広義には簡単な低減命令セットコンピュータ（ＲＩＳＣ）マイクロプ ロセッサに関する。より詳細には、かかるマイクロプロセッサで、たとえば２０ ドルの価格でたとえば毎秒２．０００万の命令（Ｉ［ＩＰＳ　）の性能レベルが 可能なものに関する。

２４従来の技術 マイクロプロセッサの発明以来、その段計の改善には二つの異なる方法が用いら れてきた、第１の方法ではマイクロプロセッサ集積回路中のトランジスタをより 多くしまたより高速にし、さらにより複雑な命令セットを備ることができる。こ の方法は数百のビンアウトを有するより大きなグイおよびパッケージに向かう傾 向にある。

最近では、マイクロプロセッサ集積回路自体とその命令セットの両方においてよ り簡単に性能の改善を得ることができると考えられている。この第２の方法はＲ ＩＳＣマイクロプロセッサを提供するものであり、Ｓｕｎ　５ＰＡＲＣやＩ＋ｔ ｅｌ　のマイクロプロセッサにその例を見ることができる。しかし、この方法に おいても従来の実施態様では多数のビンアウトを収容するためにマイクロプロセ ッサのパッケージは大型となっている。したがって、高性能マイクロプロセッサ の簡略化が依然として要請されている。

従来の高性能マイクロプロセッサでは、そのマイクロプロセッサに対応するのに 十分な速度のメモリアクセスを行うためにマイクロプロセッサへの直接接続を行 うための高速スタティックメモリが必要とされる。低速のダイナミックランダム アクセスメモリ（ＤＲＡｌｌ　）がこのようなマイクロプロセッサに用いられる のは、階層的メモリ構成においてのみであり、スタティックメモリがマイクロプ ロセッサとＤＲＡＩＩの間のバッファとしてはたらく。

従来のマイクロプロセッサは、マイクロプロセッサ集積回路上に設けるかあるい は別途設けられるＤＩＩＡ　コノトローラを介してシステム周辺装置のための直 接メモリアクセス（ひＩＩＡ　）を提供する。このようなりｌｌ＾　コントロー ラはＤＩｌ＾要求およびＤＩＩＡ　応答のルーチン処理を提供することができる が、ある種の処理はマイクロプロセッサの主中央処理装置（ＣＰＵ　）によって 行わなければならない。

発明の開示 したがって、この発明の目的は従来のマイクロプロセッサに対してビン数が少な く価格の低いマイクロプロセッサを提供することである。

この発明の他の目的はマイクプロセッサの速度を犠牲にすることな（ＤＲＡＩＩ Ｉこ直接接続することのできる高性能マイクロプロセッサを提供することである 。

さらに、この発明の目的はＤＩＩＩＡ　がＤＩＩＡ　要求中とＤＩＩ＾応答中に メインＣＰ［＋の使用を必要とせず、また予測可能な応答時間で非常に高速なり ＭＡ応答を提供する高性能マイクロプロセッサを提供することである。

これらの目的およびそれに関連する目的はここに開示する新しい高性能の低コス トマイクロプロセッサを用いるによって達成することができる。この発明の一側 面は、この発明によるマイクロプロセッサシステムは中央処理装置、ダイナミッ クランダムアクセスメモ１鳳および中央処理装置をダイナミックランダムアクセ スメモリに接続するバスを有することである。中央処理装置とダイナミックラン ダムアクセスメモリの間のバス上には多重化手段がある。この多重化手段はバス 上の列アドレス、カラムアドレスおよびデータを提供するように接続され、構成 される。

この発明の別の側面は、このマイクロプロセッサシステムはバス上の中央処理装 置のための命令を取り出すための、バスに接続された手段を有することである。

この命令を取り出す手段は単一のメモリサイクル中の複数の順次命令を取り出す ように構成されている。この発明のこの側面のある変更態様においては、中央処 理装置のための命令を記憶したプログラム可能なリードオンリーメモリがバスに 接続されている。この命令取り出し手段はプログラム可能なリードオンリーメモ リからの複数命令を７センブルし、この複数の命令をダイナミックランダムアク セスメモリに記憶する手段を含む。

この発明の別の一面においては、マイクロプロセッサシステムが中央処理装置、 直接メモｌげクセス処理装置およびバスによって接続されたメモリを有する。直 接メモリアクセス処理装置は中央処理装置のための命令を取り出し、またバス上 の直接メモリアクセス処理装置のための命令を取り出す手段を含む。

この発明のさらに別の側面においては、メモリを含むマイクロプロセッサシステ ムは集積回路に収容される。

このメモリはダイナミックランダムアクセスメモリであり、複数命令を取り出す 手段は複数命令を受け取るためのカラムラッチを含む。

この発明のさらに別の側面においては、マイクロプロセッサシステムはさらに命 令取り出し手段に接続された複数命令のための命令レジスタを含む。命令レジス タにはこの命令レジスタから複数命令を連続して供給するための手段が接続され ている。複数命令を供給する手段を制御して複数命令を連続して供給するための カウンタが接続されている。複数命令を復号するための手段が複数命令を供給す る手段から複数命令を連続して受け取るように接続されている。カウンタは前記 の復号手段に接続され、復号手段からの増分信号とリセット制御信号を受け取る 。復号手段はリセット制御信号をカウンタに供給し、複数命令中の５ＫＩＰ命令 に応答して命令取り出し手段に制御手段を供給するように構成されている。この 発明のこの側面の一変更態様においては１．マイクロプロセッサシステムはさら に復号手段からの減分制御信号を受けるように接続されたループカウンタを有す る。復号手段はリセット制御信号をカウンタに、また複数命令中の１１１ｃＲＯ ＬＯＯＰ命令に応答して減分制御信号をループカウンタに供給するように構成さ れる。この発明のこの側面のさらに別の変更態様においては、復号手段は可変幅 のオペランドを用いた命令に応答してカウンタを制御するように構成される。カ ウンタにはカウンタに応答してこの可変幅のオペランドを選択する手段が接続さ れている。

この発明のさらにまた別の側面においては、マイクロプロセッサシステムは算術 論理演算装置を含む。第１の後入れ先出しスタックがこの算術論理演算装置に接 続されている。この第１の後入れ先出しスタックはこの算術論理演算装置の第１ の入力に接続されたトップ項目を記憶する手段と、この算術論理演算装置の第２ の入力に接続された次の項目を記憶する手段を含む。この算術論理演算装置はト ップ項目を記憶する手段に接続された出力を有する。トップ項目を記憶する手段 はレジスタファイルに入力を提供するように接続される。レジスタファイルは第 ２の後入れ先出しスタックであることが望ましく、トップ項目を記憶する手段と レジスタファイルは双方向接続されている。

この発明のまた別の側面においては、データ処理システムが検知回路とドライバ 回路を含むマイクロプロセッサ、メモリ、およびメモリと検知回路とドライバ回 路の間に接続された出力イネーブルラインを有する。この検知回路は出力イネー ブルラインが電圧等の所定の電気的レベルに達したとき作動可能信号を提供する ように構成される。マイクロプロセッサはドライバ回路がこの作動可能信号に応 答して出力イネーブルライン上にイネーブル信号を提供するように構成される。

この発明のさらに別の側面においては、マイクロプロセッサシステムは中央処理 装置に接続されたリングカウンタ可変速度システムクロックを有する。中央処理 装置とリングカウンタ可変速度システムクロックは単一の集積回路中に設けられ る。入出力インターフェースが結合制御信号、アドレスおよびデータの交換のた めに接続されている。リングカウンタ可変速度システムクロックから独立した第 ２のクロックが入出力インターフェースに接続されている。

また、この発明のさらに別の側面においては、後入れ先出しスタックが算術論理 演算装置に接続されている。

後入れ先出しスタックはこの算術論理演算装置の第１の入力に接続されたトップ 項目を記憶する手段と、この算術論理演算装置の第２の入力に接続された次の項 目を記憶する手段を含む。この算術論理演算装置はトップ項目を記憶する手段に 接続された出力を有する。この後入れ先出しスタックはラッチとして構成された 第１の複数のスタック要素とランダムアクセスメモリとして構成された第２の複 数のスタック要素を有する。第１および第２の複数のスタック要素と中央処理装 置は単一の集積回路内に設けられている。第３の複数のスタック要素はこの単一 の集積回路の外部のランダムアクセスメモリとして構成される。この発明のこの 側面においては、第１のポインタがＩＩ！１の複数のスタック要素に、第２のポ インタが第２の複数のスタック要素に、第３のポインタが第３の複数のスタック 要素に接続されることが望ましい。中央処理装置はｉｆ！１の複数のスタック要 素から項目を取り出すように接続される。第１のスタックポインタは第２のスタ ックポインタに接続され、中央処理装置による連続の取り出し動作で第１の複数 のスタック要素が空になったとき、ａＪ！４２の複数のスタック要素から第１の 複数の項目を取り出す。第２のスタックポインタは第３のスタックポインタに接 続され、中央処理装置による連続の取り出し動作で第２の複数のスタック要素が 空になったとき、第３の複数のスタック要素から第２の複数の項目を取り出す。

この発明のさらに別の側面においては、第１のレジスタが算術論理演算装置に第 １の入力を供給するように接続される。第１のシフタが算術論理演算装置の出力 と第１のレジスタの間に接続される。第２のレジスタが開始多項式値を受け取る ように接続される。第２のレジスタの出力は第２のシフタに接続される。第２の レジスタの最下位ビットは算術論理演算装置に接続される。第３のレジスタが多 項式のフィードバック項を算術論理演算装置に供給するように接続される。発生 すべき多項式の桁に対応する数字をカウントダウンするダウンカウンタが算術論 理演算装置に接続されている。算術論理演算装置は、ダウンカウンタが計数を終 えるまで、多項式命令に応答して、第２のレジスタの最下位ビットが°１”であ る場合、第１のレジスタの内容の排他的論理和を第３のレジスタの内容で桁上げ し、第２のレジスタの最下位ビットが“０°である場合、第１のレジスタの内容 を変えずに通過させる。発生すべき多項式の結果は前記の第１のレジスタで得ら れる。

さらにこの発明の別の側面においては、結果レジスタが算術論理演算装置に第１ の入力を供給するように接続されている。第１の左シフトシフタが算術論理演算 装置の出力と結果レジスタの間に接続されている。乗数レジスタがビット反転形 式の乗数を受け取るように接続されている。乗数レジスタの出力は第２の右シフ トシフタに接続されている。乗数レジスタの最下位ビットは算術論理演算装置に 接続されている。第３のレジスタが前記の算術論理演算装置に被乗数を供給する ように接続されている。乗数の桁数より１少ない数に対応する数をカウントダウ ンするダウンカウンタが算術論理演算装置に接続されている。算術論理演算装置 は、ダウンカウンタが計数を終えるまで、乗算命令に応答して、乗数レジスタの 最下位ビットが“１”である場合、結果レジスタの内容に第３のレジスタの内容 を加え、第１のレジスタの内容を変えずに通過させる。積は結果レジスタで得ら れる。

この発明の上述の目的と関連の目的、利点および特徴は当該技術に精通するもの には、以下のこの発明のより詳細な説明を図面を参照して検討することにより、 いっそう容易に理解されるであろう。

図面の簡単な説明 図１はこの発明によるマイクロプロセッサを内蔵する集積回路パッケージの外事 面図である。

図２はこの発明によるマイクロプロセッサのブロック図である。

図３は図１および図２のマイクロプロセッサを内蔵するデータ処理装置の一部の ブロック図である。

図４は図２に示すマイクロプロセッサの部分のより詳細なブロック図である。

図５は図２に示すマイクロプロセッサの他の部分のより詳細なブロック図である 。

図６は図３に部分的に示し、また図１−２　および図４−５のマイクロプロセッ サを内蔵するデータ処理システムの他の部分のブロック図である。

図７および図８は図３および図６に部分的に示すデータ処理システムのレイアウ ト図である。

図９は単一の集積回路上のデータ処理システムにおけるこの発明によるマイクロ プロセッサの第２の実施例のレイアウト図である。

！ＥＩＩＯは図７および図８のデータ処理システムの一部のより詳細なブロック 図である。

図１１はｆｆｌ＋２に示すシステム部分の動作を理解するのに有用なタイミング 図である。

図Ｉ２は図７および図８のデータ処理システムの別の部分のより詳細なブロック 図である。

図１３は図２に示すマイクロプロセッサの一部のより詳細なブロック図である。

図１４は図３および図７−８　に示すシステムの一部のより詳細なブロックおよ び概略図である。

図１５は図１４に示すシステム部分の動作を理解するのに有用なグラフである。

図１６は図４に示すシステム部分の一部を示すより詳細なブロック図である。

図１７は図２に示すマイクロプロセッサの一部のより詳細なブロック図である。

図１８は図１７に示すマイクロプロセッサ部分の一部のより詳細なブロック図で ある。

図１９は図１８に示すマイクロプロセッサ部分の一部の動作を理解するのに有用 な波形図である。

図２０は図４に示すシステム部分の別の部分を示すより詳細なブロック図である 。

図２１は図４に示すシステム部分の別の部分を示すより詳細なブロック図である 。

図２２および図２３は図４に示すシステム部分の別の部分を示すより詳細なブロ ック図である。

発明の詳細な説明 概観 この発明のマイクロプロセッサは、 高実行速度と 低システムコスト に対して最適化された３２ビツトマイクロプロセツサとして実施するのが望まし い。この実施例ではマイクロプロセッサは２０ドルで２０１１１ＰＳのものと考 えることができる。

このプロセッサの重要な特徴は次の通りである。

２０１１１ＰＳの実行に低コスト汎用ダイナミックｌｌＡｌ＋　を使用、 １メモリサイクル当たり４命令取り出し、オンチップ高速ページモードメモリ管 理、外部キャッシュなしで高速実行、 インターフェースチップがほとんど不要、４４ピンＳＯＳ　パッケージ内に３２ ビツトＣＰ［Ｉ命令セットはほとんどの動作を８ビツト命令で指定できるように 構成されている。この考え方の利点は次の通りである。

プログラムがより小さくなる、 プログラムをより高速に実行することができる。

はとんどのコンピュータシステムでメモリバスが問題点になっている。バスは命 令の取り出しとデータの取り出しと記憶に用いられる。単一のメモリバスサイク ル中に四つの命令を取り出す能力はデータ処理に対するバスの利用可能性を大き く向上させる。

図について、特に図１について説明すると、約０．８　インチの実際の大きさの 約１００　倍の大きさで示した４４ビンプラスティンク無導線チツプキヤリア中 のパッケージ化された３２ビツトマイクロプロセツサを示す。マイクロプロセッ サ５０が４４ビンパツケージとして設けられるという点は、通常的２００　の入 出力（Ｉｌｏ　）ビンを有する代表的なマイクロプロセッサと大きく異なってい る。マイクロプロセッサ５０は２．０００　万命令／秒（ＩＩＩＰＳ　）の速度 とされている。ＤＯ−０３１のラベルが付いたアドレスおよびデータライン５２ が、次に説明するマイクロプロセッサ５０の動作方法の結果速度を犠牲にするこ となくアドレス用とデータ用に共用されている。

ダイナミックＲＡ１［ 低コスト４４ピンパツケージに加えて、この高性能マイクロプロセッサ５０のも う一つの特殊な銅面は、列アドレスストローブ（ＲＡＳ　）およびカラムアドレ スストローブ（ＣＡＳ　）　Ｉｌｏ　ビン５４によって示すように、ダイナミッ クランダムアクセスメモリ（ＤＲＡＭ　）と直接動作する点である。マイクロプ ロセッサ５０の他のＩｌｏ　ビンには、■。。ビン５６、Ｖｓｓピン５８、出力 イネーブルピン６０．書き込みビン６２、クロックビン６４およびリセットビン ６６がある。

あらゆる高速コンピュータは動作するには高速で高価なメモリを必要とする。最 も高速なスタティックＲＡＩ［メモリは低速のダイナミックＲＡ夏の１０倍もの コストがかがる。このマイクロプロセッサは低コストのダイナミックＲＡＭ　を 高速ページモードで用いるように最適化されている。ベージモードダイナミック ＲＡ厘はコストをかけずにスタティック１ｉＡ１１　の性能を提供する。例えば 、低コストの８５ｎｓｅｃのダイナミックＲＡＩＩ　は高速ページモードで動作 するとき２５ｎｓｅｃでアクセスする。マイクロプロセッサチップ上の集積高速 ページモード制御はシステムのインターフェースを簡略化し、高速なシステムを 実現する。

マイクロプロセッサ５０の詳細を図２に示す。マイクロプロセッサ５０は、マイ クロプロセッサ５０を構成する単一の集積回路中にメイン中央処理装置（ＣＰＵ 　）　７０と別の直接メモリアクセス（ＤＩＩＡ　）　ＣＰＵ７２を含む。メイ ンＣＰＵ７０はそれぞれが入力をライン８２および８４によって夏術論理演算装 置（ＡＬ■）　８０に提供するように接続されたトップ項目レジスタ７６と次項 口レジスタ７８を育する第１の１６深後入れ先出しスタック７４を有する。ＡＬ ［＋８０　の出力はライン８６によってトップ項目レジスタ７６に接続されてい る。

８２のトップ項目レジスタの出力もまたライン８８によって内部データバス９０ に接続されている。

ループカウンタ９２がライン９６および９８によって減分器９４に接続されてい る。ループカウンタ９２はライン＋００　によって内部データバス９０に双方向 接続されている。スタックポインタ１０２、復帰スタックポインタ１０４、モー ドレジスタ＋０６　および命令レジスタ１０８　もまたライン１１０．１１２　 、＋１４　および１１６　によって内部データｌくス９０に接続されている。内 部データバス９０はメモリコントローラ１１８　とゲート１２０　に接続されて いる。ゲート１２０　は復帰後入れ先出しスタック１３４　のＸレジスタ１２８ 、プログラムカウンタ１３０　およびＹレジスタ１３２　への入力をライン＋２ ２　、＋２４　および＋２６　上に提供する。Ｘレジスタ１２８　、プログラム カウンタ１３０　およびＹレジスタ＋３２　は内部アドレスバス１３６　への出 力をライン１３８．１４０　および１４２上に提供する。内部アドレスバスはメ モリコントローラ１１．８　と増分器１４４への入力を提供する。増分器＋４４ 　はＸレジスタ、プログラムカウンタおよびＹレジスタ１３２　への入力をライ ン１．４６　、＋２２．１２４　および１２６　を介して提供する。ＤＩＩＡ　 ＣＰＵ７２　はライン１４８　上にメモリコントローラ１１８　への入力を提供 する。メモリコントローラ１１８　はアドレス／データバス１５０　と制御ライ ン１５２　によってＲＡＩＩ　（図示せず）に接続されている。

図２はマイクロプロセッサ５０が簡単なアーキテクチャを有することを示す。従 来のＲＩＳＣマイクロプロセッサの設計ははるかに複雑である。たとえば、５Ｐ ＡＲＣＲＩＳＣマイクロプロセッサはマイクロプロセッサ５０の３倍のゲートを 有し、Ｉｎｔｅｌ　８９６０　ＲＩＳＣマイクロプロセッサはマイクロプロセッ サ５０の２０倍のゲートを有する。このマイクロプロセッサの速度はかなりの部 分この簡略性に起因する。

このアーキテクチャはこの簡略性を得るために後入れ先出しスタックとレジスタ 書き込みを用いている。

マイクロプロセッサ５０は集積回路チップ上に設けられる資源を十分に活用する ように調整されたＩｌｏを内蔵する。オンチップラッチによって同じＩｌｏ　回 路を三つの異なることを処理するのに用いることができる。すなわち、速度を少 ししか、あるいは全く犠牲にせずから無アドレス指定、列アドレス指定およびデ ータを処理することができる。この三重バス多重化によって拡張すべきバッファ の数、相互接続ラインの数、Ｉｌｏ　ピンおよび内部バッファの数を少なくする ことができる。

オンチップＤＲＡＩＩ制御を備えることによって、スタティックＲＡＭ　を用い てえることのできる性能と等しい性能を得ることができる。その結果、メモリを ほとんどのＲＩＳＣシステムに用いられるスタティックＲＡＭ　のシステムコス トの１／４　で設けることができる。

マイクロプロセッサ５０は１メモリサイクルあたり四つの命令を取り出すことが できる。命令は８ビツトフオーマツトであり、これは３２ビツトマイクロプロセ ツサである。したがって、システム速度はメモリバス帯域幅の４倍である。この 能力によってマイクロプロセッサが次の命令を得る速度におけるフォノ・ノイマ ンの障害を突破することが可能になる。この動作モードは後入れ先出しスタック とレジスタアレーの使用によって可能となる。

後入れ先出しスタックは二つの出所と一つの行先に対する明示アドレスの従来技 術ではなく、暗示アドレスを使用することを可能とする。

はとんどの命令はマイクロプロセッサ５０内で２０ナノ秒で実行される。したが ってマイクロプロセッサはノくイブライン遅延を用いず５０のビークＭＩＰＳで 命令を実行することができる。これはマイクロプロセッサ５０中の少数のゲート とこのマイクロプロセッサのアーキテクチャの高度な並行処理の結果である。

図３はＩｌｏ　ピン５２からのＤＲＡＭ１５０　のアドレス指定に対してマイク ロプロセッサ５０のラインＤ８−ＤＩ４上でカラムアドレスと列アドレスがどの ように多重化されるかを示す。

ＤＲＡｌ１１５０　は８個あるうちの一つであるが、ここでは説明をわかりやす くするため一つのＤＲＡＭ１５０のみを示す。図示するように、ラインＤｌｌ− ０１８はそれぞれＤＲＡｌ１１５０　の列アドレス入力ＡＯ−＾８に接続されて いる。さらに、ラインＤ１２−Ｄ１５　はＤＲＡｌ［１５０のデータ人力ＤＱＩ −ＤＱ４　に接続されている。出力イネーブル、書き込みおよびカラムアドレス ストローブピン５４はそれぞれライン１５２　によってＤＲＡＭ１５０　の出力 イネーブル、書き込みおよびカラムアドレスストローブ入力に接続されている。

列アドレスストローブピン５４は列アドレスストローブ複合ロジック１５４　を 介してライン１５２　および１５８　によってＤＲＡ１１１５０　の列アドレス ストローブ入力に接続されている。

Ｄｏ−Ｄ７　ピン５２（図１）はマイクロプロセッサ５０がＤｌｉ０１８　ピン ５２に多重化された列アドレスおよびカラムアドレスを出力中である時にはアイ ドル状態である。したがって、Ｄｏ−Ｄ？　ピン５２は右寄せされたＩｌｏがめ られるとき入出力に同時に用いることができる。したがって同時アドレス指定お よび入出力を行うことができる。

図４はマイクロプロセッサがいかにして単一のクロックサイクル中での複数命令 取り出しと前方命令取り出しを通じて、ＤＲＡｌｌを用いてスタティックＲＡＩ ［を用いる場合と等しい性能を達成できるかを示す。命令レジスタ１０８は３２ ビット内部データバス９０上の四つの８ビットバイト命令ワード１−４　を受け 取る。命令レジスタ１０８　の四つの命令バイト１−４　の位置はバス１７２　 、１７４　、＋７６および１７ｇ　によってマルチプレクサ１７０　に接続され る。マイクロプログラムカウンタ１８０　はライン１８２　によってマルチプレ クサ１７０　に接続される。マルチプレクサ１７０　はバス１８６　によって復 号器１８４　に接続される。復号器１８４　はライン１８ｇ上にマイクロプロセ ッサ５０の他の部分に対する内部信号を提供する。

各命令バイト１−４　の位置の最上位ビット１９０　はライン１９４　によって ４人力後号器１９２　に接続される。復号器１９２　の出力はライン＋９６　に よってメモリコントローラ１１８　に接続される。プログラムカウンタ１３０　 は内部アドレスバス１３６　によってメモリコントローラ１１８　に接続され、 命令レジスタ１０８　は内部データバス９０によってメモリコントローラ１１８ 　に接続される。アドレス／データバス１９８　と制御バス２００　はＤＲＡｉ ｌ１５０　（図３）に接続される。

動作中において、残りの命令１−４　の最上位ビット１９０がマイクロプロセッ サ５０のクロックサイクル中に°１“であるとき、待ち行列にはメモリ参照命令 はない。ライン１９６　上の復号器１９２　の出力はメモリコントローラ１１８ による他のアクセスを介在させない前方命令取り出しを要求する。命令レジスタ １０１１　中の現在の命令が実行されている間に、メモリコントローラ１１８　 はプログラムカウンタ１３０からの四つの命令の次のセットのアドレスを得、そ の命令セットを得る。現在の命令セットの実行が完了するまでには次の命令セッ トを命令レジスタにロードする準備ができている。

ＤＭＡ　ＣＰＯ７２の詳細を図５に示す。内部データバス９０はメモリコントロ ーラ１１８　とＤＩＩＡ　命令レジスタ２１０　に接続されている。Ｄｉ［Ａ　 命令レジスタ２１０　はバス２］４　によってＤロブログラムカウンタ２１２　 に、バス２１６　によって転送サイズカウンタ２１６　に、バス２２２　によっ て時限転送間隔カウンタ２２０　に接続されている。Ｄｌｌ＾ｌｌ−ジスタ２１ ０はまたメイン２２６　によってＤｌ［＾１１０　およびＲＡＩＩ　アドレスレ ジスタ２２４　に接続されている。ＤＩＩＡ　Ｉｌｏ　およびＲＡＩＩ　アドレ スレジスタ２２４　はメモリサイクル要求ライン２２８　とバス２３０　によっ てメモリコントローラ１１８　に接続されている。Ｄｌ［Ａ　プログラムカウン タ２１２　はバス２３２　によって内部アドレスバス１３６　に接続されている 。転送サイズカウンタ２１６　はライン２３６　と２３８　によって実行済みＤ ＩＩＡ　命令減分器２３４　に接続されている。実行済みＤＭＡ　命令減分器２ ３４　はメモリサイクル応答ライン２４０　上の制御入力を受け取る。転送サイ ズカウンタ２１５　はその計数を終えると、ライン２４２上にＤロブログラムカ ウンタ２１２への制御信号を提供する。時限転送間隔カウンタ２２０　はライン ２４６　および２４８　によって減分器２４４　に接続されている。

減分器２４４　はライン２５０　上のマイクロプロセラサンステムフロツタから の制御入力を受け取る。

ＤＩＩＡ　ＣＰＵＴ２　はそれ自体を制御し、命令を取り出し実行する能力を有 する。これはメインＣＰ［１７０（図２）に対して時間の特定される処理のため の双対プロセッサとして動作する。

図６はデータライン５２をあるものは入力ラインとなり他のものは出力ラインと なるように再構成することによってマイクロプロセッサ５０を電気的にプログラ ム可能なリードオンリーメモリ（ＥＰＲＯＩＩ　）　２６０　に接続する態様を 示す。

データライン５２　ＤＯ−Ｄ７はＥＰＲＯｌ［２６０の対応するデータ端子２６ ２　とのデータのやり取りを可能とする。データライン５２　Ｄ９−０１８　は ＥＰＲＯＩＩ　２６０　のアドレス端子２６４　にアドレスを提供する。データ ライン５２　Ｄｌ９−Ｄ３１はマイクロプロセッサ５０からの入力をメモリおよ びＩ１０１００ジック２６６　に提供する。ＲＡＳ　Ｏ／１　制御ライン２６８ 　はメモリおよびＩｌｏ　復号ロジックがライン２７０　上にＤＲＡｌＩ　ＲＡ Ｓ出力を提供するか、それともライン２７２上にＥＰＲＯＩＩ２６０のためのカ ラムイネーブル出力を提供するかを判定するための制御信号を提供する。マイク ロプロセッサ５０のカラムアドレスストローブ端子６０はライン２７４　上にＥ ＰＲＯＩＩ２６０の対応する端子２７６　への出力イネーブル信号を提供する。

図７および図８はマイクロプロセッサ５０、合計２メガバイトの１ｌｓＩＩ５１ ４２５８−１ｏ型ＤＲＡＩＩ　１５０．１ｌｏｔｏｒｏｌａの５０メガヘルツ水 晶発振器クロック２８２　、Ｉ１０回路２８４、および２７２５６　型ＥＰＲＯ ＩＩ　２６０　を内蔵するワンカードデータ処理システム２８０　の前後を示す 。Ｉ１０回路２８４　は７４１１ＣＯ４型高速１６進インバ一タ回路２８６　、 ＩＤ丁３９Ｃ８２８型１０ビット反転バッファ回路２１１８　、ＩＤＴ３９Ｃ８ ２２型］Ｏビット反反転レジタ７回路９０、および二つのＩＤＴ３９Ｃ８２３型 ９ビット非反転レジスタ回路２９２　を含む。カード２８０　はさらに最大ＩＮ Ｎ型直流−直流変換器回路２９４．３４ビン２アンプ型へラダ２９６　、同軸雌 電源コネクタ２９８、および３ピンアンプ直角ヘツダ３００　を加えてなる。カ ード２８０　はより大きなシステムに内蔵するかあるいは内部開発ツールとして 用いることのできる低コストの埋め込み可能な製品である。

マイクロプロセッサ５０はダイナミックＲＡＩＩ　と非常に密接に働くように設 計された非常に高性能（５０１１Ｈｚ　）なＲＩＳＣ型３２ビットＣＰＵ　であ る。マイクロプロセッサ５ｏは単一　ＣＰＵ構成で可能な理論上の性能限界に近 づくものである。最終的にはマイクロプロセッサ５０もその他のいかなるプロセ ッサもバス帯域幅とバスバスの数によって制約される。クリティカルバスはＣＰ ［Ｉ　とメモリの間にある。

バス帯域幅とバスバスの問題に対する解決法の一つにＣＰＵ　をメモリチップ上 に直接集積してすべてのメモリにＣＰＵ　への直接バスを設６する方法がある。

図９は単一の集積回路３１２　中に１メガビツトのＤＲＡ１１３１１　と一体に 設けた別のマイクロプロセッサ３１０　を示す。この発明以前にはこの解決法は 実用的なものではなかった。それほぼとんどの高性能ＣＰＵ　はそれ自体でｓｏ ｏ、　ｏｏｏ　から１．０００．０００　個のトランジスタと非常に大きなグイ サイズを要するためである。マイクロプロセッサ３１０　は図１−８　のマイク ロプロセッサ５０と等価である。マイクロプロセッサ５０と３１０はデュアルプ ロセッサ７０および７２（ｌ＋！＋２）あるいは３１４および３１６（より小さ いメモリ）用に５０．０００個以下のトランジスタしか必要としない現在あるも のの中で最もトランジスタ効率の高い高性能ＣＰＵ　である。マイクロプロセッ サ５０および３１０　の非常に高い速度は、ある程度までは能動素子の数が少な いことの結果である。基本的には珪素が少ないほど、電子はそれが目指す場所に より速く到着することができる。

したがって、マイクロプロセッサ３１０　はメモリチップダイ３１２　上での集 積に適した唯一のＣＰＵ　である。基本マイクロプロセッサ５０にＤＲＡＭアレ ー３１１　への近接を利用する簡単な変更を加えることによってもマイクロプロ セッサ５０のクロック速度を５０％あるいはそれ以上増大させることができる。

ＤＲＡＩＩＩダイ３１２　上のマイクロプロセッサ３１０　のコアは自動系から 周辺制御までの幅広いアプリケーションに必要な速度と機能のほとんどを提供す る。しかし、集積ＣＰ■３１０／ＤＲＡＩＩＩ３１１の考え方は多重プロセッサ による解決法によって非常に多量の計算を要する問題を解決する方法を大きく変 革する可能性を有するものである。ＣＰＵ　３１０／ＤＲＡＩＩＩ　３１１の組 合せはフｔン・ノイマンの障害を多数のＣＰ［Ｉ／ＤＲＡＭチップ３１２　に分 散することによって排除する。

マイクロプロセッサ３１０　は多重処理を行うための特に良好な核である。なぜ なら、これはＳＤＩ　ターゲツティングアレーを念頭に設計されており、プロセ ッサ間の効率的な通信に対する備えがなされているためである。

従来の多重プロセッサの実施はＣＰＨの能力を十分に生かすことができないこと に加えて、非常に高価であった。

多重プロセッサシステムは通常多数の基板レベルあるいはボックスレベルのコン ピュータから構成される。その結果、非常に多量のハードウェアとそれに対応す る配線、電力清貿、および通信上の間層が発生するのが常である。

システムが相互接続されるまでに、インターフェースを得るためだけのためにバ ス速度の５０％もが使用される。

さらに、多重プロセッサシステムのソフトウェアは数が少ない。多重プロセッサ システムは、一つのＣＰＨに多くの仕事をさせ他はアイドル状態にするシステム ソフトウェア中の不適切な負荷分担によって簡単に故障することがある。近年、 システムソフトウェアは大きく進歩し、ＵＮＩＸ　Ｌ４をも多重処理を支援する ように改善することができる。ＤＵＡＬ　Ｓｙｓｔｅｍｓや［１ＮＩＳＯＦＴ　 といったメーカーの製品には６８０３０型マイクロプロセツサシステム上で信頼 性のあるはたらきをするものもある。

マイクロプロセッサ３１０　のアーキテクチャはインターフェース上の摩擦のほ とんどを解消する。これは最大６４個のＣＰＵ　３］０／ＲＡＩＩ　３１１　プ ロセッサはバッファやラッチを用いず相互通信を行うことができるためである。

チップ３１２　はそれぞれが約４０１１１ＰＳの列速度を有する。これは、ＤＲ ＡＩＩ　３１１をＣＰＵ　３１０　の隣に配置することによってマイクロプロセ ッサ３１０　の命令サイクルをマイクロプロセッサ５０の半分にすることができ るためである。これらのチップ３１２　の６４チツプアレーは他の既存のいかな るコンピュータよりも強力である。このようなアレーは３２５　カード上に載り 、価格はファックシミリ機より低く、小型テレビと同じ電力を消費する。

価格対性能比の劇的な変化は常に既存のアプリケージシンに変化をもたらし、ま た新しいアプリケーションを生み出す。共通総称並行処理アルゴリズムは重量／ 高速フーリエ変換（ＦＦＴ　）／パターン認識を処理する。集積回路３１２　を 用いて可能な製品で興味深いものとしては、高速読み取り機、リアルタイム音声 認識、音声語翻訳、リアルタイムロボットビジョン、顔から人間を識別する製品 、および自動車や航空機の衝突回避システムなどがある。

高密度テレビ（ＨＤＴＶ）画像を改善する、あるいは［ＩＤＴＶ情報をより小さ な帯域幅に圧縮するためのリアルタイムプロセッサは非常に実現の可能性の高い ものである。

ＨＤＴＶにおける負荷分担は非常に簡単である。色とフレームにしたがってタス クを分割するには６．９あるいはＩ２のプロセッサが必要となる。実際にはマイ クロプロセッサ３１０　に一体化された４メガＲＡＩＩ　が必要となる。

マイクロプロセッサ３１０　は以下のような仕様である。

制御ライン ４−システム制御 外部メモリ取り出し 外部メモリ取り出し　自動増分　Ｘ 外部メモリ取り出し　自動減分　Ｙ 外部メモリ書き込み 外部メモリ書き込み　自動増分　Ｘ 外部メモリ書き込み　自動減分　Ｙ 外部ＰＲＯＩ取り出し すべてのＸレジスタをロード すべてのＹレジスタをロード すべてのＰＣレジスタをロード ＸとＹの入れ替え 命令取り出し ＰＣに追加 Ｘに追加 写像レジスタ書き込み 写像レジスタ読み出し レジスタ構成 マイクロプロセッサ３１０　ＣＰＵ３１６コアカラムラツチ１　（１０２４ビツ ト）　３２　Ｘ　３２Ｍ［ＩＸスタックポインタ（１６ビツト） カラムラッチ２　（１０２４ビツト）　３２　Ｘ　３２１１ＵＸスタツクポイン タ（１６ビツト） プログラムカウンタ　３２ビツト ｘＯレジスタ　３２ビツト（オンチップアクセスに対してのみ起動） ＹＯレジスタ　３２ビツト　（オンチップアクセスに対してのみ起動） ループカウンタ　３２ビツト ＤＩＩＡ　ＣＰ［＋　３１４　コア ＤＩ＾プログラムカウンタ　２４ビツト命令レジスタ　３２ビツト Ｉｌｏ　およびＲＡｌ［アドレスレジスタ　３２ビツト転送サイズカウンタ　１ ２ビツト インターバルカウンタ　１２ビット 基本チップ３１２のメモリ拡張を提供するために、インテリジェントＤＲＡＩＩ を生成することができる。このチップは、プログラムカウンタ、Ｘレジスタおよ びＹレジスタの三つのオンチップアドレスレジスタを備えることによって集積回 路３１２　との高速動作に対して最適化される。その結果、インテリジェントＤ ＩｉＡＭ　ｌこアクセスするためにはアドレスを必要とせず、総アクセスサイク ルはＩＱｎｓｅ（と短くすることができる。それぞれの拡張ＤＲＡＩＩは三つの レジスタのコピーを保持し、そのメモリアドレスを指定するためのコードによっ て識別される。この三つのレジスタへの増分あるいは追加は実際にはメモリチッ プ上で発生する。最大６４のインテリジェントＤＲＡＩＩ　ｌｉ辺装置によって 、マルチプレクサやバッファの導入によって速度を犠牲にすることなく大型シス テムの作成が可能となる。

マイクロプロセッサ３１０　とマイクロプロセッサ５ｏの間にはある種の相異点 があり、これはマイクロプロセッサ３１０　をＤＲＡＩＩ　３１１と同じダイ３ １２　上に設けることに起因する。　ＤＲＡＭ　３１１を一体化すると既存のオ ンチップＤｆｆｉＡＩＩ　３１１回路の活用を可能とするようなマイクロプロセ ッサ３１０のアーキテクチャ上の変更が可能となる。列とカラムの設計はメモリ アーキテクチャに備わっている。ＤＲＡＭ　３１１はまず１０２４ビツトの列を 選択し、それをカラムラッチに記憶し、次にそれらのビットのうちの一つを読み 出しあるいは書き込みすべきデータとして選択することによってメモリアレー中 のランダムなビットにアクセスする。

データのアクセスに要する時間は列アクセスとカラムアクセスに分けられる。カ ラムラッチに記憶済みのデータの選択はランダムなビットの選択より少なくとも ６倍高速である。マイクロブ０セツサ３１０　は多数のカラムラッチを作成し、 それらをキャッシュおよびソフトレジスタとして用いることによってこの高速性 を活用する。新しい情報の列を選択することはその結果得られる大きなバス帯域 幅によって１０２４ビツトの読み出しおよび書き込みを実行することと考えるこ とができる。

１、マイクロプロセッサ５０はその３２ビツトの命令レジスタ１０８（図２およ び図４参照）を四つの８ビツト命令のためのキャッシュとして取り扱う。ＤＲＡ Ｗ　３１１はカラムビットに対して１０２４ビツトラツチを保持するため、マイ クロプロセッサ３１０　はこのカラムラッチを１２８　の８ビツト命令のための キャッシュとして取り扱う。したがって、はとんど常に次の命令がすでにキャッ シュの中に存在している。キャッシュ内の長いループもまた可能であり、マイク ロプロセッサ５０中の四つの命令ループより有用である。

２、マイクロプロセッサ５０はパラメータスタックとリターンスタック用に二つ の１６　Ｘ　３２ビットディーブレンスタアレ−７４および１３４（図２）を用 いる。マイクロプロセッサ３１０　は二つの別の１０２４ビツトカラムラツチを 作成して、二つの３２　Ｘ　３２ビツトアレーに等価なものを提供する。これは レジスタアレーの倍の速度でアクセスすることができる。

３、マイクロプロセッサ５０はビデオシフトレジスタへの入出力に用いることの できるＤＭＡ能力を有する。マイクロプロセッサ３１０　はさらに別の１０２４ ビツトカラムラツチを、ＣＲＴ表示装置を直接駆動するための長いビデオシフト レジスタとして用いる。カラー表示に対しては、三つのオンチップシフトレジス タを用いることもできる。

これらのシフトレジスタは画素を最大１００　Ｍ［Ｉｚ　で転送することができ る。

４、マイクロプロセッサ５０は外部の３２ビツトバスを介してメモリにアクセス する。マイクロプロセッサ３１０　のためのメモリ３１１　のほとんどは同じダ イ３１２上にある。

外部からより多くのメモリにアクセスするには８ビツトバスを用いて行う。その 結果マイクロプロセッサ５０に比べてグイ、パッケージ、および電力消費が小さ くなる。

５、マイクロプロセッサ５０はその動作電力の約３分の１をＩｌｏ　ビンとその 関連のキャパシタンスの充電および放電に用いる。マイクロプロセッサ５０に接 続されたＤＲＡＩＩ１１５０（図８）はＩｌｏ　ドライバ内でその電力のほとん どを消費する。マイクロプロセッサ３１０　システムの消費電力はマイクロプロ セッサ５０の約１０分の１である。これはプロセッサ３１０　に隣接してＤＲＡ ＩＩ　３１１を有することによって充電および放電すべき外部キャパシタンスの ほとんどが除去されるためである。

６、多重処理とはこの解決法の速度を上げるために計算タスクを多数のプロセッ サの間で分担することを意味する。多重処理の普及は、現在の個々のプロセッサ の費用、さらにプロセッサ間の通信能力上の限度から制約されている。マイクロ プロセッサ３１０　は多重プロセッサの有望な候補である。これはチップ３１２ がメモリ付きの単一のコンピュータであり、低コストと物理的なコンパクトさが 実現されているためである。

ビデオ出力を行うためにマイクロプロセッサ３１０　に実施されるシフトレジス タもまたプロセッサ間！！！！信リンクとして構成することができる。ＩＩＩＩ ＩＯＳ　トランスピユータは同様な戦略を意図したものであったが、速度ははる かに低（、またマイクロプロセッサ３１０のカラムラッチアーキテクチャに備わ っている性能上の利点を有していない。

シリアル入出力は多くの多重プロセッサ構成においては多数の隣合うプロセッサ が通信を行うため不可欠である。

一つのキューブに六つのプロセッサがある。各プロセッサは次のラインを用いて 通信する。

ＤＡＴＡ　ＩＮ ＣＬＯＣ［ＩＮ ＲＥＡＤＹ　ＦＯｉｌ　ＤＡＴＡ ＤＡＴＡ　Ｏ［１Ｔ ＤＡＴＡ　ＲＥＡＤＹ？ ＣＬＯＣＫ　ＯＵＴ 各プロセッサのオンチップＤＲＡＭ　３１１を初期化するのに特殊なスタートア ップシーケンスが用いられる。

マイクロプロセッサ３１０　のカラムラッチアーキテクチャは隣合うプロセッサ が内部レジスタあるいは他のチップ３１２　の命令キャッシュにさえ直接情報を 送ることを可能にする。この技術は既存のプロセッサには用いられていない。こ れは緊密に結合されたＤＲＡＩＩシステムにおいてのみ性能を向上させるためで ある。

７、マイクロプロセッサ５ｏのアーキテクチャは二種類のループ構造を提供する 。すなわち、ＬＯＯＰ−ＩＰ−ＤＯＮＫと、１１１ＣＲＯ−ＬＯＯＰである。前 者はループアドレスへの入口点の記述に８ビツトから２４ビツトのオペランドを 要する。後者はループ全体を四つの命令待ち行列内で実行し、ループ入口点はこ の待ち行列中の第１の命令を意味する。この待ち行列中のループは外部命令取り 出しを行うことなく動作し、最大で長いループ構成体の二倍の速度で実行する。

マイクロプロセッサ３１０はこのわずかな違いの二つの構成対を保持する。マイ クロプロセッサ３１０　のマイクロループは、待ち行列の長さが１０２４ビツト あるいは１２８　の８ビツト命令である点を除いてマイクロプロセッサ５０の動 作と同様に機能する。したがって、マイクロプロセッサ３１０　のマイクロルー プは四つの８ビツト命令マイクロプロセツサ５ｏの待ち行列では不可能なジャン プ、分岐、呼び出しおよび即時操作を含みうるちのである。

マイクロプロセッサ５０のマイクロループは簡単なブロック移動と比較機能を実 行できるだけである。より大きなマイクロプロセッサ３］０　の待ち行列はデジ タル１号処理あるいは浮動小数点アルゴリズムの全体がこの待ち行列の中で高速 でループすることを可能にする。

マイクロプロセッサ５０は実行の再指令を行う次の四つの命令を提供する。

ＡＬＬ ＢＲＡＮＣＨ ＢＲＡＮＣＨ−ＩＦ−ＺＥＲＯ ＬＱＯＰ４Ｆ−ＭＯＴ−ＤＯＮＥ これらの命令は８　、Ｉ６、あるいは２４ビツトの長さの可変長アドレスオペラ ンドを取る。マイクロプロセッサ５０の次アドレスロジックはこの三つのオペラ ンドを現在のプログラムカウンタに加算あるいは減算することによってこれらを 同様に取り扱う。マイクロプロセッサ３１０　については、１６および２４ビツ トオペランドはマイクロプロセッサ５０の１６および２４ビツトオペランドと同 様に機能する。

この８ビツトクラスのオペランドはこの命令待ち行列中で全体が動作するように 反転される。したがって、次のアドレス決定を速く行うことができる。これはア ドレスの３２ビツトではなく１０ビツトだけが関係するためである。

ＩＯビット以降では桁上げも借りも発生しない。

８、マイクロプロセッサ３１０　のＣＰＵ　３１６　は狭いＤＲＡＭダイ３１２ 　上に載る。チップサイズを可能な限り小さくするため、マイクロプロセフす５ ０のＤＭＡプロセッサ７２をより一般的なり璽＾　コントローラ３１４　に置き 換えた。Ｄｌｌ＾はマイクロプロセッサ３１０　に用いて次の機能を実行する。

ＣＲＴへのビデオ出力 多重プロセッサのシリアル通信 ８ビツトパラレル入出力 ＤＭＡ　コントローラ３１４　はシリアル転送とパラレル転送の両方を同時に維 持することができる。以下のＤＩ［Ａの出所および行先がマイクロプロセッサ３ １０　によって支援される。

説明　入出力　ライン １、ビデオシフトレジスタ　出力　１から３２多重プロセッサ　シリアル　両方 　チャンネルあたり６ライン ３．８ビツトパラレル　両方　８データ、４制御 三つの出所は別の１０２４ビツトバツフアと別の入出力ビンを用いる。したがっ て、この三つはすべて干渉し合うことなく同時に活動状態になりうる。

マイクロプロセッサ３１０　は、単一の多重プロセッサシリアルバッファあるい は各チャンネルのための別個の送受信バッファのいずれかを用いて実施すること ができ、これによって６個のプロセッサ間での同時双方向通信が可能である。

図１０と図１１はマイクロプロセッサ５０に泪いられるＰＲＯＩＩＤＩ［Ａ　の 詳細を示す。マイクロプロセッサ５ｏの実行は最高速のＰＲＯＪＩ以外のいかな るものより速い。ＰＲＯＮはマイクロプロセッサ５０のシステムにおいてプログ ラムの部分ある勢いはプログラム全体を記憶するのに用いられる。マイクロプロ セッサ５０は低コストの低速ＰＲＯＮから高速ＤＲ＾舅への実行のためのプログ ラムのローディングを可能とする電源投入時の機能を提供する。この機能を実行 するロジックはＤロンモリコントローラ１１８　の一部である。この動作はＤＮ Ａ　に近いが同一ではない。これは四つの８ビツトバイトをマイクロプロセッサ ５ｏ上にアセンブルし、次にＤＲＡｌｌ　１５０に書き込まなければならないた めである。

マイクロプロセッサ５０は三重多重化データおよびアドレスバス３５０　を介し てＤＩ２Ａ１１１５０と直接インターフェースする。この三重多重化データおよ びアドレスバス３５０　はＲＡＳ　アドレス、　ＣＡＳ　アドレスおよびデータ を搬送する。

一方、ＥＰＲＯＩＩ　２６０　は非多重化バスによって読み出される。

したがって、マイクロプロセッサ５ｏはデータおよびアドレスラインの多重化を 解きＥＦＲＯＭ　データの８ビツトを読み出す特殊モードを有する。四つの８ビ ツトバイトはこのようにして読み出される。多重化データバス３５０は再びオン され、　ＤＲＡｌｌ　１５０にデータが書き込まれる。

マイクロフロセッサ５ｏがＲＥＳＥＴ状態を検出すると、プロセッサはメインＣ ＰＵ　ＴＯを停止させ、モードＱ　（ＰＲＯＩＩＩＬＯＡＤ　）命令をＤＭＡ　 ＣＰ［Ｉ　７２命令レジスタに送る。このＤＩＩＡ　命令はメモリコントローラ にＥＰＲＯＩＩ　２６０　のデータをメモリの通常のアクセス時間の８倍で読み 出すように指令する。５０１１Ｈｚのマイクロプロセッサ５ｏを想定すると、こ れは３２０ｎｓｅｃのアクセス時間を意味する。この命令はまた次のことを示す 。

ロードすべきＥＰＲＯＩＩ　２６０　の選択アドレス、転送すべき３２ビツトワ ードの数、 転送先のＤＲＡｌｌ　１５０アドレス、−ツノ３２ヒツトワードをＥＰＲＯｌ［ ２６０からＤＲＡＭ　１５０１．ｍ転送する動作のシーケンスは次の通りである 。

１、　ＲＡＳが３５２　でローになり、上位アドレスビットからのＥＰＲＯＭ　 ２６０　選択情報をラッチする。

２、（通常ＤＲＡＷ　ＣＡＳアドレスと呼ばれるものからなる）。

１２のアドレスビットと２バイトの選択ビットがＥＰＲＯ厘２６０のアドレスビ ンに行くバス３５０　に乗せられる。これらの信号はＥＰＲＯＩＩ　２６０　か らのデータがマイクロプロセッサ５゜に読み込まれるまでライン上に残る。第１ のバイトについては、バイト選択ビットは２値的にはｏｏである。

３、　ＣＡＳが３５４　でローになり、ＥＰＲＯＩＩ　２６０　のデータを外部 アドレス／データバス３５０の下位の８ビツト上にイネーブルする。このサイク ルのこの部分においては外部アドレス／データバス３５０　の下位の８ビツトは 入力として機能するが、バスの残りの部分は依然として出力として働いているこ とを認識することが重要である。

４、　マイクロプロセッサ５０はこれらの八つの最下位ビットを内部的にラッチ し、それらを８ビツト左にシフトしてそれらを次の有意バイト位置にシフトする 。

５、　バイトアドレス０１でステップ２．３および４が繰り返される。ラッチし 、それらを８ビツト左にシフトし６、　バイトアドレスＩＯでステップ２．３お よび４が繰り返される。ラッチし、それらを８ビツト左にシフトし７、　バイト アドレス１１でステップ２．３および４が繰り返される。

８、　ＣＡＳが３５６　でハイになり、ＥＰＲＯｌｌ　２６０　をデータバスか ら取り外す。

９、　ＣＡＳが３５８でハイになり、ＥＰＲＯＩ　２６０　のアクセスの終了を 示す。

１０゜ＲＡＳ　が３６０　でローになり、上位アドレスビットからのＤＲＡＩＩ 選択情報をラッチする。同時に、ｌ１ＡＳ　アドレスビットがＤＲＡｌｌ　１５ ０にラッチされる。ＤＲＡＭ　＋５０が選択される。

１１、　ＣＡＳ　が３６２　でロー１ごなり、ＤＲＡＲＡＳ０　ＣＡＳアドレス をラッチする。

１２　マイクロプロセッサ５０が前にラッチされたＥＰＲＯｌ［２６０の３２ビ ツトデータを外部アドレス／データバス３５０に乗せる。Ｗが３６４　でローに なり、この３２ビツトをＤＲＡ１１１５０　に書き込む。

１３、Ｗが３６６でハイになる。ＣＡＳが３６８　でハイになる。

この過程が次のワードに対して続けられる。

図１２はマイクロプロセッサ５０のメモリコントローラ１１８　の詳細を示す。

動作中には、バス要求はそれらがサービスされるまで存在し続ける。ＣＰ［Ｉ　 ７０の要求には３７０　において、１　パラメータスタック、２：リターンスタ ック、３　データ取り出し、４　命令取り出しの順に優先順位が付けられる。そ の結果得られるＣＰＵ要求信号およびＤｌｌ＾要求信号はバス要求として３７４ 　でバス許可信号を提供するバス制御３７２　に供給される。内部アドレスバス １３６　とＤＭＡ　カウンタ３７６　はマルチプレクサ３７８　に入力を提供す る。列アドレスとカラムアドレスのいずれかがマルチプレクサ３７８からの出力 である多重化されたアドレスバス３８０　への出力として提供される。多重化ア ドレスバス３８０　と内部データバス９０はそれぞれマルチプレクサ３８２　へ のアドレス入力とデータ入力を提供する。シフトレジスタ３８４　はライン３９ ０　および３９２　上にマルチプレクサ３８６　への列アドレスストローブ（Ｒ ＡＳ　）　１と二つの制御信号を、またマルチプレクサ３８８　へのカラムアド レスストローブ（ＣＡＳ　）　１と二つの制御信号を供給する。シフトレジスタ ３８４　もまた出力イネーブル（ＯＥ）信号と書き込み（Ｗ）信号をライン３９ ４　および３９６　上に、また制御信号をマルチプレクサ３８２　へのライン３ ９８上に供給する。シフトレジスタ３８４　はライン４００　上のＲＥＩＮ　信 号を受取り、メモリサイクルを発生し、アクセスが完了したときライン４０２上 にＩＥＩＩＯＲＹ　ＲＥＡＤＹ信号を供給する。

スタック／レジスタアーキテクチャ はとんどのマイクロプロセッサは変数の一時記憶用にオンチップレジスタを用い る。オンチップレジスタはオフチブプ輩＾麗より高速にデータにアクセスする。

一時記憶にオンチップ後入れ先出しスタックを用いるマイクロプロセッサはごく わずかである。

スタックは出所レジスタと行先レジス他の選択を不要とするため、オンチップレ ジスタに比べ高速に動作するという利点を有する。（数理動作あるいは論理動作 には常に上の二つのスタック項目が出所として、まやスタックの上部が行先とし て用いられる。）このスタックの欠点はある種の動作が繁雑になることである。

特に、ある種のコンパイラアクティビティでは効率上オンチップレジスタを必要 とする。

図１３に示すように、マイクロプロセッサ５０はオンチップレジスタ１３４　と スタック７４の両方を提供し、この両者の利点を有する。

利点・ １　スタックの演算とロジックの速度は等価なレジスタだけを有する機械でえら れる速度の二倍である。はとんどのプログラマ−および最適化コンパイラはこの 機能を利用することができる。

２１６のレジスタをローカル変数の記憶に用いることができ、ローカル変数は計 算を行うためにスタックに転送することができる。変数のアクセス速度は厳密な スタック機械で可能な速度の二倍から四倍である。

スタック７４／レジスタ１３４　の組合せアーキテクチャはこれまで最適化コン パイラおよび転送と数理／ロジック命令の混合をコンピュータの設計者たちが的 確に理解していなかったために用いられなかった。

適応メモリコントローラ マイクロプロセッサは小さなメモリ構成あるいは大きなメモリ構成で機能するよ うに設計しなければならな％）。

データライン、アドレスラインおよび制御ラインに加えられるメモリ負荷が増え るにつれて、信号のスイッチング速度は低下する。マイクロプロセッサ５０はア ドレス／データバスを三様に多重化し、したがって位相間のタイミングが重要で ある。この問題に対する従来のアプローチは、バスの位相の間に大きな時間マー ジンを設けてシステムがそれに接続された少数あるいは多数のメモリチップとと もに機能するようにするというものである。この場合速度を５０％も犠牲にしな ければならない。

図１４に示すように、マイクロプロセッサ５０はフィードバック技術を用いて、 プロセッサがメモリノくスのタイミングを小さな負荷に対しては速く、大きな負 荷に対しては遅（調整することを可能とする。マイクロプロセッサ５０からの出 力イネーブル（ＯＥ）ライン＋５２　は回路基板上のすべてのメモリ１５０　に 接続されている。マイクロプロセッサ５０への出力イネーブルライン１５２上の ローディングは接続されたメモリ１５０　の数に直接関係している。０Ｅ１５２ が読み出しの後どれだけ急速にハイになるかをモニターすることによって、マイ クロプロセッサ５０はいつデータホールド時間が満足されたかを判定し、バス上 に次のアドレスを置く。

ＯＥライン１５２　のレベルはマイクロプロセッサのメモリコントローラへのラ イン上に内部ＲＥＡＤＹ信号を発生するｃｍｏｓ入力バッファ４１０　によって モニターされる。図１５のグラフのカーブ４１４　および４１６　は負荷の軽い メモリシステムと負荷の大きいメモリシステムに見られる立ち上がり時間の相違 を示す。ＯＥライン１５２がＲＥＡＤＹ　信号を発生する所定のレベルに達した とき、ドライバ４１８　はＯＥライン＋５２　上に出力イネーブル信号を発生す る。

命令キャッシュ中のスキップ マイクロプロセッサ５０は各メモリサイクルで四つの８ビツト命令を取り出し、 図１６に示すようにそれらを３２ビツト命令レジスタ１０８　に記憶する。ある クラスの°テストおよびスキップ１命令は四つの命令キャッシュ内で非常に高速 なジャンプ動作を非常に急トこ実行することができる。

スキップ条件・ １ｗａｙｓ ＾ＣＣはゼロではない 八ＣＣは負 桁上げフラグ−論理１ 桁上げフラグ−論理０ スキップ命令の位置は３２ビット命令レンスタ１０ｇ中の四つのバイト位置のど れであってもよい。テストが成功である場合、スキップは命令レジスタ１０８　 中の残りの一つ、二つあるいは三つの８ビツト命令を飛び越え、次の四つの命令 のグループのレジスタ１０８　へのローディングを発生させる。図示するように 、このスキップ動作はライン４２２　上で２ビットマイクロ命令カウン月８０　 をゼロにリセットし、同時に次の命令グループをレジスタ１０８にラッチするこ とによって実施することができる。命令レジスタ中のスキップに続くいかなる命 令も新しい命令によって重ね書きされ実行されない。

スキップの利点は最適化コンパイラおよびスマートプログラマがより長い条件つ きのジャンプ命令の代わりにそれを頻繁に用いることができるという点である。

スキップはまたループがカウントダウンするとき、あるいはスキップが次の命令 グループにジャンプするとき出るマイクロループを可能とする。その結果非常に 高速なコードが得られる。

（ＦＤＰ−８やＤａｔａ　ＧｅｎｅｒａｌのＮ０ＶＡといった）他の機械は単一 の命令をスキップする能力を提供する。マイクロプロセッサ５０は最大で三つの 命令をスキップする能力を提供する。

命令キャッシュ中のマイクロループ マイクロプロセッサ５ｏは命令レジスタ＋０１１　中の−っがら三つの命令を綴 り返し実行するためのマイクロループ命令を提供する。このマイクロループ命令 は内部データバス９０に接続されたループカウンタ９２（図２）と連動して機能 する。マイクロループを実行するために、プログラムがループカウンタ９２中の 計数値を記憶する。マイクロループは命令レジスタ１０８　の第１、第２、第３ あるいは最終バイト４２０　に入れることができる。第１の位置に入れた場合、 実行によってループカウンタ９２に記憶された数にマシンサイクルを掛けたもの に等しい遅延が作成されるだけである。第２、第３あるいは最終バイト４２０に 入れられた場合、マイクロループ命令が実行されるとループ計数値がゼロである かどうかがテストされる。ゼロである場合、次の命令が継続して実行される。ゼ ロでない場合、ループカウンタ９２が減分され、２ビツトマイクロ命令カウンタ がクリアされ、命令レジスタ中の前の命令が再度実行される。

マイクロループはブロック移動と探索動作に有用である。命令レジスタ＋０８　 の外への完全なブロック移動を実行することによって、移動速度が二倍になる。

これはメモリサイクルが命令取り出しと共用されるのではなく、そのすべてが移 動に用いられるためである。このようなマイクロループのハードウェアによる実 施態様は、相当する機能を有する従来のソフトウェアによる実施よりはるかに高 速である。

最適ＣＰＵ　クロックスキーム 高速マイクロプロセッサの設計者は広い温度範囲、広い電圧揺動範囲、および半 導体加工の大きなばらつきに対しても動作する製品を作らなければならない。温 度、電圧および加工はすべてトランジスタの伝搬遅延に影響する。従来、ＣＰ［ ｌ　の設計はこの三つのパラメータが悪い場合に回路が定格クロック速度で動作 するように成される。その結果、設計は理論上の最高性能の半分の速度でクロッ クしなげればならないようなものになり、悪い条件でも適切に動作する。

マイクロプロセッサ５０は図１７−図１９に示す技術を用いてシステムクロック とそれに要する位相を発生する。クロック回路４３０　は処理性能をテストする のに用いられる周知の一ノングオシレータ１である。クロックはマイクロプロセ ッサ５０の他の部分と同じシリコンチップ上に製作される。

リングオンレータの周波数は温度、電圧および加工のパラメータによって決まる 。室温では周波数は＋００　）ｌＢｚ近辺である。摂氏７０度では速度は５０１ １１１１ｚである。リングオシレータ４３０　はシステムクロックとして有用で あり、その段４３１　は図１９に示す位相〇−位相３の出力４３３　を生成する 。これはその性能が同じシリコンダイ上の他のすべてのトランジスタに同じ影響 を及ぼすパラメータを反映するためである。リングオシレータ４３０　がら／ス テムタイミングを発生することによって、ＣＰＵ　７０は常に可能な最大周波数 で動作するが速くなりすぎることはない。

たとえば、あるダイの加工が不良でトランジスタ速度が低い場合、マイクロプロ セッサ５ｏのラッチとゲートは通常より低速で動作する。マイクロプロセッサ５ ｏのリングオシレータクロック４３０　はラッチやゲートと同じダイ上の同じト ランジスタから作られるため、これもまた低速で動作しく低い周波数で発振する ）、チップのロジックの残りが適正に動作することを可能とする補償を提供する 。

非同期／同期ＣＰＵ はとんどのマイクロプロセッサはすべてのシステムタイミングを一つのクロック から発生する。この場合の間履点は、システムの異なる部分がすべての動作の速 度を低下させる可能性があることである。マイクロプロセッサ５０は図１７に示 すようなデュアルクロックスキームを提供し、ＣＰ［＋　７０はメモリコントロ ーラ１１８（図２）の一部をなすＩｌｏ　インターフェース４３２　と非同期に 動作し、Ｉｌｏ　インターフェース４３２　はメモリとＩｌｏ　装置の外界と同 期して動作する。ＣＰＵ　７０は適応リングカウンタクロック４３０　を用いて 可能な最高の速度で動作する。速度は温度、電圧および加工に応じて四倍に変化 する。ビデオ表示更新やディスクドライブ読み出しおよび書き込み等の動作につ いては外界はマイクロプロセッサ５０に同期していなければならない。この同期 はＩｌｏ　インターフェース４３２　によって行われ、■１０　インターフェー ス４３２　の速度は従来の水晶クロック４３４　によって制御される。インター フェース４３２　はマイクロプロセッサ５０がらのメモリアクセス要求を処理し 、■１０　データの存在を確認する。マイクロプロセッサ５０は一つのメモリサ イクル中で最大で四つの命令を取り出し、別のメモリアクセスを要求する前に非 常に有用な作業を行うことができる。ＣＰＵ　７０の可変速度をＩｌｏ　インタ ーフェース４３２　の固定速度から減結合することによって、それぞれが最適な 性能を達成することができる。ＣＰＵ　７０とインターフェース４３２　の再結 合はライン４３６　上のハンドシェーク信号によって行われ、データ／アドレス はバス９０．１３６　を通過する。

ＤＲＡＭチップに埋め込まれた非同期／同期ＣＰ■ＤＲＡＭ　３１１とＣＰＩＩ ３１４（図９）が同じダイに配置されるとき、システム性能はさらに増強される 。トランジスタの近接性はＤＲＡｊ　３１１とＣＰＵ　３１４　のパラメータが 互いに密接に追従しあうことを意味する。室温では、ＣＦ’０３１４　が１００ 菖Ｈｚ　で動作するだけではなく　、ＤＩｌＡｌｌ　３１．１はそれに対応する に十分な速度でアクセスする。Ｉｌｏ　インターフェース４３２　によって行わ れる同期はＤｌｌ＾とＩｌｏ　ボートの読み出しおよび書き込みのためのもので ある。システムによっては（たとえば計算機のように）　１７０　同期を全く必 要としないものもあり、■１０　クロックはリングカウンタクロツクに結合され る。

可変幅オペランド 多くのマイクロプロセッサは可変幅オペランドを提供する。マイクロプロセッサ ５ｏは同じ演算コードを用いて８．１６、あるいは２４ビツトのオペランドを処 理する。図２０には３２ビツト命令レジスタ１０８　と８ビツト命令を選択する ２ビツトマイクロ命令レジスタ１８０　を示す。二つのクラスのマイクロプロセ ッサ５ｏの命令は８ビツトより大きい場合がある。すなわち、ジャンプクラスと 即時クラスである。ジャンプあるいは即時演算コードは８ビツトであるが、オペ ランドの長さは８．１６あるいは２４ビツトである場合がある。これが起こりう るのは、オペラッドは命令レジスタ中で右寄せされなければならないためである 。これはオペランドの最下位ビットが常に命令レジスタの最下位ビットに位置す ることを意味する。マイクロ命令カウンタ１８０　は実行すべき８ビツト命令を 選択する。ジャンプあるいは即時命令が復号されると、２ビツトマイクロ命令カ ウンタの状態が必要な８．１６、あるいは２４ビツトのオペランドをデータバス のアドレス上に選択する。選択されなかった８ビツトバイトには復号器４４０　 とゲート４４２　の動作によってゼロがロードされる。

この技術の利点は他のマイクロプロセッサ中の異なるオペランドサイズを指定す るのに必要な演算コードの数を節約できることである。

二倍長スタックキャッシュ コンピュータの性能はシステムメモリの帯域幅に直接関係している。メモリが高 速であるほどコンピュータも高速である。高速メモリは高価であり、したがって 少量の高速メモリをそれが必要とされるメモリアドレスに移動させる技術が開発 されている。多量の低速メモリが高速メモリによって恒常的に更新され、それに よって大きな高速メモリアレーの外観を呈している。この技術の一般的な実施態 様は高速メモリキャッシュとして知られている。このキャッシュはメモリアクセ スの衝撃を和らげる高速で動作するショックアブソーバと考えることができる。

ショックを吸収できる以上のメモリが必要とされるとき、これは底をつき低速メ モリがアクセスされる。

大半のメモリ動作はこのショックアブソーバ自体で処理することができる。

マイクロプロセッサ５０のアーキテクチャは上部の二つのスタック位置７６およ び７８に直接結合されたＡＬＵ　８０　（図２）を育する。したがってスタック ７４のアクセス時間はプロセッサの実行速度に直接影響を及ぼす。マイクロプロ セッサ５０のスタックアーキテクチャは図２１に示す二倍長キャッシュ技術に特 に適しており、この二倍長キャッシュ技術はオンチップラッチ４５０　の速度で 動作する大きなスタックメモリの外観を呈する。ラッチ４５０　はこのチップ上 に設けられる最高速の形態のメモリ素子であり、わずか３　ｎ５ｅｃでデータを 送る。しかし、ラッチ４５０　は多数のトランジスタを必要とする。オンチップ ＲＡＭ　４５２　はラッチよす少ないトランジスタしか要しないが、速度は５分 の１である（　１５ｎｓｅｃアクセス）。オフチップＲＡ１１１５０　は最も低 速の記憶装置である。マイクロプロセッサ５０はスタックメモリの階層を三つの 相互接続されたスタック４５０．４５２　および４５４　として組織する。ラッ チスタック４５０　は最高速であり、最も頻繁に用いられる。オンチップＲＡＩ ［スタック４５２　がその次である。オフチップＲＡＩＩ　スタック４５４が最 低速である。スタック変調はスタックの有効アクセス時間を決定する。一群のス タック動作が決してスタック上の四つ以上の連続する項目をブブンユもプルもし ない場合、動作は３　ｎ５ｅｃのラッチスタック内ですべて行われる。四つのラ ッチ４５６　がすべていっばいになったとき、ラッチスタック４５０　の下部に あるデータはオンチップＲＡＩＩ　スタック４５２の上部に書き込まれる。オン チップＲ１スタック４５２　中の１６の位置４５８　がいっばいのとき、オンチ ップＲＡＭ　スタック４５２　の下部にあるデータはオフチップＲＡＩＩＩ　ス タック４５４　の上部に書き込まれる。

いっばいのスタック４５０　からデータを取り出すとき、ラッチスタックポイン タ４６２　からのスタック空きライン４６０がオンチップＲ１スタック４５２　 からのデータを転送する前に四回の取り出しが行われる。より低速のオンチップ ＲＡＭ　アクセスを行う前にラッチスタック４５０　が空になるのを待つことに よって、ラッチ４５６　の高い有効速度がプロセッサに利用可能となる。オンチ ップＲＡ夏スタック４５２　とオフチップＲＡＩＩ　スタック４５４　に同じ方 法が用いられる。

多項式発生命令 多項式はエラー修正、暗号化、データ圧縮、およびフラクタルの発生に有用であ る。多項式は一連のシフトおよび排他的論理和動作によって発生する。従来技術 ではこの目的のために特殊なチップが設けられる。

マイクロプロセッサ５０はＡＬＵ　８０の動作の態様を少し変更することによっ て外部ハードウェアを用いることなく高速で多項式を発生することができるａ図 ２１に示すように、多項式は“順序°　（フィードバック環としても知られる） をＣレジスフ４フ０　にロードすることによって発生する。値３１　（３２の繰 り返しが起こる）がダウンカウンタ４７２　にロードされる。レジスタ４７４　 にゼロがロードされる。レジスタ４７６　には開始多項式値がロードされる。多 項式命令が実行されると、Ｃレジスタ４．７０　がＢレジスタ４７６　の最下位 ビットが１である場合、Ａレジスタ４７４　で排他的論理和を取られる。あるい は、Ａレジスタ４７４　の内容が変更されずに＾ＬＵ　８０を通過する。このＡ とＢの組合せは次にシフタ４７８　と４８０　で右シフトされる（２で割られる ）。この動作が指定された繰り返し数だＣす自動的に繰り返され、その結果得ら れる多項式がＡレジスタ４７４　に残る。

高速乗算 はとんどのマイクロプロセッサは＋６　Ｘ　１６あるいは３２Ｘ３２の乗算命令 を提供する。乗算は順次１ビツトあたり１ンフト／加算を要する、あるいは３２ ビツトのデータに対して３２サイクルを要する。マイクロプロセッサ５０は少な いサイクル数を用いて小さな数による乗算を可能とする高速乗算を提供する。図 ２３はこの高速アルゴリズムの実施に用いるロジックを示す。乗算を行うには、 乗数のサイズ−１がダウンカウンタ４７２　に入れられる。４ビツトの乗数に対 しては数３がダウンカウンタ４７２　に記憶される。Ａレジスタ４７４　にゼロ がロードされる。この乗数はビット反転してＢレジスタ４７６　に書き込まれる 。たとえば、ビット反転された５　（２１ｉＩでは（１１０１）がＢに】Ｏ】０ として書き込まれる。被乗数がＣレジスタ４７０　に書き込まれる。高速乗算命 令を実行すると、計数が終了したときＡレジスタ４７４　にその結果が残る。こ の高速乗算命令は多くのアブリケーノヨンにおいて一つの数をそれよりはるかに 小さい数でスケーリングするという点で重要である。３２　Ｘ　３２ビツトの乗 算と３２×４ビツトの乗算の間の速度の差は８倍である。乗数の最下位ビットが °１゛である場合、Ａレジスタ４７４　とＣレジスタ４７０　の内容が加算され る。乗数の最下位ビットが°Ｏ”である場合、Ａレジスタ４７４　の内容が変更 されずにＡＬ［Ｉ　８０を通過する。

ＡＬ［ｌ　８０の出力は繰り返しのたびにシフタ４８２　によって左ソフトされ る。Ｂレジスタ４７６　の内容は繰り返しのたびにシフタ４８０　によって右シ フトされる。

命令実行の考え方 マイクロプロセッサ５０は速度が重要である領域のほとんどにおいて高速Ｄラッ チを用いている。低速のオンチップＲＡＭ　は二次記憶装置として用いられてい る。

マイクロプロセッサ５０の命令実行の考え方は次のような速度の階層を作成する ことにある。

ロジックおよびＤラッチ転送　１サイクル　２０ｎｓｅｃ計算　２サイクル　４ ０ｏｓｅｃ 取り出し／記憶オンチップＲＡ１１　２サイクル　４０ｎｓｅｃ現在のＲＡＳ　 ページにおける 取り出し／記憶　４サイクル　８０ｎｓｅｃＲＡＳ　サイクルでの 取り出し／記憶　］【サイクル２２０ｎｓｅｃ５０１１Ｈｚクロツクでは、多く の動作を２０ｎｓｅｃで行うことができ、他のほとんどすべての動作を４０ｎｓ ｅｃで行うことができる。

速度を最大化するために、プロセッサ設計におけるある種の技術が用いられた。

それには次のものが含まれる。

アドレスに関する算術演算の排除、 １メモリサイクルあたり最大円つの命令取り出し、バイブラインを用いない命令 復号、・ 必要となる前に結果を発生すること、 ３レベルのスタックキャッシングの使用バイブラインの考え方 コンビ二−タ命令は通常たとえば取り出し、復号、レジスタ読み出し、実行、お よび記憶というような順次の断片に細分化される。各断片には一つのマシンサイ クルを要する。大半の低減命令セットコンピュータ（ＲＩＳＣ）チップにおいて 、命令は３サイクルから６サイクルを要する。

ＲＩＳＣ命令は非常に並列的である。たとえば、５ＰＡＲＣ（Ｓｕｎ　Ｃｏｍｐ ｕｔｅｒのＲＩＳＣチップ）の７０の異なる命令はそれぞれが５サイクルを有す る。°バイブライニング°と呼ばれる技術を用いて、連続する命令の異なる段階 を重ねることができる。

バイブライニングを理解するために５軒の家屋を建てる場合を考えてみる。それ ぞれの家屋には基礎工事、かまち組、建て入れおよび配線、屋根ぶき、および内 装工事を順次行わなければならない。それぞれの工事に一週間かかるものとする 。１軒の家屋を建てるには５週間必要である。

しかし、各部分全体を作りたい場合はどうであろうか。

それぞれの作業に従事する作業員グループは一つずつであるが、基礎工事を行う グループが１軒目を終えたときすぐに彼らに２軒目に着工させることができる、 他も同様である。５週間後には１軒目が完成しており、さらに５軒分の基礎工事 がすでに終わっている。かまち組、建て入れおよび配線、屋根ぶき、内装工事を 行う各作業員をすべて作業させていた場合、５週間目以降は毎週１軒ずつ新しい 家が完成することになる。

５ＰＡＲＣ等のＲ３ＩＣチップはこのような方法で一つの命令を一つのマシンサ イクル中に実行する。実際には、ＲＩＳＣチップは各マシンサイクルで五つの命 令のうちの５分の１を実行する。そしてこの五つの命令が順に行われる場合、そ れぞれのマシンサイクルで一つの命令が完了する。

バイブラインの問題点はパイプを命令でいっばいにしておけるかどうかというこ とである０分岐や呼び出しといったシーケンス外の命令が発生するたびに、パイ プを次のシーケンスで再度機たさなければならない。この結果生じるバイブライ ンを再充填するための無駄時間は、ＩＦ／ＴＨＥＮ／Ｆ、ＬＳＥの文あるいはサ ブルーチンが多数発生する場合にはかなり大きくなる。

バイブライン法 マイクロプロセッサ５０はこのようなバイブラインは持っていない。速度を上げ るためにこのマイクロプロセッサので用いている方法は、命令取り出しを前に取 り出された命令の実行に重ねて行うというものである。これによって命令（最も 一般的なもの）の半分以上が２０ｎｓｅｃの単一のマシンサイクル中に完全に実 行される。これが可能なのは次の理由による。

１、　命令復号は２．５ｎｓｅｃ　で終了する。

２−　増分／減分された値および他の数値はそれらが必要になる前に計算され、 その実行にはラッチング信号を要するのみである。

３、　低速のメモリは４ｎｓｅｃ　でアクセスする高速Ｄラッチによる高速動作 から隠されている。

チップの設計がより複雑であるとき、このマイクロプロセッサには問題がある。

このチップのユーザーにとっての利点はバイブラインの停止が起こりえないこと から最終的なスルーブツトがより高速になることである。使用可能性フラグビッ トを用いたバイブラインの同期やその他の同様なバイブライン処理はこのマイク ロプロセッサには不要である。

たとえば、ＲＩＳＣマンンの中には状態ビットをテストする命令が前の命令によ ってセットされたフラグがテスト可能になるまで最大で４サイクル待たなければ ならないものもある。ハードウェアおよびソフトウエアデバツギングもいくぶん 簡単である。それはユーザーがバイブ中で五つの命令を同時に見る必要がないた めである。

重複する命令取り出し／実行 マイクロプロセッサ５０が実行する処理手順の中で再低速のものはメモリへのア クセスである。メモリはデータが読み出されるか書き込まれるときにアクセスさ れる。

メモリはまた命令が取り出されるとき読み出される。マイクロプロセッサ５０は 次の命令の取り出しを前に取り出された命令の実行の背後に隠すことができる。

マイクロプロセッサ５０は命令を４バイトの命令グループとして取り出す。一つ の命令グループは一つから四つの命令を含むことができる。命令グループの実行 に要する時間量は簡単な命令の場合の４サイクルから乗算の場合の６４サイクル までの範囲に及ぶ。

新しい命令グループが取り出されると、マイクロプロセッサの命令復号器がその 四つのバイトすべての最上位ビットを見る。命令の最上位ビットがメモリアクセ スが必要であるかどうかを決定する。例えば、呼び出し、取り出し、および記憶 はすべてメモリアクセスの実行を必要とする。四つのバイトすべてが非ゼロの最 上位ビットを有する場合、マイクロプロセッサは次の４ノくイト命令グループの メモリ取り出しを開始する。グループ中の最後の命令の実行が終了すると、次の ４バイトの命令グループが実行可能であり、データバス上で待機しており、命令 レジスタにラッチされるのを待つばかりとなっている。

この４バイトの命令グループの実行に四つ以上のサイクルを要し、次の順次のア クセスがカラムアドレスストローブ（ＣＡＳ　）サイクルであった場合、この命 令取り出しは完全に実行と重複している。

内部アーキテクチャ マイクロプロセッサ５０のアーキテクチャは以下のものからなる。

パラメータスタック−Ｙレジスタ ＾ＬＵＩ　リターンスタック −３２ビ　ッ　ト　−　−３２ビ　ッ　ト　−１６デイープ　１６デイープ 数理および論理演算に　サブルーチンと割込みリター使用。　ンアドレスおよび ローカル 変数に使用。

後入れ先出しスタック、、ｔ＆入れ先出しスタック。

オフチップＲＡ蓋への　オフチップＲＡＩＩ　へのオーバーフローが可能。　オ ーバーフローが可能。

スタックのトップに関しア クセス可能。

ループカウンタ（３２ビツト、２で増分可能）テストおよびループ命令のクラス で使用。

Ｘレジスタ（３２ビツト、４で増分あるいは減分可能）ＲＡ１１位置の指示に使 用。

プログラムカウンタ（３２ビツト、４で増分）ＲＡＭ　中の４バイト命令グルー プ。

命令レジスタ（３２ビツト） ４バイトの命令グループが復号あるいは実行されている間それをホールドする。

＊数理および論理演算にはオペランドとしてトップ項目およびトップの次のパラ メータスタック項目を用いる。その結果はパラメータスタック上にブブンユされ る。

本サブルーチンからのリターンアドレスがリターンスタックに載せられる。Ｙレ ジスタはＲＡ１１位置へのポインタとして用いられる。Ｙレジスタはリターンス タックのトップ項目であるため、インデックスのネスティングは簡単である。

モード−モードおよび状態ビット付きレジスタモード−ビット −“１”の場合メモリアクセスを８だけ減速する。

“０”の場合全速で実行。（低速ＥＰＲＯＭへのアクセス用に設けられる。） −“１°の場合システムクロブクを１０２３で割って電力消費を低減する。“Ｏ ｏの場合全速で実行。（このビットがセットされている場合オンチップカウンタ は減速する。） 一外部割込み１をイネーブルする。

−外部割込み２をイネーブルする。

−外部割込み３をイネーブルする。

−外部割込み４をイネーブルする。

−外部割込み５をイネーブルする。

−外部割込み６をイネーブルする。

−外部割込み７をイネーブルする。

オンチップメモリ位置。

モード−ビット ＤＩＩＡ　−ポインタ ＤＭ＾　−カウンタ スタック−ポインタ　−パラメータスタックへのポインタ。

スタック−深さ一オンチップパラメータスタックの深さ。

Ｒスタック−ポインターリターンスタックへのポインタ。

Ｒスタック−深さ一オンチップリターンスタックの深さ。

アドレス指定モード高ポイント データバスの幅は３２ビツトである。メモリ取り出しおよびメモリ記憶はすべて ３２ビツトである。メモリバスアドレスは３０ビツトである。最下位の２ビツト はある種のアドレス指定モードにおいて４バイトのうちの１バイトの選択に用い られる。プログラムカウンタ、Ｘレジスタ、およびＹレジスタはＤラッチとして 実施され、その出力はメモリアドレスバスとバス増分器／減分器に行く。これら のレジスタのうちの一つの増分は迅速に発生可能である。これは増分された値が すでに増分／減分ロジックを介してリップルされており、ラッチにクロックする だけでよい。分岐および呼び出しは３２ビツトワード境界で３２ビツト命令フオ ーマツト ３２ビット命令ハｃＡＬＬ、　ＢＲＡＮＣＨ５ＢＲＡＮＣ［Ｉ−ＩＰ−ＺＥＲＯ ｌＬＯＯＰ−ＩＦ−ＮＯＴ−ＤＯＮＥである。これらの命令は有効アドレスの計 算を必要とする。多くのコンピュータにおいて、有効アドレスは現在のプログラ ムカウンタに対してオペランドを加算あるいは減算することによって計算される 。この数理演算を行うには４から７のマシンサイクルを要し、マシンの実行を確 実に停滞させてしまう。このマイクロプロセッサの方法は必要な数理演算をアセ ンブル時あるいはリンキング時に実行しまたランタイムにおいてはるかに簡単な “次のページへの増分１あるいは“前のページへの減分゛動作を行う。その結果 、このマイクロプロセッサは一つのサイクル中に実行を分岐する。

２４ビツトオペランド形式： ％式％ ２４ビットオペランドで、現在のページはプログラムカウンタの上位６ビツトに よって定義される。

１６ビツトオペランド形式。

ＱＱＱＱＱＱＱＱ　−ＷＷＷＷＷＷ　ＸＩ　−ＹＹＹＹＹＹＹＹ　−ＹＹＹＹＹ ＹＹＹ１６ビツトオベランドで、現在のページはプログラムカウンタの上位１４ ビツトによって定義される。

８ビツトオペラッド形式・ ＱＱＱＱＱＱＱＱ　−ＱＱＱＱＱＱＱＱ　−１０ＷＷＷ　ＸＸ　−ＹＹＹＹＹＹ ＹＹ８ビットオペランドで、現在のページはプログラムカウンタの上位２２ビツ トによって定義される。

ＱＱＱＱＱＱＱＱ−任意の８ビット命令ｖｖｖｖｗｖ　−命令演算コード ＸＸ−アドレスビットの使用方法を選択：００　−すべての上位ビットをゼロに する（ページゼロアドレス指定） ０１　−上位ビットを増分する（次のページを使用）ＩＯ＝上位ビットを減分す る（前のページを使用）１１　−上位ビットを変更しない（現在のページを使用 ） ＹＹＹＹＹＹＹＹ−アドレスオペランドフィールド。このフィールドは常に２ビ ツト左シフトされ（バイトアドレスではなくワードを発生し）、プログラムカウ ンタにロードされる。マイクロプロセッサ命令復号器はこの四つのバイト内の命 令演算コードの位置によってこのオペランドフィールドの幅を計算する。

コンパイラあるいはアセンブラは通常所望のアドレスに到達するのに必要な最短 のオペランドを用い、先行バイトが他の命令をホールドするのに用いることがで きるようにしている。有効アドレスは次のものを組み合わせることによって計算 される。

現在のプログラムカウンタ、 命令中の８．１６、あるいは２４ビツトアドレスオペランド、四つの可能なアド レス指定モードのうちの一つを用いる。

有効アドレス計算の例 例１゜ バイト１　バイト２　バイト３　バイト４ＱＱＱＱＱＱＱＱ　ＱＱＱＱＱＱＱＱ 　００００００１１　１００１１０００バイト１および２の°ＱＱＱＱＱＱＱＱ 　”は呼び出し命令の前に二つの他の命令の実行をホールドすることのできる４ バイトメモリ取り出し中のスペースを示す。バイト３は（１１ビツトで示される ）現在のページ内の呼び出し命令（００００００）を示す。バイト４は１６進歎 ９８がプログラムカウンタのビット２からビット１０に入れられることを示す。

（呼び出しあるいは分岐は常にワード境界に向かい、したがって、二つの最下位 ビットは常にゼロにセットされる。ンこの命令の効果は現在のページのワード位 置１６進数９８においてサブルーチンを呼び出すことである。プログラムカウン タの上位２２ビツトは現在のページを定義し、変更されない。

例２ バイト１　バイト２　バイト３　バイト４プログラムカウンタが１６進数０００ ００１５６であったと匠定すると、これは２値で表すと次の通りである。

００００００００　００００００００　０００００００１　０１０１０１１０　 −古いプログラムカウンタ バイト１は分岐命令の演算コード（０００００１）を示し、また°０ビは次のペ ージの選択を表す。バイト２．３、および４はアドレスオペランドである。これ らの２４ビツトは左に二つシフトされ、ワードアドレスを定義する。１６進数０ １５６を左に二つシフトすると１６進数０５５８になる。これは２４ビツトオペ ランド命令であるため、プログラムカウンタの上位６ビツトは現在のページを定 義する。これらの６ビツトは増分されて次のページを選択する。この命令を実行 すると、プログラムカウンタに１６進数０４０００５５８がロードされる。これ は２値で表すと次の通りである。

０００００１００　００００００００　０００００１０１　０１０１１０００− 新しいプログラムカウンタ 命令 ＣＡＬＬ−ＬＯＮＧ ００００００ＸＸ　−ＹＹＹＹＹＹＹＹ−ＹＹＹＹＹＹＹＹ−ＹＹＹＹＹＹＹＹ プログラムカウンタに指定された有効ワードアドレスをロードする。現在のＰＣ 内容をリターンスタック上にブツシュする。

他の効果　桁あげあるいはモード、効果なし。オンチップリターンスタックがい っばいである場合、リターンスタックが外部メモリサイクルを強制する。

ＲＡＮＣＨ ０００００１ＸＸ　−ＹＹＹＹＹＹＹＹ−ＹＹ、ＹＹＹＹＹＹ−ＹＹＹＹＹＹＹ Ｙプログラムカウンタに指定された有効ワードアドレスをロードする。

他の効果　なし ００００１０ＸＸ　−ＹＹＹＹＹＹＹＹ−ＹＹＹＹＹＹＹＹ−ＹＹＹＹＹＹＹＹ パラメータスタック上のトップ値をテストする。この値がゼロに等しいとき、プ ログラムカウンタに指定された有効ワードアドレスをロードする。トップ値がゼ ロに等しくないとき、プログラムカウンタを増分し、次の命令を取り出し実行す る。

他の効果　なし ＬＯＯＰ−ＩＦ−ＮＯＴ−ＤＯＮＥ ｏｏｏｏ　１１ＹＹ−（ＸＸＸＸ　ＸＸＸＸ）−（ＸＸＸＸ　ＸＸＸＸ）−（Ｘ ＸＸＸ　ＸＸＸＸ）ループカウンタがゼロでない場合、プログラムカウンタに指 定された有効ワードアドレスをロードする。ル−プカウンタがゼロである場合、 ループカウンタを減分し、プログラムカウンタを増分し、次の命令を取り出し実 行する。

他の効果　なし ８ビツト命令の考え方 マイクロプロセッサ５０中の作業のほとんどは８ビツト命令によって行われる。

このマイクロプロセッサで８ビツト命令が可能であるのは、暗示スタックアドレ ス指定を多く用いているためである。３２ビツトアーキテクチヤの多くは実行す べき動作の指定に８ビツトを用いるが、二つの出所と一つの行先を指定するには 別の２４ビツトを用数理演算および論理演算に関しては、マイクロプロセッサ５ ０は出所オペランドをトップスタック項目および次のスタック項目として指定す ることによって、スタック（こ固有の利点を生かしている。数理演算および論理 演算が行われ、オペランドがスタックから取り出され、結果がスタックに戻され る。この結果命令ビットおよびレジスタを非常に有効に活用することができる。

このような状況がＨｅｖｌｅｔｔ　Ｐａｃｋａｒｄ　の計算機（これはスタック を用し）る）とスタックを用いないＴｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔの計算機 の間に存在する。ＨＰ製品での同じ動作をするとＴＩの場合のキーストロークの 乙か区のキーストロークしか要しない。

８ビツト命令を利用できることで、さらに別のアーキテクチャ上の技術革新が可 能となる。すなわち、単一の３２ビツトメモリサイクルでの四つの命令の取り出 しである。複数命令取り出しの利点は次の通りである。

低速メモリを用いても高い実行速度が得られる。

賓用をかけずにＨａｒｖａｒｄ　（別のデータバスおよび命令バス）と同様の性 能が得られる。

命令のグループを最適化する機会がある。

このミニキャッシュ内でループを行うことができる。

四つの命令グループ内部のマイクロループは探索とブロック移動に有効である。

スキップ命令 マイクロプロセッサ５０は４バイト命令グループと呼ばれる３２ビツトのかたま りの中の命令を取り出す。これらの四つのバイトは四つの８ビツト命令あるいは ８ビツト、１６ビツトあるいは２４ビツトの命令が混合したものを含む場合があ る。マイクロプロセッサ中のスキップ命令は４倍と命令グループ中の残りの命令 すべてをスキップして次の４バイト命令グループを得るメモリ取り出しを発生さ せる。条件つきスキップを３バイト分岐と組み合わせると条件つき分岐が作成さ れる。またスキップはある４命令グループ中の残りのバイトを使用することがで きない状況でも用いることができる。スキップは一つのサイクルで実行され、三 つのｌｌ０Ｐのグループは三つのサイクルを要する。

５ＬＩＰ−ＡＬＷＡＹＳ−この４バイト命令グループ中の残りのいかなる命令も スキップする。プログラムカウンタの最上位の３０ビツトを増分し、次の４バイ ト命令グループの取り出しに進む。

Ｓ［ＩＰ−ＩＦ−ＺＥＲＯ−パラメータスタックのトップ項目がゼロである場合 、４バイト命令グループ中の残りのいかなる命令もスキップする。プログラムカ ウンタの最上位の３０ビツトを増分し、次の４バイト命令グループの取り出しに 進む。トップ項目がゼロでない場合、次の順次命令を実行する。

５ＫＩＰ−ＩＦ−ＰＯＳＩＴ［Ｅ−パラメータスタックのトップ項目が°０′に 等しい最上位ビット（符号ビット）を有する場合、４バイト命令グループ中の残 りのいかなる命令もスキップする。プログラムカウンタの最上位の３０ビツトを 増分し、次の４バイト命令グループの取り出しに進む。トップ項目が“０′でな い場合、次の順次命令を実行する。

Ｓにｌ−４Ｆ−Ｎｏ−ＣＡＲＲＹ−ソフトあるいは算術演算からの桁あげフラグ が“１”に等しくない場合、４バイト命令グループ中の残りのいかなる命令もス キップする。プロプログラムカウンタの最上位の３０ビツトを増分し、次の４バ イト命令グループの取り出しに進む。桁あげが“１゛に等しい場合、次の順次の 命令を実行する。

５ＨＩＰ−ＮＥＶＥＲ−次の順次の命令を実行する（ｌマシンサイクル遅延する ）、。

Ｓ［ＩＰ−ＩＦ−ＮＯτ−ＺＥＲ（１−パラメータスタックのトップ項目が“Ｏ ｏに等しくない場合、４バイト命令グループ中の残りのいかなる命令もスキップ する。プログラムカウンタの最上位の３０ビツトを増分し、次の４バイト命令グ ループの取り出しに進む。トップ項目が°０”に等５ＩＩＰ−ＩＦ−ＮＥＧＡＴ ｒＶＥ−パラメータスタックのトップ項目の最上位ビット（符号ビット）″が“ １′にセットされている場合、４バイト命令グループ中の残りのいかなる命令も スキップする。プログラムカウンタの最上位の３０ビツトを増分し、次の４バイ ト命令グループの取り出しに進む。トップ項目の　最上位ビット（符号ビット） が“０°にセットされている場合、次の順次命令を実行する。

Ｓ［Ｈ’−ＩＦ−ＣＡＲＲＹ　−ソフトあるいは算術演算の結果桁あげフラグが “１”にセットされている場合、４バイト命令グループ中の残りのいかなる命令 もスキップする。

プログラムカウンタの最上位の　３０ビツトを増分し、次の４バイト命令グルー プの取り出しに進む。桁あげフラグが“０°である場合、次の順次命令を実行す る。

マイクロループ マイクロループはこのマイクロプロセッサアーキテクチャに特有の機能であり、 ４バイト命令中での制御されたルーピングを可能とする。マイクロループ命令は ループカウンタが“０°であるかどうかをテストし、また別のテストを行うこと もできる。ループカウンタが“０゛でなく、またテストに合格した場合、４バイ ト命令グループの第１の命令に対して命令実行が継続され、ループカラ／りは減 分される。マイクロループ命令は通常４バイト命令グループの最終バイトである が、これは任意のバイトとすることができる。ループカウンタが“０°である、 あるいはテストに合格しない場合、次の命令に対して命令実行が継続される。マ イクロループ命令が通常４バイト命令グループの最終バイトである場合、プログ ラムカウンタの最上位の　３０ビツトが増分され、次の４バイト命令グループが メモリから取り出される。“０”に等しいループカウンタ上のループが終了する と、ループカウンタは°０°にとどまる。マイクロループは移動や探索といった 短い繰り返し作業をメモリからの取り出し命令を減速することなく行うことを可 能にする。

例・ バイトｌ　ＦＥＴＣ［１４１Ａ−Ｘ−ＡＵＴＯＩＮＣＲＥＩＩＥＮＴバイト２　 ５ＴＯＲＥ−ＶＩＡ−Ｙ−ＡＵＴＯ［ＣＲＥｉ［ＥＮＴバイト３　［ＩＬＯＯＰ −σＩＩＴＩＬ−ＤＯＮＥバイト４　ＱＱＱＱＱＱＱＱ この例はブロック移動を行う。転送を開始するにはＸに出所の開始アドレスがロ ードされる。Ｙには行先の開始アドレスがロードされる。ループカウンタには移 動すべき３２ビツトワードの数がロードされる。このマイクロループはそれがゼ ロに達するまで取り出しと記憶を行いループカウンタをカウントダウンする。Ｑ ＱＱＱＱＱＱＱはいかなる命令も続きうろことを意味する。

マイクロループ命令 ［ＩＬＯＯＰ−ＵＮＴＩＬ−ＤＯＮＥ−ループカウンタが“０＋でない場合、４ バイト命令グループ中の第１の命令について実行を継続する。ループカウンタを 一減分する。ループカウンタが°０”である場合、次の命令の実行を継続する。

ＵＬＯＯＰ−ＩＦ−ＺＥＲＯ−ループカウンタが０°でなく、パラメータスタッ クのトップ項目が°０°である場合、４バイト命令グループ中の１！１の命令に ついて実行を継続する。ループカウンタを減分する。ループカウンタが“Ｏｏで ある場合、あるいはトップ項目が°１′である場合、次の命令の実行を継続する 。

［ＩＬＯＯＰ−ＩＦ−ＰＯＳＩＴＩＶＥ−に−ブカウンタが”０”　でなく、最 上位ビット（符号ビット）が＋０＋である場合、４バイト命令グループ中の第１ の命令について実行を継続する。ループカウンタを減分する。ループカウンタが ０”である場合、あるいはトップ項目が“１°でウンタを減分する。ループカウ ンタが“Ｏ”である場プログラムカウンタに記憶する。

ＲＥＴＵＲＮ−ＩＦ−ＮＥＧＡＴＩＶＥ　−／＜　ラＪ−クスタックノトップ項 目プログラムカウンター通常４バイト命令グループを指示するのに用いられる３ ０ビツトメモリポインタ。外部メモリはＰＣに対するアドレスでアクセスするこ とができる。オペランドは他のコンピュータでは°即時°あるいは“直定数′と 呼ぶこともある。メモリポインタとして用いられるときは、各動作の後ＰＣも増 分される。

メモリロードおよび記憶命令 ＦＥＴＣｆｌ−４ＩＡ−Ｘ　−Ｘによって指示された３２ビツトメモリの内容を 取り出し、それをパラメータスタック上にブツシュする。Ｘは変更されない。

ＦＥＴＣＨ４１Ａ−Ｙ　−Ｙによって指示された３２ビツトメモリの内容を取り 出し、それをパラメータスタック上にブツシュする。Ｙは変更されない。

ＦＥＴＣＩＩ−ＶＩＡ−Ｘ−ＡＴＩＴＯＩＭＣＲＥＩＥＮＴ　−Ｘ　＋ニー　ヨ ッテ指示された３２ビツトメモリの内容を取り出し、それをパラメータスタック 上にブツシュする。取り出しの後、Ｘの最上位ノコ０ビツトを増分し、次の３２ ビツトワードアドレスを指示する。

ＦＥＴＣＨ−ＶＩＡ−Ｙ−Ａ（ＩＴＯＩＮＣＲＥＩＥＮＴ　−Ｙ　Ｉ−ヨッテ指 示された３２ビツトメモリの内容を取り出し、それをパラメータスタック上にブ ツシュする。取り出しの後、Ｙの最上位の３０ビツトを増分し、次の３２ビツト ワードアドレスを指示する。

ＦＥＴＣＨ−ＶＩＡ−１−ＡＣｌＴＱＤＥＣＲＥＩＥＩＩＴ　Ｘ　ｌ：　ヨッテ 指示された３２ビツトメモリの内容を取り出し、それをパラメータスタック上に ブツシュする。取り出しの後、Ｘの最上位の３０ビツトを減分し、前の３２ビツ トワードアドレスを指示する。

ＦＥ丁Ｃｌｌ４ｒＡ−Ｙ−ＡＵＴＯＤＥＣＲＥｌ［ＥＮＴ　−Ｙによって指示さ れた３２ビツトメモリの内容を取り出し、それをパラメータスタック上にブツシ ュする。取り出しの後、Ｙの最上位の３０ビツトを減分し、前の３２ビツトワー ドアドレスを指示する。

５ＴＯＲＥ−４１Ａ−Ｘ　−パラメータスタックのトップ項目を取り出し、それ をＸによって指示された記憶場所に記憶する。Ｘは変更されない。

５ＴＯＲＥ−マＩＡ−Ｙ　−パラメータスタックのトップ項目を取り出し、それ をＹによって指示された記憶場所に記憶する。Ｙは変更されない。

５ＴＯＲＥ４ＩＡ−Ｘ−Ａ［ＩＴＯＩＮＣＲｌｌ［ＥＮＴ　−／＜　５　／　− ９Ｘタックノドツブ項目を取り出し、それをＸによって指示された記憶場所に記 憶する。記憶の後、Ｘの最上位の３０ビツトを増分し、次の３２ビツトワードア ドレスを指示する。

５ＴＯＲＥ−マＩＡ−Ｙ−ＡＵＴＯＩＮＣＲＥＩＩＥＮＴ　−パラメータスタッ クのトップ項目を取り出し、それをＹによって指示された記憶場所に記憶する。

記憶の後、Ｙの最上位の３０ビツトを増分し、次の３２ビツトワードアドレスを 指示する。

５ＴＯＲＥ−４ＩＡ−Ｘ−Ａ［１ＴＯＤＥＣＲＥＩＩＥＮＴ　−ハラ）　−９７ ，９ツクノドツブ項目を取り出し、それをＸによって指示された記憶場所に記憶 する。記憶の後、Ｘの最上位の３０ビツトを減分し、次の３２ビツトワードアド レスを指示する。

５ＴＯＲＥ−ＶＩＡ−Ｙ−Ａ［１ＴＯＤＥＣＲＥＩＩＥＮＴ　−ハラメ−９ｘタ ックノドツブ項目を取り出し、それをＹによって指示された記憶場所に記憶する 。記憶の後、Ｙの最上位の３０ビツトを減分し、次の３２ビツトワードアドレス を指示する。

ＦＥＴＣトＶＩＡ−ＰＣ−プログラムカウンタによって指示された３２ビツトメ モリの内容を取り出し、それをパラメータスタック上にブツシュする。取り出し の後、プログラムカウンタの最上位の３０ビツトを増分し、次の３２ビツトワー ドアドレスを指示する。

本性：この命令が実行されるとき、ＰＣはこの命令に続く記憶場所を指示してい る。これには３２ビット即時オペランドをローディングする効果がある。これは ８ビツト命令であり、したがって４バイト命令取り出し中に他の８ビツト命令と 結合される。ひとつの４バイト命令取り出しで一つから四つまでのＦＥＴＣ［Ｉ −ＶＩＡ−ＰＣ命令を持つことができる。　ＰＣはＦＥＴＣＨ−マＩＡ−ＰＣが 実行されるたびに増分し、したがってスタック上に即時オペランドをブツシュす ることが可能である。この四つのオペランドはこの命令に続く四つの記憶場所で 発見される。

ＢＹＴＥ−ＦＥＴＣＨ４１Ａ−４−Ｘ　）最上位１７１３０ビツトによって指示 された３２ビツトメモリの内容を取り出す。Ｘの二つの最下位ビットを用いて３ ２ビットメモリ取り出しからの四つのバイトのうちの一つを選択し、そのバイト を３２ビツトフイールドで右寄せし、選択されたバイトを前に先行ゼロを付けて パラメータスタック上にブツシュする。

ＢＹＴＥＳＴＯＲＥ４ＩＡ−Ｘ　−Ｘ　ノ最上位ノ３０ビットによって指示され た３２ビツトメモリの内容を取り出す。パラメータスタックからトップ項目を取 り出す。Ｘの二つの最下位ビットを用いて最下位バイトを３２ビツトメモリデー タに入れ、その３２ビツトのエンティティＸの最上位の３０ビツトによって指示 された場所に書き込む。

メモリアクセス命令の他の効果 いかなる取り出し命令もある値をパラメータスタック７４上にブツシュする。オ ンチップスタックがいっばいである場合、このスタックはオフチップメモリスタ ックにオーバーフローし、その結果メモリサイクルが増える。

いかなる記憶命令もパラメータスタック７４からある値を取り出す。オンチップ スタックが空である場合、オフチップメモリスタックから値を取り出すためのメ モリサイクルが生成される。

オンチップ変数の処理 高レベル言語はローカル変数の作成の可能であるものが多い。これらの変数は特 定の作業手順に用いられ放棄される。ネスティングされた作業手順の場合には、 これらの変数の層を維持しなければならない。オンチップ記憶装置はオフチップ ＲＡＩＩ　より最大で５倍高速であり、したがってローカル変数をチップ上に維 持する手段があれば動作をより高速にすることができる。マイクロプロセッサ５ ０はローカル変数のオンチップ記憶、およびリターンスタックを介した複数レベ ルの変数のネスティングの両方の能力を提供する。

リターンスタック１３４　は１６のオンチップＲＡＭ　位置として実施される。

リターンスタック１３４　の最も一般的な用途はサブルーチンおよび割込み呼び 出しからのリターンアドレスを記憶することである。このマイクロプロセッサは これらの１６の位置をアドレス指定可能なレジスタとして用いることを可能にす る。これらの１６の位置は０−１５からのリターンスタック関連アドレスを示す 二つの命令によって読み出しおよび書き込みすることができる。高レベル作業手 順がネスティングされると、現在の作業手順変数が前の作業手順変数をさらにリ ターンスタック１３４　にブツシュする。最後に、リターンスタックはオフチッ プ！ＩＡＩＩ　に自動的にオーバーフローする。

オンチップ変数命令 ＲＥＡＤ−ＬＯＣＡＬ−ｖＡＲＩＡＢＬＥ　ＸＸＸＸ−リターンスタックノトツ プに対してＸＸＸＸ番目の位置を読み出す（ＸＸＸＸは００００−１１１１の２ 値の数である）、この項目読み出しをパラメータスタックにブツシュする。

他の効果、パラメータスタックがいっばいである場合、このブツシュ動作はスタ ックの１項目が外部ＲＡＩＩ　に自動的に記憶されるとき一つのメモリサイクル を発生させる。この位置を選択するロジックはモジュロ１６減算を行う。四つの ローカル変数がすでにリターンスタック上にブツシュされており、ある命令が５ 番目の項目を読み出そうとする場合、未知のデータが返される。

Ｗ　ＲＩ　Ｔ　Ｅ　−Ｌ　ＯＣＡ　Ｌ　−Ｖ　Ａ、　ＲＩ　Ａ　Ｂ　Ｌ　Ｅ　Ｘ 　Ｘ　Ｘ　Ｘ　−ＩＪツタ−スタックノドツブ項目を取り出し、それをリターン スタックのトップに対してＸＸＸ１番目の位置に書き込む。（ＸＸＸＸはｏｏｏ ｏ−１１１１の２値の数である）。

他の効果　パラメータスタックが空である場合、このポツプ動作は外部ＲＡＭ　 からパラメータスタック項目を取り出すためのメモリサイクルを発生させる。こ の位置を選択するロジックはモジュロ１６減算を行う。四つのローカル変数がす でにリターンスタック上にブツシュされており、ある命令が５番目の項目への書 き込みを行おうとする場合、リターンアドレスを破壊する、あるいは他の大きな 破壊が発生する可能性がある。

レジスタおよびフリップ７０ツブ転送およびブツシュ命令 ＤＲＯＰ−パラメータスタックからトップ項目を取り出しそれを放棄する。

５ｖＡｐ−トップパラメータ位置のデータをネクストパラメータスタックのデー タと交換する。

ＤＵＰ−パラメータスタックのトップ項目を複製し、それをパラメータスタック 上にブツシュする。

ＰＵＳＨ−ＬＯＯＰ−ＣＯＵＮＴＥＲ−ループカウンタ中の値をパラメータスタ ック上にブツシュする。

ＰＯＰ−ＲＳＴＡＣＩ−Ｐ［ｌＳ［１−ＴＯ−Ｓ丁ＡＣに一リターンスタックか らトップ項目を取り出し、それをパラメータスタック上にブツシュする。

Ｐ［ｌ５Ｈ−Ｘ−ＲＥＧ　−Ｘレジスタ中の値をパラメータスタック上にブツシ ュする。

ＰＵＳＨ−５ＴＡＣＫ−ＰＯＩＮＴＥＲ−パラメータスタックの値をパラメータ スタック上にブツシュする。

ＰＵＳＢ−ＲＳＴＡＣＫ−ＰＯＩＮＴＥＲ−リターンスタックの値をリターンス タック上にブツシュする。

Ｐ［ｌＳ［１−ＭｏＤＥ−ＢＩＴＳ−モードレジスタの値をパラメータスタック 上にブツシュする。

ＰＵＳＢ−ＩＮＦ［ＩＴ　−１０の専用入力ビットを読み出し、その値（右寄せ され先行ゼロが加えられる）をパラメータスタック上にブツシュする。

５ＥＴ−ＬＯＯＰ−ＣＯ［ＩＮＴＥＲ−パラメータスタックからトップ項目を取 り出し、それをループカウンタに記憶する。

ＰＯＰ−３ＴＡＣＫ−Ｐ［ｌ５Ｈ−ＴＯ−ＲＳＴＡＣＩ−パラメータスタックか らトップ項目を取り出し、それをリターンスタックにブツシュする。

５ＥＴ−Ｘ−ＲＥＧ　−パラメータスタックからトップ項目を取り出し、それを Ｘレジスタに記憶する。

５ＥＴ−３ＴＡＣに−ＰＯＩＩＩＴＥＲ−パラメータスタックからトップ項目を 取り出し、それをスタックポインタに記憶する。

５ＥＴ−ＲＳＴＡＣＩ−ＰＯＩＮＴＥＲ−パラメータスタックからトップ項目を 取り出し、それをリターンスタックポインタに記憶する。

ＳＥＴ−ＭＯＤＥ−ＢＩＴＳ−パラメータスタックからトップ値を取り出し、そ れをモードピットに記憶する。

５ＥＴ−０［ＩＴＰＯＴ−パラメータスタックからトップ項目を取り出し、それ をｌＯの専用出力ビットに出力する。

他の効果：パラメータスタックあるいはリターンスタックをブツシュする、ある いは取り出す命令はスタックがオンチップメモリとオフチップメモリの間でオー バーフローするときメモリサイクルを発生させることがある。

短い改定数のローディング レジスタ転送命令の特殊なケースが８ビツト直定数をパラメータスタック上にブ ツシュするのに用いられる。

この命令はこのブツシュすべき８ビツトが４バイト命令グループの最終バイトに あることを必要とする。直定数をロードするこの命令の演算コードは命令グルー プ中の他の三つのバイトのうちのいずれにあってもよい。

例 バイト１　バイト２　バイト３ ＬＯＡＤ−３［１ＯＲＴ−ＬＩＴＥＲＡＬ　ＱＱＱＱＱＱＱＱ　ＱＱＱＱＱＱＱ Ｑバイト４ この例ではＱＱＱＱＱＱＱＱは任意の他の８ビツト命令を示す。

バイト１が実行されるときバイト４からの２値００００１１１１（１６進数のＯ ｆ）がパラメータスタック上にブツシュされる（右寄せされ先行ゼロが付けられ る）。次にバイト２とバイト３の命令が実行される。マイクロプロセッサの命令 復号器はバイト４を実行しないことを知っている。

三つの同じ８ビツトの値を次のようにブツシュすることが可能である。

バイト１　バイト２ ＬＯＡＤ−ＳｌｌｏＲ丁−ＬＩＴＥＲＡＬ　ＬＯＡＤ−３ＩＩＯＲＴ−ＬＩＴＥ ＲＡＬバイト３　バイト４ ＬＯＡＤ−５！ｌ０ＲＴ−ＬＩＴＥＲＡＬ　００００１１１１ＳＨＯＲＴ−ＬＩ ＴＥＲＡＬ−ＩＮＳＴＲＵＣＴ丁０ＮＬＯＡＤ−ＳＩＩＯＲＴ−ＬＩＴＥＲＡＬ −現在の４バイト命令グループのバイト４で発見した８ビツトの値をパラメータ スタック上にブツシュする。

ロジック命令 論理演算および数理演算ではスタックを一つあるいは二つのオペランドの出所用 に、また結果の行先として用いた。スタックの構成は式の評価に特に便利な構成 になっている。トップはパラメータスタック７４のトップの値を示す。ネクスト はパラメータスタック７４のトップの値の次の値を示す。

ＡＮＤ　−パラメータスタックからトップとネクストを取り出し、これらの二つ のオペランドに論理積演算を行いその結果をパラメータスタック上にブツシュす る。

ＯＲ−パラメータスタックからトップとネクストを取り出し、これらの二つのオ ペランドに論理和演算を行い、その結果をパラメータスタック上にブツシュする 。

ＸＯＲ−パラメータスタックからトップとネクストを取り出し、これらの二つの オペランドに排他的論理和演算を行い、その結果をパラメータスタック上にブツ シュする。

ＢＩＴ−ＣＬＥＡＲ−パラメータスタックからトップとネクストを取り出し、ネ クストのすべてのビットをトグルし、トップに論理積演算を行い、その結果をパ ラメータスタック上にブツシュする（この命令を理解する別の方法としては、こ れをネクストにセットされたトップの中のすべてのビットをクリアするものと考 えることである）。

数理命令 数理命令はオペランドとして用いるためにパラメータスタック７４のトップ項目 とトップの次の項目を取り出す。

その結果はパラメータスタックにブツシュされる。桁あげフラグがＡＬ口結果の ゛３３番目のビット′をラッチするのに用いられる。

ＡＤＤ　−パラメータスタックからトップ項目とトップの次の項目を取り出し、 その値を加算し、その結果をパラメータスタックにブツシュする。桁あげフラグ を変更することもできる。

ＡＤＤ−ＷＩＴＩＩ−ＣＡＲＲＹ−パラメータスタックからトップ項目とトップ の次の項目を取り出し、その値を加算する。桁あげフラグが“１°である場合、 その結果を増分する。

最終結果をパラメータスタックにブツシュする。桁あげフラグを変更することも できる。

ＡＤＤ−Ｘ−パラメータスタックからトップ項目を取り出し、パラメータスタッ クのトップから三番目の項目を読み出す。その値を加算し、その結果をパラメー タスタックにブツシュする。桁あげフラグを変更することもできる。

ｉＢ　−パラメータスタックからトップ項目とトップの次の項目を取り出す。ト ップからネクストを引き、その結果をパラメータスタックにブツシュする。桁あ げフラグを変更することもできる。

Ｓ［ＩＢ−ＶＩＴ［１−ＣＡＲＲＹ−パラメータスタックからトップ項目とトッ プの次の項目を取り出す。トップからネクストを引く。桁あげフラグが“１”で ある場合、その結果を増分する。最終結果をパラメータスタックにブツシュする 。桁あげフラグを変更することもできる。

ＵＢ−Ｘ ＳＩＧＮＥＤ４ＵＬＴ−ＳＴＥＰ− ＵＮＳＩＧＮＥＤ−１１［ＩＬＴ−ＳＴＥＰ−ＳＩＧＮＥＤ−ＦＡＳＴ−麗１１ ＬＴ−ＦＡＳＴ−１１［ＩＬＴ−３ＴＥＰ− ＵＮＳＩＧＮＥＤ−ＤＩｉＳＴＥＰ− ＧＥＮＥＲＡＴＥ−ＰＯＬＹＮＯＩＩＩＮＡＬ−０ＵＮＤ− ＣＯｌ［ＰＡＲＥ−パラメータスタックからトップ項目とトップの次の項目を取 り出す。トップからネクストを引く。

その結果が“Ｏ′に等しい最上位ビットを有する（結果は正である）場合、その 結果をパラメータスタックにブツシュする。その結果が“１”に等しい最上位ビ ットを有する（結果は負である）場合、トップの古い値をパラメータスタックに ブツシュする。桁あげフラグが影響されることもある。

５ＨＩＦＴ／ＲＯＴＡＴＥ ＳＨＩＦＴ−ＬＥＦＴ−トップパラメータスタック項目を左に１ビツトシフトす る。桁あげフラグはトップの最下位ビットにシフトされる。

Ｓ！ＩＩＦＴ−ＲＩＧ［ＩＴ　−トップパラメータスタック項目を右に１゜ビッ トシフトする。トップの最下位ビットが桁あげフラグにシフトされる。ゼロがト ップの最上位ビットにシフトされる。

ＤＯＵＢＬＥ−５ＨＩＦＴ−ＬＥＦＴ　−パラメータスタックのトップ項目を６ ４ビツト数の最上位ワードとして、ネクストスタック項目を最下位ワードとして 扱うと、結合された６４ビツトのエンティティは左に１ビツトシフトされる。桁 あげフラグはネクストの最下位ビットにソフトされる。

ＤＯ［ＩＢＬＥ−３ＨＩＦＴ−ＲＩＧＨＴ−パラメータスタックのトップ項目を ６４ビツト数の最上位ワードとして、ネクストスタック項目を最下位ワードとし て扱うと、結合された６４ビツトのエンティティは右に１ビツトシフトされる。

ネクストの最下位ビットは桁あげフラグにシフトされる。

ゼロはトップの最上位ビットにシフトされる。

他の命令 ＦＬＵＳＨ−５ＴＡＣＫ　−すべてのオンチップパラメータスタック位置をオフ チップＲＡＩＩ　に移す（この命令は多重タスク化アブリケーノヨンに有用であ る）。この命令はオンチップスタックの深さを保持するカウンタにアクセスし、 ０から１６までの外部メモリサイクルを要することがある。

ＦＬＵＳＨ−Ｒ５ＴＡＣＫ−すべてのオンチップリターンスタック位置をオフチ ップＲＡＭに移す（この命令は多重タスク化アプリケージＪンに有用である）、 この命令はオフチップリターンスタックの深さを保持するカウンタにアクセスし 、０から１６までの外部メモリサイクルを要することがある。

当該技術に精通するものにはここに図示し説明したこの発明の態様および細部に さまざまな変更を加えうろことは明らかであろう。かかる変更は添付クレームの 精神と範囲に含まれるものである。

ＦＩＧ、−２ ＦＩＧ、Ｊ ＦＩＧ、Ｊ ＦＩＧ、Ｊ ！− ト １−一 レノスタアレー　計算スタック ＦＩＧ、１５ ＦＩＧ、１６ 外部メモリバス ＦＩＧ、−１７ ３２ヒツト命令レンスタ 制御信号 ＦＩＧ、２０ ＦＩＧ、２１ 国際調査！１１先 Ｉ内−卸・−４＾−＾−Ｎ−押へ芯９０１０４２４５１ＡｌｌＩＭ＋４１ｎｌＡ ｎ’Ｋ１１ｌ＠＃Ｈ＠、ＫＴＡ！フ５９０１０４２４５

Claims (70)

【特許請求の範囲】
1. １．中央処理装置、ダイナミックランダムアクセスメモリ、前記の中央処理装置 を前記のダイナミックランダムアクセスメモリに接続するバス、および前記の中 央処理装置と前記のダイナミックランダムアクセスメモリの間の前記のバス上の 多重化手段からなり、前記の多重化手段が前記のバス上に列アドレス、カラムア ドレスおよびデータを提供するように接続構成されたマイクロプロセッサシステ ム。
2. ２．前記の多重化手段が前記のダイナミックランダムアクセスメモリに列アドレ スを提供するための複数のラッチを含む請求の範囲第１項に記載のマイクロプロ セッサシステム。
3. ３．中央処理装置、メモリ、前記の中央処理装置を前記のメモリに接続するバス 、および前記のバス上の前記の中央処理装置のための命令を取り出すための前記 のバスに接続された手段からなり、前記の命令を取り出す手段が単一メモリサイ クル中で複数の順次命令を取り出すように構成されたマイクロプロセッサシステ ム。
4. ４．前記の中央処理装置が算術論理装置と前記の算術論理装置に接続された第１ の後入れ先出しスタックを含み、前記の第１の後入れ先出しスタックが前記の算 術論理装置の第１の入力に接続されたトップ項目を記憶する手段と前記の算術論 理装置の第２の入力に接続されたネクスト項目を記憶する手段を含み、前記の算 術論理装置が前記のトップ項目を配憶する手段に接続された出力を有する請求の 範囲第３項に記載のマイクロプロセッサシステム。
5. ５．さらに第２の後入れ先出しスタックを有し、前記のトップ項目を記憶する手 段が前記の第２の後入れ先出しスタックに入力を提供するように接続された請求 の範囲第４項に記載のマイクロプロセッサシステム。
6. ６．前記第２の後入れ先出しスタックがレジスタファイルからなり、前記のトッ プ項目を配憶する手段と前記のレジスタファイルが双方向に接続された請求の範 囲第５項に記載のマイクロプロセッサシステム。
7. ７．さらに前記の複数命令を取り出す手段によって取り出された複数命令がメモ リアクセスを必要とするかどうかを判定するための前記の複数命令を取り出す手 段に接続された手段からなり、前記の複数命令を取り出す手段が、この複数命令 がメモリアクセスを必要としない場合に追加の複数命令を取り出す請求の範囲第 ３項に記載のマイクロプロセッサシステム。
8. ８．前記のメモリを含む前記のマイクロプロセッサシステムが集積回路に収容さ れ、前記のメモリがダイナミックランダムアクセスメモリであり、前記の複数命 令を取り出す手段が複数命令を受け取るためのカラムラッチを含む請求の範囲第 ３項に記載のマイクロプロセッサシステム。
9. ９．さらに前記の命令を取り出す手段に接続された複数命令のための命令レジス タ、前記の命令レジスタから複数命令を連続して供給するための前記の命令レジ スタに接続された手段、複数命令を連続して供給するように前記の複数命令を供 給する手段を制御するように接続されたカウンタ、複数命令を供給する手段から 複数命令を連続して受けるように接続された複数命令を復号する手段からなり、 前記のカウンタが前記の復号手段から増分信号およびリセット制御信号を受ける ように前記の復号手段に接続され、前記の復号手段が複数命令中のスキップき命 に応答して、前記のカウンタにリセット制御信号を供給し、前記の命令を取り出 す手段に制御信号を供給するように構成された請求の範囲第４項に記載のマイク ロプロセッサシステム。
10. １０．さらに前記の復号手段から減分制御信号を受けるように接続されたループ カウンタからなり、前記の復号手段が複数命令中のマイクロループ命令に応答し て、前記のカウンタにリセット制御信号を供給し、前記のループカウンタに減分 制御信号を供給するように構成された請求の範囲第９項に記載のマイクロプロセ ッサシステム。
11. １１．さらに前記の命令取り出し手段に接続された複数命令のための命令レジス タ、前記の命令レジスタから複数命令を連続して供給するための前記の命令レジ スタに接続された手段、複数命令を連続して供給するために前記の複数命令を供 給する手段を制御するように接続されたカウンタ、複数命令を供給する手段から 複数命令を連続して受けるように接続された複数命令を復号する手段からなり、 前記のカウンタが前記の復号手段から増分信号およびリセット制御信号を受ける ように前記の復号手段に接続され、前記の復号手段が可変幅オペランドを用いた 命令に応答して前記のカウンタを制御するように構成され、さらに前記のカウン タに応答して可変幅オペランドを選択するために前記のカウンタに接続された手 段からなる請求の範囲第３項に記載のマイクロプロセッサシステム。
12. １２．中央処理装置、ダイナミックランダムアクセスメモリ、前記の中央処理装 置を前記のダイナミックランダムアクセスメモリに接続するバス、前記のバスに 接続された命令を含むプログラム可能なリードオンリーメモリ、前記のバス上の 前記の中央処理装置のための命令を取り出すための前記のバスに接続された手段 からなり、前記の命令を取り出す手段が前記のプログラム可能なリードオンリー メモリからの複数の命令をアセンブルし、前記のダイナミックランダムアクセス メモリに複数の命令を記憶する手段を含むマイクロプロセッサシステム。
13. １３．中央処理装置、直接メモリアクセス処理装置、メモリ、前記の中央処理装 置と前記の直接メモリアクセス処理装置を前記のメモリに接続するバスからなり 、前記のメモリが前記の中央処理装置と前記の直接メモリアクセス処理装置のた めの命令を含み、前記の直接メモリアクセス処理装置が前記のバス上の前記の中 央処理装置のための命令を取り出し、前記のバス上の前記の直接メモリアクセス 処理装置のための命令を取り出す手段を含むマイクロプロセッサシステム。
14. １４．算術論理装置、前記の算術論理装置に接続された第１の後入れ先出しスタ ックからなり、前記の第１の後入れ先出しスタックが前記の算術論理装置の第１ の入力に接続されたトップ項目を記憶する手段と前記の算術論理装置の第２の入 力に接続されたネクスト項目を記憶する手段を含み、前記の算術論理装置が前記 のトップ項目を記憶する手段に接続された出力を有し、レジスタファイルを含み 、前記のトップ項目を記憶する手段が前記のレジスタファイルに入力を提供する ように接続されたマイクロプロセッサシステム。
15. １５．前記のレジスタファイルが第２の後入れ先出しスタックからなり、前記の トップ項目を記憶する手段と前記のレジスタファイルが双方向に接続された請求 の範囲第１４項に記載のマイクロプロセッサシステム。
16. １６．検知回路とドライバ回路を含むマイクロプロセッサ、メモリ、および前記 のメモリ、前記の検知回路および前記のドライバ回路の間に接続された出力イネ ーブルラインからなり、前記の検知回路が前記の出力イネーブルラインが所定の 電気的レベルに達したとき作動可能信号を提供するように構成され、前記のマイ クロプロセッサが前記のドライバ回路が作動可能信号に応答して前記の出力イネ ーブルライン上にイネーブル信号を提供するように構成されたデータ処理システ ム。
17. １７．所定の電気的レベルが所定の電圧である請求の範囲第１６項に記載のデー タ処理システム。
18. １８．前記のメモリがダイナミックランダムアクセスメモリである請求の範囲第 １７項に記載のデータ処理システム。
19. １９．中央処理装置と前記の中央処理装置に接続されたリングカウンタ可変速度 システムクにコックからなり、前記の中央処理装置と前記のリングカウンタ可変 速度システムクロックが単一の集積回路に設けられたマイクロプロセッサシステ ム。
20. ２０．さらに前記の入出力インターフエースと結合制御信号、アドレスおよびデ ータを交換するように接続された入出力インターフェースおよび前記の入出力イ ンターフエースに接続された前記のリングカウンタ可変速度システムクロックか ら独立した第２のクロックからなる請求の範囲第１９項に記載のマイクロプロセ ッサシステム。
21. ２１．前記第２のクロックが固定周波数クロックである請求の範囲第２０項に記 載のマイクロプロセツサシステム。
22. ２２．中央処理装置、メモリ、前記の中央処理装置を前記のメモリに接続するバ スからなり、前記の中央処理装置は算術論理装置と前記の算術論理装置に接続さ れた後入れ先出しスタックを含み、前記の後入れ先出しスタックが前記の算術論 理装置の第１の入力に接続されたトップ項目を記憶する手段と前記の算術論理装 置の第２の入力に接続されたネクスト項目を記憶する手段を含み、前記の算術論 理装置が前記のトップ項目を記憶する手段に接続された出力を有し、前記の後入 れ先出しスタックがラッチとして構成された第１の複数のスタック要素、ランダ ムアクセスメモリとして構成された第２の複数のスタック要素を有し、前記の第 １および第２の複数のスタック要素と前記の中央処理装置が単一の集積回路内に 投けられ、さらに前記の単一の集積回路の外部のランダムアクセスメモリとして 構成された第３の複数のスタック要素からなるマイクロプロセッサシステム。
23. ２３．さらに前記の第１の複数のスタック要素に接続された第１のポインタ、前 記の第２の複数のスタック要素に接続された第２のポインタ、および前記の第３ の複数のスタック要素に接続された第３のポインタからなり、前記の中央処理装 置が前記の第１の複数のスタック要素から項目を取り出すように接続され、前記 の第１のスタックポインタが前記の第１の複数のスタック要素が前記の中央処理 装置による連続的な取り出し動作のために空になったとき前記の第２の複数のス タック要素から第１の複数の項目を取り出すように前記の第２のスタックポイン タに接続され、前記の第２のスタックポインタが前記の第２の複数のスタック要 素が前記の中央処理装置による連続的な取り出し動作のために空になったとき前 記の第３の複数のスタック要素から第２の複数の項目を取り出すように前記の第 ３のスタックポインタに接続された請求の範囲第２２項に記載のマイクロプロセ ッサシステム。
24. ２４．中央処理装置からなり、前記の中央処理装置は算術論理装置、前記の算術 論理装置に第１の入力を供給するように接続された第１のレジスタ、前記の算術 論理装置の出力と第１のレジスタの間に接続された第１のシフタ、開始多項式値 を受け取るように接続された第２のレジスタを含み、前記の第２のレジスタの出 力は第２のシフタに接続され、前記の第２のレジスタの最下位ビットは前記の算 術論理装置に接続され、さらに前記の算術論理装置に多項式のフィードバック項 を供給するように接続された第３のレジスタ、前記の算術論理装置に接続された 生成される多項式の桁に対応する数をカウントダウンするためのダウンカウンタ からなり、前記の算術論理装置は、前記のダウンカウンタが計数を終了するまで 、多項式命令に応答して、前記の第２のレジスタの最下位ビットが“１”である 場合前記の第１のレジスタの内容に前記の第３の内容で排他的論理和を実行し、 また前記の第２のレジスタの最下位ビットが“０”である場合前記の第１のレジ スタの内容を透過させ、発生すべき多項式は前記の第１のレジスタで得られるマ イクロプロセッサシステム。
25. ２５．中央処理装置からなり、前記の中央処理装置は算術論理装置、前記の算術 論理装置に第１の入力を供給するように接続された結果レジスタ、前記の算術論 理装置の出力と前記の結果レジスタの間に接続された第１の左シフトシフタ、ビ ット反転された形式の乗数を受け取るように接続された乗数レジスタからなり、 前記の乗数レジスタの出力は第２の右シフトシフタに接続され、前記の第２のレ ジスタの最下位ビットが前記の算術論理装置に接続され、前記の算術論理装置に 被乗数を供給するように接続された第３のレジスタ、前記の算術論理装置に接続 され、乗数の桁数より１だけ小さい数に対応する数をカウントダウンするダウン カウンタを含み、前記の算術論理装置は前記のダウンカウンタが計数を終了する まで、乗算命令に応答して、前記の乗数レジスタの最下位ビットが“１”である 場合前記の結果レジスタの内容に前記の第３の内容を加算し、また前記の乗数の 最下位ビットが“０”である場合前記の結果レジスタの内容を変更せずに透過さ せ、その積は前記の第１のレジスタで得られるマイクロプロセッサシステム。
26. ２６．中央処理装置、ダイナミックランダムアクセスメモリ、前記の中央処理装 置と前記のダイナミックランダムアクセスメモリを接続するバス、および前記の 中央処理装置と前記のダイナミックランダムアクセスメモリの間の前記のバス上 の多重化手段からなり、前記の多重化手段が前記のバスに列アドレス、カラムア ドレスおよびデータを提供するように接続構成されており、さらに前記のバス上 の前記の中央処理装置のための命令を取り出すための前記のバスに接続された手 段を含み、前記の命令取り出し手段は単一のメモリサイクル中に複数の順次命令 を取り出すように構成されたマイクロプロセッサシステム。
27. ２７．前記の中央処理装置が算術論理装置と前記の算術論理装置に接続された第 １の後入れ先出しスタックからなり、前記の第１の後入れ先出しスタックが前記 の算術論理装置の第１の入力に接続されたトップ項目を配憶する手段と前記の算 術論理装置の第２の入力に接続されたネクスト項目を記憶すろ手段を含み、前記 の算術論理装置が前記のトップ項目を配憶する手段に接続された出力を有すろ請 求の範囲第２６項に記載のマイクロプロセッサシステム。
28. ２８．さらに第２の後入れ先出しスタックを含み、前記のトップ項目を記憶する 手段が前記の第２の複入れ先出しスタックに入力を提供するように接続された請 求の範囲第２７項に記載のマイクロプロセッサシステム。
29. ２９．前記の第２の後入れ先出しスタックがレジスタファイルを含み、前記のト ップ項目を配憶する手段と前記のレジスタファイルが双方向に接続された範囲第 ２８項に記載のマイクロプロセッサシステム。
30. ３０．さらに前記の複数命令を取り出す手段によって取り出された複数命令がメ モリアクセスを必要とするかどうかを判定すろための前記の複数命令を取り出す 手段に接続された手段からなり、前記の複数命令を取り出す手段が、この複数命 令がメモリアクセスを必要としない場合に追加の複数命令を取り出す請求の範囲 第２９項に記載のマイクロプロセッサシステム。
31. ３１．前記のメモリを含む前記のマイクロプロセッサシステムが集積回路に収容 され、前記のメモリがダイナミックランダムアクセスメモリであり、前記の複数 命令を取り出す手段が複数命令を受け取るためのカラムラッチを含む請求の範囲 第３０項に記載のマイクロプロセッサシステム。
32. ３２．さらに前記の命令を取り出す手段に接続された複数命令のための命令レジ スタ、前記の命令レジスタから複数命令を連続して供給するための前記の命令レ ジスタに接続された手段、複数命令を連続して供給するように前記の複数命令を 供給する手段を制御するように接続されたカウンタ、複数命令を供給する手段か ら複数命令を連続して受けるように接続された複数命令を復号する手段からなり 、前記のカウンタが前記の復号手段から増分信号およびリセット制御信号を受け ろように前配の復号手段に接続され、前記の復号手段が複数命令中のスキップ命 令に応答して、前記のカウンタにリセット制御信号を供給し、前記の命令を取り 出す手段に制御信号を供給するように構成された請求の範囲第３０項に記載のマ イクロプロセッサシステム。
33. ３３．さらに前記の復号手段から減分制御信号を受けるように接続されたループ カウンタからなり、前記の復号手段が複数命令中のマイクロループ命令に応答し て、前記のカウンタにリセット制御信号を供給し、前記のループカウンタに減分 制御信号を供給するように構成された請求の範囲第３２項に記載のマイクロプロ セッサシステム。
34. ３４．前記の復号手段が可変幅オペランドを用いた命令に応答して前記のカウン タを制御するように構成された請求の範囲第３３項に記載のマイクロプロセッサ システムであって、前記のマイクロプロセッサシステムはさらに前記のカウンタ に応答して可変幅オペランドを選択するために前記のカウンタに接続された手段 からなる。
35. ３５．前記のバスに接続された命令を含むプログラム可能なリードオンリーメモ リ、前記のバス上の前記の中央処理装置のための命令を取り出すための前記のバ スに接続された手段からなり、前記の命令を取り出す手段が前記のプログラム可 能なりードオンリーメモリからの複数の命令をアセンブルし、前記のダイナミッ クランダムアクセスメモリに複数の命令を記憶する手段を含む請求の範囲第３４ 項に記載のマイクロプロセッサシステム。
36. ３６．さらに直接メモリアクセス処理装置、前記の直接メモリアクセス処理装置 を前記のダイナミックアクセスメモリに接続するバスからなり、前記のダダイナ ミックランダムアクセスメモリが前記の中央処理装置と前記の直接メモリアクセ ス処理装置のための命令を含み、前記の直接メモリアクセス処理装置が前記のバ ス上の前記の中央処理装置のための命令を取り出し、前記のバス上の前記の直接 メモリアクセス処理装置のための命令を取り出す手段を含む請求の範囲第３５項 に記載のマイクロプロセツサシステム。
37. ３７．前記の中央処理装置が算術論理装置、前記の算術論理装置に接続さ札た第 １の後入れ先出しスタックを含み、前記の第１の後入れ先出しスタックが前記の 算術論理装置の第１の入力に接続されたトップ項目を配憶する手段と前記の算術 論理装置の第２の入力に接続されたネクスト項目を配憶する手段を含み、前記の 算術論理装置が前記のトップ項目を記憶する手段に接続された出力を有し、レジ スタファイルを含み、前記のトップ項目を記憶する手段が前記のレジスタファイ ルに入力を提供するように接続された請求の範囲第３６項に記載のマイクロプロ セッサシステム。
38. ３８．前記のレジスタファイルが第２の後入れ先出しスタックからなり、前記の トップ項目を配憶する手段と前記のレジスタファイルが双方向に接続された請求 の範囲第３７項に記載のマイクロプロセッサシステム。
39. ３９．請求の範囲第３８項に記載のマイクロプロセッサシステムであって、前記 のマイクロプロセッサシステムが検知回路とドライバ回路、および前記のダイナ ミツクランダムアクセスメモリ、前記の検知回路および前記のドライバ回路の間 に接続された出力イネーブルラインを含み、前記の検知回路が前記の出力イネー ブルラインが所定の電気的レベルに達したとき作動可能信号を提供するように構 成され、前記のマイクロプロセッサシステムが前記のドライバ回路が作動可能信 号に応答して前記の出力イネーブルライン上にイネーブル信号を提供するように 構成されたマイクロプロセッサシステム。
40. ４０．所定の電気的レベルが所定の電圧である請求の範囲第３９項に記載のマイ クロプロセッサシステム。
41. ４１．さらに前記の中央処置装置に接続されたリングカウンタ可変速度システム クロックからなり、前記の中央処理装置と前記のリングカウンタ可変速度システ ムクロックが単一の集複回路に設けられた請求の範囲第４０項に記載のマイクロ プロセッサシステム
42. ４２．さらに前記の入出力インターフェースと結合制御信号、アドレスおよびデ ータを交換するように接続された入出力インターフエースおよび前記の入出力イ ンターフェースに接続された前記のリングカウンタ可変速度システムクロックか ら独立した第２のクロックからなる請求の範囲第４１項に記載のマイクロプロセ ッサシステム。
43. ４３．前記第２のクロックが固定周波数クロックである請求の範囲第４２項に記 載のマイクロプロセッサシステム。
44. ４４．前記の第１の後入れ先出しスタックがラッチとして構成された第１の複数 のスタック要素、ランダムアクセスメモリとして構成された第２の複数のスタッ ク要素を有し、前記の第１および第２の複数のスタック要素と前記の中央処理装 置が単一の集積回路内に設けられ、さらに前記の単一の集積回路の外部のランダ ムアクセスメモリとして構成された第３の複数のスタック要素を有すろ請求の範 囲第４３項に記載のマイクロプロセッサシステム。
45. ４５．さらに前記の第１の複数のスタック要素に接続された第１のポインタ、前 記の第２の複数のスタック要素に接続された第２のポインタ、および前記の第３ の複数のスタック要素に接続された第３のポインタからなり、前記の中央処理装 置が前記の第１の複数のスタック要素から項目を取り出すように接続され、前記 の第１のスタックポインタが前記の第１の複数のスタック要素が前記の中央処理 装置による連続的な取り出し動作のために空になったとき前記の第２の複数のス タック要素から第１の複数の項目を取り出すように前記の第２のスタックポイン タに接続され、前記の第２のスタックポインタが前記の第２の複数のスタック要 素が前記の中央処理装置による連載的な取り出し動作のために空になったとき前 記の第３の複数のスタック要素から第２の複数の項目を取り出すように前記の第 ３のスタックポインタに接続された請求の範囲第４４項に記載のマイクロプロセ ッサシステム。
46. ４６．さらに前記の算術論理装置に第１の入力を供給するように接続された第１ のレジスタ、前記の算術論理装置の出力と前記の第１のレジスタの間に接続され た第１のシフタ、開始多項式値を受け取るように接続された第２のレジスタを含 み、前記の第２のレジスタの出力は第２のシフタに接続され、前記の第２のレジ スタの最下位ビットは前記の算術論理装置に接続され、さらに前記の算術論理装 置に多項式のフィードバック項を供給するように接続された第３のレジスタ、前 記の算術論理装置に接続された生成される多項式の桁に対応する数をカウントダ ウンするためのダウンカウンタからなり、前記の算術論理装置は、前記のダウン カウンタが計数を終了するまで、多項式命令に応答して、前記の第２のレジスタ の最下位ビットが“１”である場合前記の第１のレジスタの内容に前記の第３の 内容で排他的論理和を実行し、また前記の第２のレジスタの最下位ビットが“０ ”である場合前記の第１のレジスタの内容を通過させ、発生すべき多項式は前記 の第１のレジスタで得られる請求範囲第４５項に記載のマイクロプロセッサシス テム。
47. ４７．前記の第１のレジスタが結果レジスタであり、前前記の第１のシフタが左 シフトシフタであり、前記の第２のレジスタはビット反転された形式の乗数を受 け取るように接続された乗数レジスタであり、前記の第２のレジスタは右シフト レジスタであり、前記の第３のレジスタは前記の算術論理装置に被乗数を供給す るように接続され、前記のダウンカウンタは乗数の桁数より１だけ小さい数に対 応する数をカウントダウンするように構成され、前記の算術論理装置は前記のダ ウンカウンタが計数を終了するまで、乗算命令に応答して、前記の第２の乗数レ ジスタの最下位ビットが“１”である場合前記の結果レジスタの内容に前記の第 ３のレジスタの内容を加算し、また前記の第２のレジスタ最下位ビットが“０” である場合前記の第１のレジスタの内容を変更せずに通過させ、その積は前記の 第１のレジスタで得られる請求の範囲第４６項に記載のマイクロプロセッサシス テム。
48. ４８．前記のマイクロプロセッサからなる単一の集積回路中のメイン中央処理装 置と別の直接メモリアクセス中央処理装置からなり、前記のメイン中央処理装置 は算術論理装置、前記の算術論理装置に入力を提供するように接続さ札たトップ 項目レジスタとネクスト項目レジスタ付きの第１の後入れ先出しスタックを存し 、前記の算術論理装置の出力は前記のトップ項目レジスタに接続され、前記のト ップ項目レジスタはまた内部データパスに入力を提供するように接続され、前記 の内部データパスはループカウンタに双方向に接続され、前記のループカウンタ は減分器に接続され、前記の内部データバスはスタックポインタ、リターンスタ ックポインタ、モードレジスタ、および命令レジスタに双方向に接続され、前記 の内部データバスはメモリコントローラ、リターン後入れ先出しスタックのＹレ ジスタ、Ｘレジスタおよびプログラムカウンタに接続され、前記のＹレジスタ、 Ｘレジスタおよびプログラムカウンタは内部アドレスバスヘの出力を提供し、前 記の内部アドレスバスは前記のメモリコントローラと増分器への入力を提供し、 前記の増分器は前記の内部データバスに接続され、前記の直接メモリアクセス中 央処理装置は前記のメモリコントローラに入力を提供し、前記のメモリコントロ ーラはアドレス／データバスとランダムアクセスメモリヘの接続のための複数の 制御ラインを有するマイクロプロセッサ。
49. ４９．前記のメモリコントローラが前記の中央処理装置と前記のアドレス／デー タバスの間に多重化手段を含み、前記の多重化手段は前記のアドレス／データバ ス上に列アドレス、カラムアドレスおよびデータを提供するように接続構成され る請求の範囲第４８項のマイクロプロセッサ。
50. ５０．前記のメモリコントローラが前記のアドレス／データバス上の前記の中央 処理装置のための命令を取り出す手段を含み、前記の命令を取り出す手段が単一 のメモリサイクル中に複数の順次命令を取り出すように構成された請求の範囲第 ４８項に記載のマイクロプロセッサ。
51. ５１．さらに前記の命令を取り出す手段によって取り出された複数命令がメモリ アクセスを必要とするかどうかを判定するための前記の命令取り出し手段に接続 された手段からなり、前記の命令取り出し手段が、この複数命令がメモリアクセ スを必要としない場合に追加の複数命令を取り出す請求の範囲第５０項に記載の マイクロプロセッサ。
52. ５２．前記のマイクロプロセッサとダイナミックランダムアクセスメモリが単一 の集積回路に収容され、前記の命令取り出し手段が複数命令を受け取るためのカ ラムラッチを含む請求の範囲第５０項に記載のマイクロプロセッサ。
53. ５３．請求の範囲第４８項に記載のマイクロプロセッサであって、前記のマイク ロプロセッサが検知回路とドライバ回路、および前記のダイナミックランダムア クセスメモリ、前記の検知回路および前記のドライバ回路の間の接続のための出 力イネーブルラインを含み、前記の検知回路が前記の出力イネーフルラインが所 定の電気的レベルに達したとき作動可能信号を提供するように構成され、前記の マイクロプロセッサが前記のドライバ回路が作動可能信号に応答して前記の出力 イネーブルライン上にイネーブル信号を提供すろように構成されたマイクロプロ セッサ。
54. ５４．さらに前記のメイン中央処理装置に接続されたリングカウンタ可変速度シ ステムクロックを含み、前記のメイン中央処理装置と前記のリングカウンタ可変 速度システムクロック段が単一の集積回路中に設けられる請求の範囲第４８項に 記載のマイクロプロセッサ。
55. ５５．前記のメモリコントローラが前記のメイン中央処理装置と結合制御信号、 アドレスおよびデータを交換するように接続された入出力インターフエースを含 み、さらに前記のマイクロプロセッサが前記の入出力インターフエースに接続さ れた前記のリングカウンタ可変速度システムクロックから独立した第２のクロッ クを含む請求の範囲第５４項に記載のマイクロプロセッサ。
56. ５６．前記の第１の後入れ先出しスタックがラッチとして構成された第１の複数 のスタック要素、ランダムアクセスメモリとして構成された第２の複数のスタッ ク要素を奇し、前記の第１および第２の複数のスタック要素と前記の中央処理装 置が単一の集積回路内に設けられ、さらに前記の単一の集積回路の外部のランダ ムアクセスメモリとして構成された第３の複数のスタック要素を有する請求の範 囲第４８項に記載のマイクロプロセッサ。
57. ５７．さらに前記の第１の複数のスタック要素に接続された第１のポインタ、前 記の第２の複数のスタック要素に接続された第２のポインタ、および前記の第３ の複数のスタック要素に接続された第３のポインタからなり、前記の中央処理装 置が前記の第１の複数のスタック要素から項目を取り出すように接続され、前記 の第１のスタックポインタが前記の第１の複数のスタック要素が前記の中央処理 装置による連続的な取り出し動作のために空になったとき前記の第２の複数のス タック要素から第１の複数の項目を取り出すように前記の第２のスタックポイン タに接続され、前記の第２のスタックポインタが前記の第２の複数のスタック要 素が前記の中央処理装置による連続的な取り出し動作のために空になったとき前 記の第３の複数のスタック要素から第２の複数の項目を取り出すように前記の第 ３のスタックポインタに接続された請求の範囲第５６項に記載のマイクロプロセ ッサ。
58. ５８．マイクロプロセッサシステムにおいて、メモリからそれぞれ第１の複数の ビットを有する命令を取り出す方法であって、第１の複数のビットの倍数を構成 する第２の複数のビットを有する命令レジスタを提供し、単一のメモリサイクル 中で複数の順次命令の第１のセットを取り出し、この複数の順次命令を命令レジ スタに記憶し、この複数の命令がメモリアクセスを必要とするかどうかを判定し 、複数の命令の第１のセットがメモリアクセスを必要としない場合複数の命令の 第１のセットの実行中に複数の命令の第２のセットを取り出す方法。
59. ５９．複数の順次命令の一部がスキップ命令に応じてスキップされる請求の範囲 第５８項に記載の方法。
60. ６０．複数の順次命令の一部がマイクロループ命令に応じて所定の回数繰り返さ れる請求の範囲第５８項に記載の方法。
61. ６１．さらに前記の可変幅オペランドと命令レジスタ中の可変幅オペランドを利 用して命令を記憶するステップ、命令が可変幅オペランドを利用しているかどう かを制定するステップ、および可変幅オペランドを利用した命令に応答した前記 の命令レジスタからの出力に対してオペランドの幅を選択すろステップを含む請 求の範囲第５８項に記載の方法。
62. ６２．さらにリ−ドオンリ−メモリに複数の命令を記憶するステップ、この複数 の命令から選択された命令を取り出すステップ、複数の順次命令をアセンブルす るステップ、およびこの複数の順次命令を取り出す前にこの複数の順次命令をラ ンダムアクセスメモリに記憶するステップを含む請求の範囲第５８項に記載の方 法。
63. ６３．出力イネーブルラインでメモリに接続されたマイクロプロセッサにおいて 、イネーブル信号をいつ前記のメモリに送ることができるかを判定する方法であ って、前記の出力イネーブルライン上で所定の電気的レベルを検知し、この所定 の電気的レベルに応じて前記の出力ライン上にイネーブル信号を提供する方法。
64. ６４．所定の電気的レベルが電圧である請求の範囲第６３項に記載の方法。
65. ６５．マイクロプロセッサ集積回路において、このマイクロプロセッサをクロッ クする方法であって、それぞれが製造上の変動によって同様に変動する動作特性 を有する複数のトランジスタを有するリングカウンタシステムクロックとマイク ロプロセッサを製作し、このマイクロプロセッサをクロックすろのにこのリング カウンタシステムクロックを使用する方法。
66. ６６．さらにこのマイクロプロセッサ集積回路用の入出力インターフエースを提 供するステップ、この入出力インターフエースをリングカウンタシステムクロッ クから独立した第２のクロックでクロックするステップを含む請求の範囲第６５ 項に記載の方法。
67. ６７．第２のクロックが固定周波数クロックである請求の範囲第６６項に記載の 方法。
68. ６８．マイクロプロセッサシステムにおいて後入れ先出しスタックを動作させる 方法であって、がラッチとして構成された第１の複数のスタック要素、ランダム アクセスメモリとして構成された第２の複数のスタック要素を提供し、第１およ び第２の複数のスタック要素をマイクロプロセッサとともに単一の集積回路内に 設け、この単一の集積回路の外部のランダムアクセスメモリとして構成された第 ３の複数のスタック要素を提供し、後入れ先出しスタックに項目を記憶させ、第 ２の複数のスタック要素にアクセスすることなく第１の複数のスタック要素から 第１の複数の項目を取り出し、第１の複数のスタック要素が空であるときは第２ の複数のスタック要素から第１の複数の項目を取り出し、第３の複数のスタック 要素にアクセスすることなく第２の複数のスタック要素から第２の複数の項目を 取り出し、第２の複数のスタック要素が空であるときは第３の複数のスタック要 素から第２の複数の項目を取り出す方法。
69. ６９．多項式を生成する方法であって、開始多項式値を提供し、この多項式のフ ィードバック項を右シフトし、開始多項式値の最下位ビットが“１”であるか“ ０”であるかを判定し、開始多項式値の最下位ビットが“１”である場合、多項 式のシフトされたフィードバック項に多項式のフィードバック項で排他的論理和 を実行し、開始多項式値の最小位ビットが“０”である場合、多項式のシフトさ れたフィードバック項を右シフトし、以上の動作を生成すべき多項式の桁数に等 しい総回数だけ繰り返す方法。
70. ７０．乗算を行う方法であって、乗数、被乗数および“０”を提供し、乗数の最 下位ビットが“１”であるか“０”であるかを判定し、被乗数と“０”を加算し 被乗数の最下位ビットが“１”である場合その和を左シフトし、開始多項式値の 最小位ビットが“０”である場合、“０”を記憶して部分的な結果を与え、乗数 を右シフトして右シフトされた乗数を与え、始めの動作を行った後は乗数の代わ りに右シフトされた乗数を用い、与えられた“０”の代わりに部分的な結果を用 いて以上の動作を繰り返し、この部分的な結果と被乗数の和あるいは通過した部 分的結果を左シフトし、この動作を乗数の桁数より１小さい数に等しい回数だけ 繰り返して所望の積を与える方法。