JPH05508054A - 自己増幅ダイナミックｍｏｓトランジスタメモリセルを有するデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 自己増幅ダイナミックＭＯ５）ランジスタメモリセルを有するデバイス本発明は 請求項１の前文による自己増幅ダイナミックＭＯ３Ｉ−ランジスタメモリセルを 存するデバイスに関する。

この形式の自己増幅ダイナミックＭＯ３Ｉ−ランジスタメモリセルを有するデバ イスは刊行物［アイ・イー・イー・イー・エレクトロニクス・デバイス・レター ズ」第イーディーエル３巻、第１号、１９８２年１月（第７〜１０頁）のツチャ およびイッミの論文ｒＶＬＳ　Ｉメモリ用の新しいダイナミックＲＡＭセル」か ら知られている。これはＭＯＳＦＥＴ、ＭＯＳコンデンサおよび接合ＦＥＴから 構成されている２つの書込み線および１つの読出し線を有するメモリセルである 。

本発明の課題は、冒頭に記載した種類の自己増幅ダイナミックＭＯ３）ランジス タメモリセルを有するデバイスであって、簡単に構成でき、短いアクセス時間を 可能にし、アルファ粒子の衝突に対する感度か弱く、またなかんずく、ピント線 上で読出し可能な電荷量が著しく小さくされることなしに、そのセルジオメトリ をスケーリング可能であるデバイスを提供することである。この［１１は、本発 明によれば、請求項１の特徴部分にあげられている構成により解決される。。

本発明により得られる利点は特に、本発明により構成された自己増幅ダイナミッ クＭＯ５）ランジスタメモリセルを有するデバイスが、冒頭にあげたメモリセル にくらべて同一の占有面積においてより高いキャパシタンス値およびよりわずか な漏れ電流損失に基づいて、より良好な電荷蓄積挙動が可能であることにある。

別の利点は、接合ＦＥＴと比較してＭＯＳ）ランジスタのより簡単な製造可能性 と、セル面積と比較して小さい敏感面積に基づくアルファ粒子に対するよりわず かな感度によりソフト−エラー率がよりわずかなことである。

請求項２ないし８には自己増幅ダイナミックＭＯ３）ランシスターメモリセルを をする本発明によるデバイスの好ましい実施ａｍがあげられている。

以下、図面により本発明を一層詳細に説明する。

第１図はブレーナ構成のトランジスタおよび電圧依存性抵抗としてのそれぞれｎ ’ｎ接合を有する本発明によるメモリセルデバイスの２つの隣接するＭＯＳ）ラ ンジスタメモリセルの断面図、 第２図はブレーナ構成のトランジスタおよび電圧依存性抵抗としてのそれぞれシ ぢットキ接合を有する本発明によるメモリセルデバイスのＭＯＳトランジスタメ モリセルの断面図、 第３図はブレーナ構成のトランジスタおよび電圧依存性抵抗としてのそれぞれｎ ’　ｐ”接合を有する本発明によるメモリセルデバイスのＭＯＳ）ランジスタメ モリセルの断面図、 第４図はブレーナ選択トランジスタおよびトレンチ構成のメモリトランジスタを 有する本発明によるメモリセルデバイスのＭＯＳトランジスタメモリセルの断面 図、 第５図は選択トランジスタおよびトレンチ構成のメモリトランジスタを存する本 発明によるメモリセルデバイスのＭＯ３Ｉ−ランジスタメモリセルの断面図、第 ６図は本発明によるメモリセルデバイスのＭＯＳ）ランジスタメモリセルの断面 図、 第７図は本発明によるメモリセルデバイスに情報を書込む際の時間的電圧経過を 示すダイアグラム、 第８図は本発明によるメモリセルデバイスのＭＯＳトランジスタメモリセルから 情報を読出す際の時間的電圧経過を示すダイアグラムである。

第１図の断面図は２つの隣接する本発明によるＭＯＳトランジスタメモリセルＺ およびＺ゛の好ましい実施例を示す、セルＺおよびＺ′はたとえばシリコンから 成りまた１＆準電位にあるｐドープされた基板ＰＳＵＢを有する。この基板ＰＳ ＵＢのなかにｎｏ　ドープされたドレイン領域りおよびＤ′、ｎドープされたド レイン−ソース領域ＤＳおよびＤＳ’および両メモリセルＺおよびＺ′に共通の ｎ゛ドープれたソース領域Ｓが基板ＰＳＵＢの表面から入れられている。共通の ソース領域Ｓは両メモリセルＺおよびＺ゛に共通のビット線ＢＬと接続されてい る。

メモリセルＺおよびＺ′は完全に対称であるから、以下にセルＺに対して述べる ことは相応の仕方でセルＺ′に対しても当てはまる０両メモリセルＺおよびセル Ｚ′に共通のソース領域Ｓと、ドレイン−ソース領域ＤＳと、両頭域ＳおよびＤ Ｓの間に位置する基板ＰＳＵＢとは薄いゲート酸化物ＧＯＸにより基板ＰＳＵＢ から隔てられたｎｏ　ドープされたゲート電極ＧＡＴと共に選択トランジスタＡ Ｔを形成する。ドレイン−ソース領域ＤＳは選択トランジスタＡＴのドレイン領 域を成しており、また同時にメモリトランジスタＳＴのソース領域を形成する。

メモリトランジスタＳＴはドレイン−ソース領域ＤＳ、ドレイン領域りおよびそ の端に位置する基板ＰＳＵＢから、薄いゲート酸化物ＧＯＸにより基板ＰＳυＢ から隔てられたｎｏ　ドープされた制御トランジスタＳＴのゲート電極ＧＳＴと 共に形成される。ドレイン領域りは供給電圧線■と、また選択トランジスタＡＴ のゲート電極ＧＡＴはワード線ＷＬと導電的に接続されている。制御トランジス タＳＴのゲート電極ＧＳＴおよびドレイン−ソース領域ＤＳは接触しており、ま たｎ０ｎ接合１を形成する。

第２図はブレーナ構成のトランジスタを有する本発明によるデバイスのメモリセ ルＺの好ましい実施例を示し、その際にこのメモリセルは第１図に示されている メモリセルにくらべて、メモリトランジスタＳＴのゲート電極ＧＳＴがシッット キ接合２によりドレイン−ソース領域ＤＳに接続されているという相違点を有す る。シ可フトキ接合２はここではｎ゛ドープれたゲート電極ＧＳＴおよび金属膜 Ｍにより形成される。

第３図には、第１図および第２図の場合のように、ブレーナ構成のトランジスタ を有する本発明によるデバイスのＭＯＳ）ランジスタメモリセルＺの好ましい実 施例が示されているが、第３図では、電圧依存性の抵抗をｎ″ｐ゛接合３により 形成するため、多結晶または多結晶ケイ化ｎ°ゲート電極ＧＳＴがｐ″領域Ｇに 当たっている。その際に十分に高い濃度にドープされたｐ’　ｎ’接合はソース ドレイン領域ＤＳへのオーム接触を形成する。

メモリセルを存する本発明によるデバイスのＭＯＳメモリセルの他の好ましい実 施例は、第４図に示されているように、ブレーナ構成の選択トランジスタＡＴお よびトレンチ構成のメモリトランジスタＳＴををする。この場合、ｎドープされ た基板Ｎ５ＵＢのなかに基準電位にあるｐドープされた領域ＰＣが位置しており 、そのなかにｎドープされたドレイン−ソース領域ＤＳおよびｎｏ　ドープされ たソース領域Ｓが表面０から入れられている。たとえば第１図中のように、ｎド −ブされたドレイン−ソース領域ＤＳ、共通のｎｏ　ドープされたソース領域Ｓ およびその間に位置するｐドープされた領域ＰＣにより、薄いゲート酸化物ＧＯ Ｘにより基板Ｎ５ＵＢから隔てられたｎｏ　ドープされた選択トランジスタＡＴ のゲート電極ＧＡＴと共に形成される。ソース領域Ｓはビット線ＢＬと、また選 択トランジスタＡＴのゲート電極ＧＡＴはワード線ＷＬと接続されている。基板 Ｎ５ＵＢのなかに、Ｐドープされた領域ＰＧよりも若干深い凹みＴ（）レンチ） がエツチングされている。ｎドープされた基板Ｎ５ＵＢはこの場合に供給電圧線 ■と接続されており、従ってチップ表面上には、セルの接触のために、マトリッ クス状に配置されたビットおよびワード線ＢＬおよびＷＬのみが必要である。ｎ ｏ　ドープされた制御トランジスタＳＴのゲート電［；ＳＴは大部分は凹みＴ（ トレンチ）のなかに設けられており、その際にゲートＳＮ域Ｃ３Ｔは薄いゲート 酸化物ＧＯＸにより基板Ｎ５ＵＢから隔てられており、また凹みＴを内張すして いる。内張すされた凹みの内部に、メモリトランジスタＳＴのゲートにおいて有 効なキャパシタンスＣの増大のために、たとえば多結晶シリコンから成り中間酸 化物ＺＯＸによりゲート領域ＧＳＴから絶縁されておりまたたとえばＶＤ＋、／ ２の電位にある導電性の範囲ＰＩ（板）が位置している。制御トランジスタＳＴ のゲート電極ＧＳＴおよびドレイン−ソース領域ＤＳは接触しており、またこう してｎ″ｎ接合１ａを形成する。

メモリセルの本発明によるデバイスのＭＯＳ）ランジスタメモリセルの第５図に 示されている好ましい実施例では、選択トランジスタＡＴも制御トランジスタＳ Ｔもトレンチ構成で実現されている。そのためにｎ゛ドープれた共通のソース領 域Ｓおよびｎｏ　ドープされたドレイン領域りが表面ＯからＰドープされた基板 ＰＳＵＢのなかに入れられており、またそれぞれ凹みＴ（トレンチ）の縁まで達 している。ｎｏ　ドープされたドレイン−ソース領域ＤＳは、メモリトランジス タＳＴのゲート電極ＧＳＴとドレイン−ソース領域ＤＳとの間のｎ″ｎ接合１ｂ を除き薄いゲート酸化物ＧＯＸにより内張すされている凹みＴのすぐ下側に位１ している。薄いゲート酸化物により内張すされている凹みＴのなかに、ゲート電 極ＧＳＴから絶縁されて、同しく選択トランジスタＡＴのゲート電１１１ｉＧＡ Ｔが位！している０選択トランジスタＡＴのゲート１ｉｌｌｊＧＡＴはワード線 ＷＬと接続されており、また、メモリトランジスタＳＴのゲート電極Ｃ３Ｔのよ うに、凹みの内面における中間酸化物ＺＯＸにより多結晶シリコンから成る凹み 充満物ＰＦから絶縁されている。ｎ°ドープされたドレイン領域りは供給電圧線 Ｖと、またｎ゛ドープれた共通のソース領域Ｓはビット線ＢＬと接続されている 。

トランジスタの実施形態であるプレーナ／プレーナ、プレーナ／トレンチ、トレ ンチ／ブレーナおよびトレンチ／トレンチのすべての組み合わせが製造可能であ る。もちろん第１図ないし第３図には接合工ないし３はブレーナ／ブレーナ実施 形態と共にのみ示されており、また第４図ないし第５図には接合１（１ａ、１ｂ ）はプレーナ／トレンチ実施形態ならびにトレンチ／トレンチと共にのみ示され ている。

メモリセルを有する本発明によるデバイスのＭＯＳトランジスタメモリセルの等 価回路図は第６図に示されており、その際に二義的または寄生的に有効な構成要 素は破線により示されている。基準電位とビット線ＢＬとの間にビット線電圧Ｕ 、がかかっており、また選択トランジスタＡＴのソース端子はビット線ＢＬと接 続されており、従ってピント線電流ｔｗがビット線ＢＬを流れる。基準電位とワ ード線ＷＬとの間にはワード線電圧Ｕ。がかかっており、また選択トランジスタ ＡＴのゲート端子はワード線ＷＬと導電的に接続されている０選択トランジスタ ＡＴのドレイン端子はメモリトランジスタＳＴのソース端子と共通のドレイン− ソース節点ＤＳＫを有し、この節点は抵抗Ｒおよびそれに対して並列なダイオー ドＤ１から成る電圧依存性抵抗ＶＲを介してメモリトランジスタＳＴのゲートと 接続されている。メモリトランジスタＳＴのゲートは基準電位に対してゲートキ ャパシタンスＣＧを有し、また供給電圧線■と基準電位との間に電圧＋ＶＩＨが かかっている。

ゲートキャパシタンスＣＧに対して追加的に、第４図中に示されている板Ｐ１に よりゲートキャパシタンスＣ６に対して並列接続される補助キャパシタンスＣＨ Ｉが作られる。第４図中で基板Ｎ５ＵＢは供給電圧ＶＩ１．と接続されているの で、特にここでは供給電圧線■とメモリトランジスタＳＴのゲートとの間のもう １つの補助キャパシタンスＣ２！を考慮に入れる必要がある。ｎドープされたド レイン−ソース領域ＤＳと隣接するＰドープされた領域ＰＵＳＢまたはＰＣとの 間の接合は阻止方向の原性の寄生ダイオードＤ　ＩＰｌｌを成しており、そわを 通って漏れｔ流ＩＬ！が流れる。論理“１′が記憶されている場合には、選択ト ランジスタＡＴへ流れる漏れ電流ｉＬ１が、ダイオードＤ　＋、、を通って流れ る漏れ電流ｉＬ！と共に、大きさに関してメモリトランジスタＳＴのサブスレン シルト電流ｌ、に一致することが達成される。この場合には、こうしてメモリト ランジスタＳＴのゲートにおいて有効なキャパシタンスＣが電圧依存性抵抗ＶＲ を経てドレイン−ソース節点ＤＳＫへ向かって放電し得ず、また論理“１”の情 報はより長く持続する。論理″０″が記憶されている場合にはメモリトランジス タＳＴの動作点はサブスレンッルド範囲内に位１する。サブスレンシルト電流ｉ ｔは共通のドレイン−ソース節点ＤＳＫの電位を、より高い漏れ電流ｉＬｌおよ びｉＬｚにより平衡状態が生ずるまで、若干上方にずらす。

論理“１゛（高）の読入れのためには、第７図に示されているように、ビット線 電圧ｕ、およびワード線電圧ＵＷが時間間隔り、ないしｔ８のなかでは値ｕｌＮ 、Ｕ工（高）を、またその他ではｆｌｕｍＬｓ　ｕｗｔ　（低）をとる９選択ト ランジスタＡＴがワード線電圧ＵＷ−Ｕ工（高）によりスイッチオンされている 間、与えられているビット線電圧ｕ１Ｍ（高）もビット線電圧ｕｌｌ（低）もＭ ＯＳトランジスタメモリセルのなかに読入れられる。論理″１”　（高）により 書かれたＭＯＳ）ランジスタメモリセルがビット線電圧ｕ＠＝ｕｍｔ（低）によ り時点ｔ２の後に再び部分的に放電しないためには、選択トランジスタＡＴは時 点ｔ２の前にワード線電圧Ｕ＋−−Ｕｗｔ　（低）に基づいて既に遮断しべきで あろう、論理“１”　（高）の読入れの際には選択トランジスタＡＴの導通の後 にピント線電圧Ｕ、＝Ｕ璽に（高）がドレイン−ソース節点ＤＳＫにかかってお り、またメモリトランジスタＳＴのゲートにおいて有効なキャパシタンスＣは導 通方向の極性の電圧依存性抵抗ＶＲを経てビット線電圧ｕｌ”ｕｌｌｌ（高）に 充電する。！圧依存性抵抗ＶＲはその際に数１０にΩのオーダーの低い抵抗値を 有する。

論理“０”　（低）の読入れの際には選択トランジスタＡＴの導通後にビット線 電圧ｕｌ−ｕｌＬ（低）がドレイン−ソース節点ＤＳＫにもかかり、その結果と して、電圧Ｕ□に充電されておりメモリトランジスタＳＴのゲートにおいて有効 なキャパシタンスＣが阻止方向の極性の電圧依存性抵抗ＶＲを経てｕｌＬに時定 数Ｔ＝Ｒ・Ｃで放電される。阻止方向の極性の電圧依存性抵抗ＶＲはその際にＭ Ω範囲内にある高い抵抗値Ｒを有する。キャパシタンスＣはその際に数ｆＦの範 囲内にある。メモリトランジスタのゲートにおいて有効なキャパシタンスＣの完 全な放電のためには時定数Ｔの何倍もの時間にわたって選択トランジスタＡＴが スイッチオンされていなければならない。

読出しのためには、時間間隔ｔ、ないしｔ、の間に値ｕｗ”’ｕｗ＊（高）を、 またそれ以外では値Ｕ。−ＵユＬ（低）をとる第８図に示されているワード線電 圧Ｕ。

が印加される０時間間隔ｔ、ないしｔ４の間はＵ。により駆動される選択トラン ジスタＡＴは導通させられており、またビット線ＢＬはそれによりドレイン−ソ ース節点ＤＳＫと接続されている。メモリトランジスタＳＴのゲートにおいて有 効なキャパシタンスＣがｕｌｌｌ（高）に充電されており、またビット線電圧ｕ 、ｍｕｌＬ（低）であれば、同じく第８図に示されているビット線電流１１がビ ット線ＢＬを流れる。過渡的なビット線電流ｉ、の下降エツジは主として時定数 Ｔ−Ｒ・Ｃにより決定され、また１１の時間積分は論理“ビ　（高）の読出しの 際に利用可能な電荷量Ｑを表す、メモリトランジスタＳＴを通る過渡的な電流の 流れ、従ってまた過渡的なビット線電流ｉ、は、ゲート電位が時間的に遅れてメ モリトランジスタのソース電位に追従し、またそれによりメモリトランジスタＳ Ｔのスレシッルド電圧よりも大きいゲート−ソース電圧が生ずることによって発 生される。を荷ＱはメモリトランジスタＳＴのゲートにおいて有効なキャパシタ ンスＣの電荷と、メモリトランジスタＳＴのドレイン電流の結果としての何倍も 大きい電荷とから成っている。！荷量Ｑが十分に大きいならば、所与のビット線 キャパシタンスにおいてピント線ＢＬ上の電圧パルスが論理ビとして検出され得 る。

ＭＯＳ）ランジスタメモリセルを有する本発明によるデバイスをより小さいセル ジオメトリにスケーリングする際にはチャネル幅およびチャネル長さがほぼ同し 尺度で減少し、このことはメモリトランジスタを通るほぼ不変のドレイン電流を 生しさせる０時定数Ｔ−Ｒ−Ｃも同じくほぼ不変にとどまる。なぜならば、低電 流および時定数Ｔがほぼ一定であることにより、利用可能な電荷量Ｑもほぼスケ ーリングに無関係である。

上記の実施例ではピント線電圧ｕ、−ｕ工（高）が論理“ｌ”に相当するが、相 応の仕方でビット線電圧ｕ　＠　−ｕ　ＩＬ　（低）も論理″１”に対応付けら れ得よう。

本発明によるデバイスは以上に示したようなｎチャネルテクノロジーだけでなく Ｐチャネルテクノロジーでも構成され得る。そのためにはすべてのドーピング領 域において導電形ｐをｎに、またその逆に交換し、また電圧の符号を変更すれば よい。

ＦＩＧ　Ｉ ＦＩＧ　２　ＦＩＧ　３ ＦＩＧ　４　ＦＩＧ　５ ＩＧ　６ 要約書 本発明は、自己増幅グイナミノクＭＯ３）ランジスタメモリを有するデバイスで あって、それかれゲートでワード線ＷＬと接続されているＭＯ３選択トランジス タと、ゲートにキャパシタンスＣが電荷記憶のために作用し得るＭＯＳメモリト ランジスタＳＴとを有するデバイスに関する。この自己増幅メモリセルはただ１ つのビット線ＢＬおよび１つのワード線ＷＬにより書込みおよび読出しをし得る ０両トランジスタＡＴおよびＳＴは直列に接続されており、また共通のドレイン −ソース領域ＤＳが電圧依存性抵抗ＶＲを介して制御トランジスタのゲート電極 ＧＳＴと接続されている０本発明の利点はなかんず（、ピント線ＢＬ上で続出し 可能な電荷量Ｑが減少されることなしにセルジオメトリがスケーリング可能であ ること、読出し可能な電荷量Ｑがメモリトランジスタのゲートにおいて有効なキ ャパシタンスＣのなかに記憶される電荷よりも大きいこと、また両ＭＯＳトラン ジスタＡＴおよびＳＴが比較的簡単に製造可能であることにある。

第４図 国際調査報告 国際調査報告

Claims (8)

【特許請求の範囲】
1. １．自己増幅ダイナミックＭＯＳトランジスタ−メモリセルを有するデバイスで あって、それぞれ１つのビット線とのみ導電的に接続されている多数のＭＯＳト ランジスタメモリセルを有し、ゲートでワード線と導電的に接続されているそれ ぞれ１つの選択トランジスタを有し、またそれぞれ１つのメモリトランジスタを 有し、そのゲートに情報を電荷の形態で記憶するためキャパシタンスが作用し得 るデバイスにおいて、 それぞれＭＯＳトランジスタメモリセルが単に１つのビット線（ＢＬ）およびた だ１つのワード線（ＷＬ）と導電的に接続されており、選択トランジスタ（ＡＴ ）もメモリトランジスタ（ＳＴ）もそれぞれＭＯＳトランジスタから成っている ことを特徴とする自己増幅ダイナミックＭＯＳトランジスタメモリセルを有する デバイス。
2. ２．ワード線（ＷＬ）がそれぞれ選択トランジスタ（ＡＴ）の第１の端子と導電 的に接続されており、またこの第１の端子が選択トランジスタ（ＡＴ）のゲート 端子であり、 選択トランジスタ（ＡＴ）の第２の端子がそれぞれビット線（ＢＬ）と導電的に 接続されており、 それぞれ選択トランジスタ（ＡＴ）の第３の端子およびメモリトランジスタ（Ｓ Ｔ）の第１の端子が共通のドレイン−ソース節点（ＤＳＫ）を形成しており、そ れぞれメモリトランジスタ（ＳＴ）の第２の端子が供給電圧（Ｖｐｐ）と導電的 に接続されており、また第３の端子がメモリトランジスタ（ＳＴ）のゲート端子 であり、 それぞれ電圧依存性抵抗（ＶＲ）が共通のドレイン−ソース節点（ＤＳＫ）をメ モリトランジスタ（ＳＴ）のゲートおよびそこにおいて有効なキャパシタンス（ Ｃ）と、低い抵抗値がキャパシタンス（Ｃ）の充電の際に、また高い抵抗値（Ｒ ）がその放電の際に生ずるように接続することを特徴とする請求の範囲１記載の 自己増幅ダイナミックＭＯＳトランジスタメモリセルを有するデバイス。
3. ３．それぞれ電圧依存性の抵抗（ＶＲ）が、メモリトランジスタ（ＳＴ）のゲー ト電極（ＧＳＴ）および両トランジスタ（ＡＴ、ＳＴ）の共通のドレイン−ソー ス領域（ＤＳ）が等しい導電形の半導体材料から成ることにより形成され、しか しその際にメモリトランジスタ（ＳＴ）のゲート電極（ＧＳＴ）はドレイン−ソ ース領域（ＤＳ）よりも高いドーピング濃度を有することを特徴とする請求の範 囲２記載の自己増幅ダイナミックＭＯＳトランジスタメモリセルを有するデバイ ス。
4. ４．それぞれメモリトランジスタ（ＳＴ）のゲート電極（ＧＳＴ）および両トラ ンジスタ（ＡＴ、ＳＴ）の共通のドレイン−ソース領域（ＤＳ）が高濃度にドー プされた等しい導電形の半導体材料から成り、しかしその際にメモリトランジス タ（ＳＴ）のゲート電極（ＧＳＴ）が共通のドレイン−ソース領域（ＤＳ）より も高いトーピング濃度を有し、また金属層（Ｍ）がメモリトランジスタ（ＳＴ） のゲート電極（ＧＳＴ）と共に、メモリトランジスタ（ＳＴ）のゲートにおいて 有効なキャパシタンス（Ｃ）の充電の際にこのキャパシタンス（Ｃ）の放電の際 よりも低い抵抗を有するショットキダイオードを形成することを特徴とする請求 の範囲２記載の自己増幅ダイナミックＭＯＳトランジスタメモリセルを有するデ バイス。
5. ５．それぞれメモリトランジスタ（ＳＴ）のゲート電極（ＧＳＴ）および両トラ ンジスタ（ＡＴ、ＳＴ）の共通のドレイン−ソース領域（ＤＳ）が等しい導電形 の高濃度にドープされた等しい導電形の半導体材料から成り、しかし追加的に、 メモリトランジスタ（ＳＴ）のゲートにおいて有効なキャパシタンス（Ｃ）の充 電の際にこのキャパシタンス（Ｃ）の放電の際よりも低い抵抗を有する電圧依存 性抵抗（ＶＲ）を生じさせるため、ゲート電極（ＧＳＴ）およびドレイン−ソー ス領域（ＤＳ）と異なる導電形の高濃度にドープされた領域がゲート電極（ＧＳ Ｔ）とドレイン−ソース領域（ＤＳ）との間に挿入されていることを特徴とする 請求の範囲２記載の自己増幅ダイナミックＭＯＳトランジスタメモリセルを有す るデバイス。
6. ６．それぞれ選択トランジスタ（ＡＴ）もメモリトランジスタ（ＳＴ）もプレー ナに構成されていることを特徴とする請求の範囲２記載の自己増幅ダイナミック ＭＯＳトランジスタメモリセルを有するデバイス。
7. ７．それぞれ選択トランジスタ（ＡＴ）はプレーナに構成されており、またメモ リトランジスタ（ＳＴ）は凹み（Ｔ）のなかに位置しており、その際に供給電圧 （Ｖｐｐ）が直接に基板（ＮＳＵＢ）を介して供給可能であることを特徴とする 請求の範囲２記載の自己増幅ダイナミックＭＯＳトランジスタメモリセルを有す るデバイス。
8. ８．それぞれ選択トランジスタ（ＡＴ）もメモリトランジスタ（ＳＴ）も同じ凹 み（Ｔ）のなかに位置しており、その際にメモリトランジスタ（ＳＴ）のゲート 電極（ＧＳＴ）は中間酸化物（ＺＯＸ）により選択トランジスタ（ＡＴ）のゲー ト電極（ＧＡＴ）から絶縁されていることを特徴とする請求の範囲２記載の自己 増幅ダイナミックＭＯＳトランジスタメモリセルを有するデバイス。