JPH0586081B2 - - Google Patents
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- JPH0586081B2 JPH0586081B2 JP1211216A JP21121689A JPH0586081B2 JP H0586081 B2 JPH0586081 B2 JP H0586081B2 JP 1211216 A JP1211216 A JP 1211216A JP 21121689 A JP21121689 A JP 21121689A JP H0586081 B2 JPH0586081 B2 JP H0586081B2
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- filter means
- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
- H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/144—Indexing scheme relating to amplifiers the feedback circuit of the amplifier stage comprising a passive resistor and passive capacitor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/372—Noise reduction and elimination in amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Description
［産業上の利用分野］
本発明は電子増幅器、特に低雑音ヒ素化ガリウ
ム（GaAs）電界効果トランジスタマイクロ波増
幅器に関する。 ［従来技術］ 現在知られているように、GaAs金属半導体電
界効果トランジスタ（MESFET）は最も低い雑
音指数を提供し、低雑音マイクロ波増幅器適用に
最良の装置である。このような適用において、
2.0dB以下の残音指数は特定の周波数に対して明
示されてもよい。このGaAsMESFET装置の欠
点はそれらが著しく反射する、すなわち非常に高
い反射係数を有し、それ故非常に不安定である、
すなわち容易に発振することである。低雑音増幅
器の構造において、GaAsMESFETを安定させ、
その固有の低雑音特性を保持していることが望ま
しい。 良く知られているように、増幅器の安定性は安
定係数Ｋによつて支配されている。無条件に安定
しているべき増幅器において、その安定係数Ｋは
広い周波数範囲において１よりも高く維持されて
いなければならない。現在、従来技術で使用され
た安定化回路網は低雑音動作および無条件の安定
性の両方を同時にもたらさない。 従来技術の方法は、GaAs増幅回路において抵
抗並列フイードバツクおよび抵抗・容量並列フイ
ードバツク安定化回路網の両方を使用している。
抵抗・容量並列フイードバツクは装置の低雑音特
性を保持するが、結果的に安定性を損なう。抵抗
並列フイードバツクは安定性を提供するが、雑音
指数は抵抗・容量並列フイードバツクよりも１桁
高い大きさのオーダーである。 ［問題の解決すべき課題］ したがつて、本発明の目的はマイクロ波増幅器
を改善することである。 本発明の別の目的はGaAs電界効果トランジス
タを使用するマイクロ波増幅器を改善することで
ある。 本発明のさらに別の目的は、例えば2.0dBより
も低い非常に低い雑音指数および非常に広い範囲
のマイクロ波周波数に対して安定性を呈する
GaAsMESFET構造を提供することである。 ［課題解決のための手段］ これらおよびその他の目的および利点は、本発
明により抵抗・容量・抵抗（Ｒ−Ｃ−Ｒ）直列装
置を含むGaAs電界効果トランジスタ用の並列フ
イードバツク回路網を設けることによつて達成さ
れる。Ｒ−Ｃ−Ｒ直列装置において分離した抵抗
器自体を使用することは改善された回路網特性を
保証する。さらに特性を最適にするために、Ｒ−
Ｃ−Ｒ直列回路は抵抗器によつて発生された雑音
を減衰するフイルタ手段と共同して使用される。
フイルタ手段は、フイードバツクループの対向す
る端部に設けられた１組のフイルタ回路間にＲ−
Ｃ−Ｒ直列装置を設けることによつて実行される
ことが好ましい。本発明は、しばしば相互作用し
低雑音マイクロ波増幅器構造における制御の難し
さを示すパラメータである安定性、利得および雑
音を同時にかつ最適に制御する能力を提供するも
のである。 適切なフイルタ手段と共にＲ−Ｃ−Ｒ直列回路
を使用することによつて、増幅器安定係数は
GaAs装置の固有の低雑音特性または利得を破壊
することなく、マルチオクターブ周波数の範囲に
わたつて１よりも高く維持されることができる。
例えば以下に記載されているようにフイルタ手段
と共にＲ−Ｃ−Ｒ装置を使用して１乃至18ギガヘ
ルツ（ＧHz）の周波数の範囲に対して１よりも高
い安定係数を得ることができる。 ［実施例］ 第１図は本発明の好ましい実施例にしたがつて
GaAsMESFET１１およびＲ−Ｃ−Ｒ並列フイ
ードバツクを使用する低雑音増幅器を示す。増幅
器は入力および出力RF整合回路１３，１５、
GaAsMESFET１１および並列フイードバツク
ループ１７を含む。MESFET１１はゲートＧ、
ドレインＤおよびソースＳを含む端子を有し、ソ
ースＳはボンドワイヤ２７によりRF接地点に接
続されている。MESFET１１はNEC社によつて
製造されたNE71000でもよい。 入力RF整合回路１３は伝送ライン（TRL）素
子Z6およびTRL素子Z5を含む。TRL素子Z6は一
方の端子でボンドワイヤ２３を介してMESFET
１１のゲートＧに接続されている。TRL素子Z6
の他方の端子は増幅器の入力１９を提供し、
TRL素子Z5の一方の端子に接続され、そのTRL
素子Z5の他方の端子はDC接地点に接続されてい
る。 出力RF整合回路１５はTRL素子Z7を含み、こ
れはボンドワイヤ２５によつてMESFET１１の
ドレインＤに接続されている。TRL素子Z7の他
方の端子は増幅器の出力２１を提供する。TRL
素子Z8は一方の端子が出力端子２１に接続され、
他方の端子がRF領域に接続されている。 RF整合回路１３，１５は標準整合回路であり、
それらの値はMESFET１１の入力および出力イ
ンピーダンスとそれぞれ整合するように選択され
る。示された回路１３，１５は“Ｌ”型整合回路
であるが、“Ｔ”または“π”型整合回路のよう
な別の構造も使用されることができる。 並列フイードバツクループ１７は２つのフイル
タ回路網１８，２０を含み、それぞれ１対の伝送
ライン素子を含む。第１のフイルタ回路網１８は
TRL素子Z1およびZ2を含み、第２のフイルタ回
路網２０は第３および第４のTRL素子Z3，Z4を
含む。 示されているように、TRL素子Z2の一方の端
子は第１の抵抗器R1に接続され、TRL素子Z3の
一方の端子は第２の抵抗器R2に接続されている。
キヤパシタＣは並列フイードバツク回路網１７を
完成するように第１および第２の抵抗器R1，R2
の間に直列に接続されている。したがつて、並列
フイードバツク回路網１７はＲ−Ｃ−Ｒ直列回路
および第２のフイルタ回路網２０と直列接続され
ている第１のフイルタ回路網１８を含む。 フイルタ１８，２０の間における抵抗器・キヤ
パシタ・抵抗器（R1−Ｃ−R2）回路は増幅器安
定化および利得調節を提供する。Ｒ−Ｃ−Ｒ構造
に配置された２つの抵抗器R1，R2はそれぞれ増
幅器安定係数Ｋが１乃至18GHzの広さのマルチオ
クターブ周波数範囲に対して１より下に降下しな
いように補助する。コンピユータシミユレーシヨ
ンは、第１図の回路から２つの抵抗器R1，R2の
いずれかを除去することが直接安定係数Ｋを低下
させることを示す。 抵抗器R1，R2は、補償されなければ雑音特性
を劣化する熱雑音を発生する。したがつて、フイ
ルタ回路網１８，２０はトランジスタ１１の装置
雑音指数に加えられる雑音を最小にするようにフ
イードバツクループ１７において発生された雑音
を減衰するために使用される。フイルタ１８，２
０自体は標準マイクロ波1/4波長伝送ラインセク
シヨンフイルタである。各フイルタ１８，２０中
の２つの伝送ラインセクシヨンは好ましい実施例
において十分な雑音除去を行うことが認められ
た。 第１図の回路のコンピユータ最適化は、同時に
所望する安定性、利得および雑音指数のために増
幅器を最適にするために使用されてもよい。最適
化はフイードバツクループ１７の各素子Z1，Z2，
Z3，Z4，R1.R2，Ｃに対する最初の素子値を選択
し、それらの素子の値における変動に制限を設
け、最適な組み合わせを選択するように値を設定
された制限内においてコンピユータによつて変化
させることによつて達成されてもよい。EESOF
社により市販されたタツチストーン（TM）ソフ
トウエアはこのために使用されてもよく、このよ
うな使用は当業者の技術範囲にある。GaAsマイ
クロ波増幅器の利得調節および安定性に対して抵
抗値および容量値の制限を定めることもまた当業
者の技術範囲にある。本発明によつてＲ−Ｃ−Ｒ
構成の２つの物理的にデイスクリートな抵抗器
R1，R2に抵抗値を分割することは安定性を向上
させる。 前記のようにTRL素子Z1，Z2，Z3およびZ4は
最初に1/4波長の送信ラインセクシヨンとして選
択され、波長は技術的に知られているように選択
された動作の中央周波数によつて決定される。良
好な動作はTRL素子Z1，Z2，Z3およびZ4が1/4波
長と少し異なるときに第２図に関して説明される
構造において達成されることが認められた。した
がつて、第２図の実施例においてTRL素子Z1の
インピーダンスは最適化によつてTRL素子Z2よ
りも高く選択され、同時に伝送ライン素子Z1およ
びZ2は最適化の後にそれぞれ1/4波長に等しくな
いように選択される。同様に第２図の第２のフイ
ルタ回路網２０において、TRL素子Z4は最適化
によつてTRL素子Z3よりも低いインピーダンス
であるように選択され、TRL素子Z3，Z4は最適
化の後に1/4波長に等しくないように選択される。
別の適用において、例えば異なるトランジスタを
使用することによつて最適化はTRL素子対Z1，
Z2とZ3，Z4の長さとインピーダンス値との間にお
いて異なる関係を決定する。 第２図は、Ｓバンド周波数範囲において2.0以
下の雑音指数を提供するように好ましい実施例に
したがつて構成されたGaAsMESFET増幅幅器
の薄膜マイクロ波分布集積回路の概略図である。
技術的に知られているように、このような回路は
典型的にアルミナ基体上に付着された金またはそ
の他の適切な導体から製造されている。第２図の
実施例において、抵抗器R1は1000オームの値を
有し、キヤパシタＣは33ピコフアラドの値を有
し、抵抗器R2は300オームの値を有する。回路か
らの抵抗器R1またはR2のいずれかの除去は、結
果的に１乃至18GHzの範囲におけるいくつかの周
波数で安定係数を１より下に降下させる。 伝送ライン素子Z1乃至Z8は0.025インチ
（0.0635cm）の厚さのアルミナ上に付着された金
から製造されることが好ましい。マイクロストリ
ツプラインにインピーダンスを適切に変形するこ
とによつて、フイルタTRL素子Z1，Z2，Z3およ
びZ4および残りのTRL素子Z5乃至Z8の長さおよ
び幅が決定される。以下の表は、0.025インチ
（0.0635cm）の厚さのアルミナ（絶縁定数εr＝9.8）
基体上に構成され、2GHzの中央周波数（波長λ
＝2.312インチ）で動作するマイクロストリツプ
回路（第２図）用の伝送ライン素子のZ1乃至Z8の
長さおよび幅をそれぞれ示す：
ム（GaAs）電界効果トランジスタマイクロ波増
幅器に関する。 ［従来技術］ 現在知られているように、GaAs金属半導体電
界効果トランジスタ（MESFET）は最も低い雑
音指数を提供し、低雑音マイクロ波増幅器適用に
最良の装置である。このような適用において、
2.0dB以下の残音指数は特定の周波数に対して明
示されてもよい。このGaAsMESFET装置の欠
点はそれらが著しく反射する、すなわち非常に高
い反射係数を有し、それ故非常に不安定である、
すなわち容易に発振することである。低雑音増幅
器の構造において、GaAsMESFETを安定させ、
その固有の低雑音特性を保持していることが望ま
しい。 良く知られているように、増幅器の安定性は安
定係数Ｋによつて支配されている。無条件に安定
しているべき増幅器において、その安定係数Ｋは
広い周波数範囲において１よりも高く維持されて
いなければならない。現在、従来技術で使用され
た安定化回路網は低雑音動作および無条件の安定
性の両方を同時にもたらさない。 従来技術の方法は、GaAs増幅回路において抵
抗並列フイードバツクおよび抵抗・容量並列フイ
ードバツク安定化回路網の両方を使用している。
抵抗・容量並列フイードバツクは装置の低雑音特
性を保持するが、結果的に安定性を損なう。抵抗
並列フイードバツクは安定性を提供するが、雑音
指数は抵抗・容量並列フイードバツクよりも１桁
高い大きさのオーダーである。 ［問題の解決すべき課題］ したがつて、本発明の目的はマイクロ波増幅器
を改善することである。 本発明の別の目的はGaAs電界効果トランジス
タを使用するマイクロ波増幅器を改善することで
ある。 本発明のさらに別の目的は、例えば2.0dBより
も低い非常に低い雑音指数および非常に広い範囲
のマイクロ波周波数に対して安定性を呈する
GaAsMESFET構造を提供することである。 ［課題解決のための手段］ これらおよびその他の目的および利点は、本発
明により抵抗・容量・抵抗（Ｒ−Ｃ−Ｒ）直列装
置を含むGaAs電界効果トランジスタ用の並列フ
イードバツク回路網を設けることによつて達成さ
れる。Ｒ−Ｃ−Ｒ直列装置において分離した抵抗
器自体を使用することは改善された回路網特性を
保証する。さらに特性を最適にするために、Ｒ−
Ｃ−Ｒ直列回路は抵抗器によつて発生された雑音
を減衰するフイルタ手段と共同して使用される。
フイルタ手段は、フイードバツクループの対向す
る端部に設けられた１組のフイルタ回路間にＲ−
Ｃ−Ｒ直列装置を設けることによつて実行される
ことが好ましい。本発明は、しばしば相互作用し
低雑音マイクロ波増幅器構造における制御の難し
さを示すパラメータである安定性、利得および雑
音を同時にかつ最適に制御する能力を提供するも
のである。 適切なフイルタ手段と共にＲ−Ｃ−Ｒ直列回路
を使用することによつて、増幅器安定係数は
GaAs装置の固有の低雑音特性または利得を破壊
することなく、マルチオクターブ周波数の範囲に
わたつて１よりも高く維持されることができる。
例えば以下に記載されているようにフイルタ手段
と共にＲ−Ｃ−Ｒ装置を使用して１乃至18ギガヘ
ルツ（ＧHz）の周波数の範囲に対して１よりも高
い安定係数を得ることができる。 ［実施例］ 第１図は本発明の好ましい実施例にしたがつて
GaAsMESFET１１およびＲ−Ｃ−Ｒ並列フイ
ードバツクを使用する低雑音増幅器を示す。増幅
器は入力および出力RF整合回路１３，１５、
GaAsMESFET１１および並列フイードバツク
ループ１７を含む。MESFET１１はゲートＧ、
ドレインＤおよびソースＳを含む端子を有し、ソ
ースＳはボンドワイヤ２７によりRF接地点に接
続されている。MESFET１１はNEC社によつて
製造されたNE71000でもよい。 入力RF整合回路１３は伝送ライン（TRL）素
子Z6およびTRL素子Z5を含む。TRL素子Z6は一
方の端子でボンドワイヤ２３を介してMESFET
１１のゲートＧに接続されている。TRL素子Z6
の他方の端子は増幅器の入力１９を提供し、
TRL素子Z5の一方の端子に接続され、そのTRL
素子Z5の他方の端子はDC接地点に接続されてい
る。 出力RF整合回路１５はTRL素子Z7を含み、こ
れはボンドワイヤ２５によつてMESFET１１の
ドレインＤに接続されている。TRL素子Z7の他
方の端子は増幅器の出力２１を提供する。TRL
素子Z8は一方の端子が出力端子２１に接続され、
他方の端子がRF領域に接続されている。 RF整合回路１３，１５は標準整合回路であり、
それらの値はMESFET１１の入力および出力イ
ンピーダンスとそれぞれ整合するように選択され
る。示された回路１３，１５は“Ｌ”型整合回路
であるが、“Ｔ”または“π”型整合回路のよう
な別の構造も使用されることができる。 並列フイードバツクループ１７は２つのフイル
タ回路網１８，２０を含み、それぞれ１対の伝送
ライン素子を含む。第１のフイルタ回路網１８は
TRL素子Z1およびZ2を含み、第２のフイルタ回
路網２０は第３および第４のTRL素子Z3，Z4を
含む。 示されているように、TRL素子Z2の一方の端
子は第１の抵抗器R1に接続され、TRL素子Z3の
一方の端子は第２の抵抗器R2に接続されている。
キヤパシタＣは並列フイードバツク回路網１７を
完成するように第１および第２の抵抗器R1，R2
の間に直列に接続されている。したがつて、並列
フイードバツク回路網１７はＲ−Ｃ−Ｒ直列回路
および第２のフイルタ回路網２０と直列接続され
ている第１のフイルタ回路網１８を含む。 フイルタ１８，２０の間における抵抗器・キヤ
パシタ・抵抗器（R1−Ｃ−R2）回路は増幅器安
定化および利得調節を提供する。Ｒ−Ｃ−Ｒ構造
に配置された２つの抵抗器R1，R2はそれぞれ増
幅器安定係数Ｋが１乃至18GHzの広さのマルチオ
クターブ周波数範囲に対して１より下に降下しな
いように補助する。コンピユータシミユレーシヨ
ンは、第１図の回路から２つの抵抗器R1，R2の
いずれかを除去することが直接安定係数Ｋを低下
させることを示す。 抵抗器R1，R2は、補償されなければ雑音特性
を劣化する熱雑音を発生する。したがつて、フイ
ルタ回路網１８，２０はトランジスタ１１の装置
雑音指数に加えられる雑音を最小にするようにフ
イードバツクループ１７において発生された雑音
を減衰するために使用される。フイルタ１８，２
０自体は標準マイクロ波1/4波長伝送ラインセク
シヨンフイルタである。各フイルタ１８，２０中
の２つの伝送ラインセクシヨンは好ましい実施例
において十分な雑音除去を行うことが認められ
た。 第１図の回路のコンピユータ最適化は、同時に
所望する安定性、利得および雑音指数のために増
幅器を最適にするために使用されてもよい。最適
化はフイードバツクループ１７の各素子Z1，Z2，
Z3，Z4，R1.R2，Ｃに対する最初の素子値を選択
し、それらの素子の値における変動に制限を設
け、最適な組み合わせを選択するように値を設定
された制限内においてコンピユータによつて変化
させることによつて達成されてもよい。EESOF
社により市販されたタツチストーン（TM）ソフ
トウエアはこのために使用されてもよく、このよ
うな使用は当業者の技術範囲にある。GaAsマイ
クロ波増幅器の利得調節および安定性に対して抵
抗値および容量値の制限を定めることもまた当業
者の技術範囲にある。本発明によつてＲ−Ｃ−Ｒ
構成の２つの物理的にデイスクリートな抵抗器
R1，R2に抵抗値を分割することは安定性を向上
させる。 前記のようにTRL素子Z1，Z2，Z3およびZ4は
最初に1/4波長の送信ラインセクシヨンとして選
択され、波長は技術的に知られているように選択
された動作の中央周波数によつて決定される。良
好な動作はTRL素子Z1，Z2，Z3およびZ4が1/4波
長と少し異なるときに第２図に関して説明される
構造において達成されることが認められた。した
がつて、第２図の実施例においてTRL素子Z1の
インピーダンスは最適化によつてTRL素子Z2よ
りも高く選択され、同時に伝送ライン素子Z1およ
びZ2は最適化の後にそれぞれ1/4波長に等しくな
いように選択される。同様に第２図の第２のフイ
ルタ回路網２０において、TRL素子Z4は最適化
によつてTRL素子Z3よりも低いインピーダンス
であるように選択され、TRL素子Z3，Z4は最適
化の後に1/4波長に等しくないように選択される。
別の適用において、例えば異なるトランジスタを
使用することによつて最適化はTRL素子対Z1，
Z2とZ3，Z4の長さとインピーダンス値との間にお
いて異なる関係を決定する。 第２図は、Ｓバンド周波数範囲において2.0以
下の雑音指数を提供するように好ましい実施例に
したがつて構成されたGaAsMESFET増幅幅器
の薄膜マイクロ波分布集積回路の概略図である。
技術的に知られているように、このような回路は
典型的にアルミナ基体上に付着された金またはそ
の他の適切な導体から製造されている。第２図の
実施例において、抵抗器R1は1000オームの値を
有し、キヤパシタＣは33ピコフアラドの値を有
し、抵抗器R2は300オームの値を有する。回路か
らの抵抗器R1またはR2のいずれかの除去は、結
果的に１乃至18GHzの範囲におけるいくつかの周
波数で安定係数を１より下に降下させる。 伝送ライン素子Z1乃至Z8は0.025インチ
（0.0635cm）の厚さのアルミナ上に付着された金
から製造されることが好ましい。マイクロストリ
ツプラインにインピーダンスを適切に変形するこ
とによつて、フイルタTRL素子Z1，Z2，Z3およ
びZ4および残りのTRL素子Z5乃至Z8の長さおよ
び幅が決定される。以下の表は、0.025インチ
（0.0635cm）の厚さのアルミナ（絶縁定数εr＝9.8）
基体上に構成され、2GHzの中央周波数（波長λ
＝2.312インチ）で動作するマイクロストリツプ
回路（第２図）用の伝送ライン素子のZ1乃至Z8の
長さおよび幅をそれぞれ示す：
【表】
【表】
第２図に示された回路の付加的な素子は、導体
４１と４３との間に設けられた入力DC遮断キヤ
パシタCB1および導体５９と６１との間に位置さ
れた出力DC遮断キヤパシタCB2を含む。それぞ
れ0.050×0.050平方インチ（0.127×0.127cm）で
ある導電パツド６７，６８および７０は、フイー
ドバツクループにおいてフイルタ１８および２０
の伝送ラインセクシヨンにZ2およびZ3に薄膜抵抗
器R1、チツプキヤパシタＣおよび薄膜抵抗器R2
を接続し、フイードバツクループ１７のＲ−Ｃ−
Ｒ部分を完成するために使用される。 第３図は、第２図に示されたＲ−Ｃ−Ｒ安定化
回路の相互接続したマイクロストリツプの断面図
を示す。示されたように、薄膜チツプ抵抗器R1
はTRL素子Z2と導電パツド７０との間に接続さ
れている。ワイヤボンド７２は導電パツド７０の
上面に配置されたチツプキヤパシタＣに設ける。
薄膜チツプ抵抗器R2は導電パツド６８と導電パ
ツド６７との間に接続される。 第２図はさらに種々の回路素子の接地および相
互接続のための多数の接地パツド４５，５１，５
３，５５および導電パツド４７，４９，５７，６
３，６５を示す。L1で示された等価インダクタ
ンスを有するTRL素子Z5は接地パツド４５によ
つて接地されている。チツプキヤパシタC1は
MESFET１１のソースに接続され、一方の端子
で接地パツド５３により接地されている。同一の
ソースに接続されたチツプキヤパシタC2は接地
パツド５１上に設けられ、ボンドワイヤによつて
導電パツド４９に接続されている。薄膜チツプ抵
抗器R3は２つの導電パツド４９，４７間に接続
され、ボンドワイヤ接続によつて接地パツド５１
に実効的に接地されている。L2で示された等価
インダクタンスを有するTRL素子Z8は一方の端
子で導電パツド５９に接続され、他方の端子で導
電パツド５７に接続されている。チツプキヤパシ
タC3は導電パツド５７と接地パツド５５との間
に接続されている。接地パツド４５，５１，５
３，５５および導電パツド４７，４９，５７，６
３，６５はまた技術的に知られているようにアル
ミナ上に付着された金から構成されることが好ま
しい。 第４図はMESFET１１用のD.C.バイアス回路
網を示す。MESFET１１のゲートＧは入力遮断
キヤパシタCB1に接続され、インダクタンスL1に
より接地されている。MESFET１１のソースＳ
はキヤパシタC1，C2および抵抗器R3に共通に接
続され、これらの素子C1，C2，R3の他端は接地
されている。MESFET１１のドレインＤはイン
ダクタンスL2（チヨークとして作用する）を通し
てバイアス電源VDを供給され、出力遮断キヤパ
シタCB2と直列に接続されている。バイアスキヤ
パシタC3は電源VDと接地点との間に接続されて
いる。第４図に示されているようなバイアス回路
は当業者の技術的範囲において十分構成されるも
のである。 上記の増幅器は低雑音を有するが中間の電定在
波比（VSWR）（＜2.0：１）しか持たないので、
第５図に示されたような回路が低いVSWRおよ
び良好な雑音指数の両方が必要とされるシステム
において使用される。第５図によると、それぞれ
第１図または第２図のように構成された２つの増
幅器７８，８０はマイクロ波回路においてハイブ
リツドカツプラ８１，８３と接続されている。本
発明にしたがつて構成された増幅器７８，８０の
使用は別にして、第５図の回路は通常のハイブリ
ツド回路である。 第５図において、ハイブリツドカツプラ８１，
８３は技術的に良く知られているような3dBラン
ジ（Lange）カツプラであることが好ましい。第
５図の回路の入力は入力カツプラ８１の第１の端
子８８である。入力カツプラ８１の第２の端子は
技術的に知られているように50オームの負荷８５
を通つて接地されている。同様に出力カツプラ８
３は50オームの負荷８７を通して接地され、第２
の端子が回路の出力端子８９を形成する。好まし
い実施例による第１および第２の増幅器７８およ
び８０は、技術的に知られているように２つのカ
ツプラ８１，８３の端子の間に接続されている。
このような適用において、ハイブリツド損失がこ
の装置における雑音指数に直接加えられても、
1.25：１よりかなり良好なVSWRを達成し、一方
要求される安定性および利得と共に2dBより下の
低雑音指数を保持することができる。 上記の素子値および回路網は、例えば種々の回
路特性および種々の適用に対する要求を満足させ
て種々の実施例を実現するように当業者により変
更、修正および調整されることができることが理
解されるであろう。したがつて、本発明は添付の
請求の範囲の各請求項の技術的範囲を逸脱するこ
となくここに特定して記載された以外に実現され
てもよいことが理解されるべきである。
４１と４３との間に設けられた入力DC遮断キヤ
パシタCB1および導体５９と６１との間に位置さ
れた出力DC遮断キヤパシタCB2を含む。それぞ
れ0.050×0.050平方インチ（0.127×0.127cm）で
ある導電パツド６７，６８および７０は、フイー
ドバツクループにおいてフイルタ１８および２０
の伝送ラインセクシヨンにZ2およびZ3に薄膜抵抗
器R1、チツプキヤパシタＣおよび薄膜抵抗器R2
を接続し、フイードバツクループ１７のＲ−Ｃ−
Ｒ部分を完成するために使用される。 第３図は、第２図に示されたＲ−Ｃ−Ｒ安定化
回路の相互接続したマイクロストリツプの断面図
を示す。示されたように、薄膜チツプ抵抗器R1
はTRL素子Z2と導電パツド７０との間に接続さ
れている。ワイヤボンド７２は導電パツド７０の
上面に配置されたチツプキヤパシタＣに設ける。
薄膜チツプ抵抗器R2は導電パツド６８と導電パ
ツド６７との間に接続される。 第２図はさらに種々の回路素子の接地および相
互接続のための多数の接地パツド４５，５１，５
３，５５および導電パツド４７，４９，５７，６
３，６５を示す。L1で示された等価インダクタ
ンスを有するTRL素子Z5は接地パツド４５によ
つて接地されている。チツプキヤパシタC1は
MESFET１１のソースに接続され、一方の端子
で接地パツド５３により接地されている。同一の
ソースに接続されたチツプキヤパシタC2は接地
パツド５１上に設けられ、ボンドワイヤによつて
導電パツド４９に接続されている。薄膜チツプ抵
抗器R3は２つの導電パツド４９，４７間に接続
され、ボンドワイヤ接続によつて接地パツド５１
に実効的に接地されている。L2で示された等価
インダクタンスを有するTRL素子Z8は一方の端
子で導電パツド５９に接続され、他方の端子で導
電パツド５７に接続されている。チツプキヤパシ
タC3は導電パツド５７と接地パツド５５との間
に接続されている。接地パツド４５，５１，５
３，５５および導電パツド４７，４９，５７，６
３，６５はまた技術的に知られているようにアル
ミナ上に付着された金から構成されることが好ま
しい。 第４図はMESFET１１用のD.C.バイアス回路
網を示す。MESFET１１のゲートＧは入力遮断
キヤパシタCB1に接続され、インダクタンスL1に
より接地されている。MESFET１１のソースＳ
はキヤパシタC1，C2および抵抗器R3に共通に接
続され、これらの素子C1，C2，R3の他端は接地
されている。MESFET１１のドレインＤはイン
ダクタンスL2（チヨークとして作用する）を通し
てバイアス電源VDを供給され、出力遮断キヤパ
シタCB2と直列に接続されている。バイアスキヤ
パシタC3は電源VDと接地点との間に接続されて
いる。第４図に示されているようなバイアス回路
は当業者の技術的範囲において十分構成されるも
のである。 上記の増幅器は低雑音を有するが中間の電定在
波比（VSWR）（＜2.0：１）しか持たないので、
第５図に示されたような回路が低いVSWRおよ
び良好な雑音指数の両方が必要とされるシステム
において使用される。第５図によると、それぞれ
第１図または第２図のように構成された２つの増
幅器７８，８０はマイクロ波回路においてハイブ
リツドカツプラ８１，８３と接続されている。本
発明にしたがつて構成された増幅器７８，８０の
使用は別にして、第５図の回路は通常のハイブリ
ツド回路である。 第５図において、ハイブリツドカツプラ８１，
８３は技術的に良く知られているような3dBラン
ジ（Lange）カツプラであることが好ましい。第
５図の回路の入力は入力カツプラ８１の第１の端
子８８である。入力カツプラ８１の第２の端子は
技術的に知られているように50オームの負荷８５
を通つて接地されている。同様に出力カツプラ８
３は50オームの負荷８７を通して接地され、第２
の端子が回路の出力端子８９を形成する。好まし
い実施例による第１および第２の増幅器７８およ
び８０は、技術的に知られているように２つのカ
ツプラ８１，８３の端子の間に接続されている。
このような適用において、ハイブリツド損失がこ
の装置における雑音指数に直接加えられても、
1.25：１よりかなり良好なVSWRを達成し、一方
要求される安定性および利得と共に2dBより下の
低雑音指数を保持することができる。 上記の素子値および回路網は、例えば種々の回
路特性および種々の適用に対する要求を満足させ
て種々の実施例を実現するように当業者により変
更、修正および調整されることができることが理
解されるであろう。したがつて、本発明は添付の
請求の範囲の各請求項の技術的範囲を逸脱するこ
となくここに特定して記載された以外に実現され
てもよいことが理解されるべきである。
第１図は本発明の好ましい実施例の回路図であ
る、第２図は好ましい実施例のマイクロストリツ
プレイアウトの概略図である。第３図は、第２図
のＲ−Ｃ−Ｒフイードバツク装置のマイクロスト
リツプの断面図である。第４図はトランジスタ
DCバイアス回路網を示す。第５図はハイブリツ
ドカツプラを使用するマイクロ波回路中の好まし
い実施例による増幅器を示すブロツク図である。 １１……GaAsMESFET、１３，１５……RF
整合回路、１７……並列フイードバツクループ、
１８，２０……フイルタ回路、２３，２５，２７
……ボンドワイヤ、４５，５１，５３，５５……
接地パツド、４７，４９，５７，６３，６５，６
７，６８，７０……導電パツド、７８，８０……
増幅器、８１，８３……ハイブリツドカツプラ。
る、第２図は好ましい実施例のマイクロストリツ
プレイアウトの概略図である。第３図は、第２図
のＲ−Ｃ−Ｒフイードバツク装置のマイクロスト
リツプの断面図である。第４図はトランジスタ
DCバイアス回路網を示す。第５図はハイブリツ
ドカツプラを使用するマイクロ波回路中の好まし
い実施例による増幅器を示すブロツク図である。 １１……GaAsMESFET、１３，１５……RF
整合回路、１７……並列フイードバツクループ、
１８，２０……フイルタ回路、２３，２５，２７
……ボンドワイヤ、４５，５１，５３，５５……
接地パツド、４７，４９，５７，６３，６５，６
７，６８，７０……導電パツド、７８，８０……
増幅器、８１，８３……ハイブリツドカツプラ。
Claims (1)
- 【特許請求の範囲】 １ マイクロ波周波数範囲において動作し、ドレ
インとゲートとの間に接続されたフイードバツク
手段を有する電界効果トランジスタを具備する増
幅器において、 前記フイードバツク手段は前記トランジスタの
ドレインとゲート間に接続された並列フイードバ
ツク回路網を含み、第１の抵抗器、キヤパシタお
よび第２の抵抗器を有し、第１の抵抗器、キヤパ
シタおよび第２の抵抗器は直列接続され、第１お
よび第２の抵抗器の値は周波数のマルチオクター
ブ範囲にわたつて前記増幅器に対して１よりも大
きい安定係数Ｋを得るように選択されることを特
徴とする増幅器。 ２ 前記直列接続された第１の抵抗器、キヤパシ
タおよび第２の抵抗器は第１および第２の端子を
有する直列回路を構成し、 前記並列フイードバツク回路はさらに 前記ゲートに接続された第１の端子および第２
の端子を有する第１のフイルタ手段と、 前記ドレインに接続された第１の端子および第
２の端子を有する第２のフイルタ手段とを含み、 前記第１のフイルタ手段の第２の端子は前記直
列回路の第１の端子に接続され、前記第２のフイ
ルタ手段の第２の端子は前記直列回路の第２の端
子に接続されていることを特徴とする請求項１記
載の増幅器。 ３ 前記第１および第２のフイルタ手段は前記並
列フイードバツク回路において発生された雑音を
減衰することを特徴とする請求項２記載の増幅
器。 ４ 前記フイルタ手段はそれぞれ第１および第２
の伝送ラインセクシヨンを含むことを特徴とする
請求項３記載の増幅器。 ５ 前記第１および第２の伝送ラインセクシヨン
はそれぞれ1/4波長と長さが等しくないことを特
徴とする請求項４記載の増幅器。 ６ 前記第１および第２のフイルタ手段はそれぞ
れローインピーダンスおよびハイインピーダンス
を含んでいることを特徴とする請求項２記載の増
幅器。 ７ 各フイルタ手段のローおよびハイインピーダ
ンスはそれぞれ長さが1/4波長と等しくない短い
および長い伝送ラインセクシヨンをそれぞれ含
み、前記波長は前記増幅器回路の動作の選択され
た周波数によつて決定されることを特徴とする請
求項６記載の増幅器。 ８ 前記電界効果トランジスタはヒ化ガリウム電
界効果トランジスタであることを特徴とする請求
項１乃至７のいずれか１項記載の増幅器。 ９ 前記CaAsトランジスタはマイクロ波周波数
範囲で動作するMESFETで構成されることを特
徴とする請求項８記載の増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/232,728 US4878033A (en) | 1988-08-16 | 1988-08-16 | Low noise microwave amplifier having optimal stability, gain, and noise control |
| US232.728 | 1988-08-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113610A JPH02113610A (ja) | 1990-04-25 |
| JPH0586081B2 true JPH0586081B2 (ja) | 1993-12-09 |
Family
ID=22874307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211216A Granted JPH02113610A (ja) | 1988-08-16 | 1989-08-16 | 最適な安定性、利得および雑音制御を持つ低雑音マイクロ波増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4878033A (ja) |
| EP (1) | EP0355670B1 (ja) |
| JP (1) | JPH02113610A (ja) |
| CA (1) | CA1284360C (ja) |
| DE (1) | DE68917050T2 (ja) |
| IL (1) | IL91376A0 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2633119B1 (fr) * | 1988-06-21 | 1990-11-09 | Labo Electronique Physique | Circuit actif hyperfrequences du type passe-tout |
| JPH0785528B2 (ja) * | 1989-12-25 | 1995-09-13 | 日本電気株式会社 | 高出力マイクロ波ミリ波トランジスタ安定化回路 |
| ES2065221B1 (es) * | 1992-04-23 | 1995-10-16 | Univ Madrid Complutense | Procedimiento para diseñar un amplificador de microondas con especificaciones determinadas de perdidas por reflexiones, figura de ruido y ganancia de transduccion. |
| GB2268348B (en) * | 1992-06-30 | 1996-01-03 | Texas Instruments Ltd | Noise reduction circuit |
| GB2272121B (en) * | 1992-10-26 | 1996-03-27 | Plessey Semiconductors Ltd | Amplifiers |
| DE19507133C2 (de) * | 1995-03-01 | 1998-06-04 | Siemens Ag | Schaltungsanordnung eines Ultra-Breitband Empfängers |
| GB2411062B (en) | 2004-02-11 | 2007-11-28 | Nujira Ltd | Resonance suppression for power amplifier output network |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US32132A (en) * | 1861-04-23 | Steam-trap | ||
| JPS6012683B2 (ja) | 1977-03-11 | 1985-04-03 | 株式会社日立製作所 | 映像信号再生回路 |
| JPH109003A (ja) * | 1996-06-27 | 1998-01-13 | Hitachi Constr Mach Co Ltd | エンジンの停止装置 |
-
1988
- 1988-08-16 US US07/232,728 patent/US4878033A/en not_active Expired - Fee Related
-
1989
- 1989-08-16 DE DE68917050T patent/DE68917050T2/de not_active Expired - Fee Related
- 1989-08-16 CA CA000608519A patent/CA1284360C/en not_active Expired - Fee Related
- 1989-08-16 JP JP1211216A patent/JPH02113610A/ja active Granted
- 1989-08-16 EP EP89115048A patent/EP0355670B1/en not_active Expired - Lifetime
- 1989-08-22 IL IL91376A patent/IL91376A0/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0355670A2 (en) | 1990-02-28 |
| JPH02113610A (ja) | 1990-04-25 |
| IL91376A0 (en) | 1990-04-29 |
| EP0355670A3 (en) | 1990-10-17 |
| DE68917050T2 (de) | 1994-11-10 |
| EP0355670B1 (en) | 1994-07-27 |
| US4878033A (en) | 1989-10-31 |
| CA1284360C (en) | 1991-05-21 |
| DE68917050D1 (de) | 1994-09-01 |
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