JPH06132533A - Ｔｆｔアレイ基板の製造方法 - Google Patents
Ｔｆｔアレイ基板の製造方法Info
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- JPH06132533A JPH06132533A JP27962392A JP27962392A JPH06132533A JP H06132533 A JPH06132533 A JP H06132533A JP 27962392 A JP27962392 A JP 27962392A JP 27962392 A JP27962392 A JP 27962392A JP H06132533 A JPH06132533 A JP H06132533A
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- Japan
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- film
- low resistance
- semiconductor film
- electrode
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 低抵抗半導体保護膜と半導体膜との高選択エ
ッチングをする。 【構成】 チャネル部の低抵抗半導体層をプラズマ中で
塩素イオンまたは塩素ラジカルを形成するガスと、プラ
ズマ中で弗素イオンまたは弗素ラジカルを形成するガス
または不活性ガスの少なくとも 1つからなるガスとの混
合ガスのプラズマを用いてドライエッチング加工する。
ッチングをする。 【構成】 チャネル部の低抵抗半導体層をプラズマ中で
塩素イオンまたは塩素ラジカルを形成するガスと、プラ
ズマ中で弗素イオンまたは弗素ラジカルを形成するガス
または不活性ガスの少なくとも 1つからなるガスとの混
合ガスのプラズマを用いてドライエッチング加工する。
Description
【０００１】
【産業上の利用分野】本発明はＴＦＴアレイ基板の製造
方法に関し、とくにこの技術を使用するアクティブマト
リックス型液晶表示素子用薄膜トランジスタの製造方法
に関する。
方法に関し、とくにこの技術を使用するアクティブマト
リックス型液晶表示素子用薄膜トランジスタの製造方法
に関する。
【０００２】
【従来の技術】近年、液晶表示素子は、薄型軽量、低消
費電力という大きな利点をもつため、日本語ワードプロ
セッサやディスクトップパーソナルコンピュータ等のＯ
Ａ機器の表示装置に多用されており、それと共に、液晶
表示素子の製造技術や生産性の向上が強く望まれてい
る。とくに、薄膜トランジスタ（以下、ＴＦＴと称す
る。）などの 3端子素子を表示画素の１つ１つにスイッ
チとして接続したアクティブマトリックス型の液晶表示
素子は、大画面が得られやすいこと、製造に従来の半導
体製造技術が応用できることなどから注目されており、
用いられるＴＦＴの開発研究も活発に行われている。た
とえば、ＴＦＴが形成されたガラス基板を一方の基板と
する液晶表示素子についてはすでに知られている（IEEE
Trans.on Electron Devices,995〜1001,[20],1973）。
費電力という大きな利点をもつため、日本語ワードプロ
セッサやディスクトップパーソナルコンピュータ等のＯ
Ａ機器の表示装置に多用されており、それと共に、液晶
表示素子の製造技術や生産性の向上が強く望まれてい
る。とくに、薄膜トランジスタ（以下、ＴＦＴと称す
る。）などの 3端子素子を表示画素の１つ１つにスイッ
チとして接続したアクティブマトリックス型の液晶表示
素子は、大画面が得られやすいこと、製造に従来の半導
体製造技術が応用できることなどから注目されており、
用いられるＴＦＴの開発研究も活発に行われている。た
とえば、ＴＦＴが形成されたガラス基板を一方の基板と
する液晶表示素子についてはすでに知られている（IEEE
Trans.on Electron Devices,995〜1001,[20],1973）。
【０００３】このような従来のＴＦＴを用いた液晶表示
素子の構成および製造方法について図２を参照して説明
する。図２はＴＦＴを用いた液晶表示素子の表示画素部
の断面図の一例である。ガラスなどからなる絶縁基板を
前面ガラス基板１として、その上に走査電極線（図示せ
ず）とゲート電極２を同時に形成して、さらにゲート絶
縁膜３、半導体膜４を順に成膜する。つぎに低抵抗半導
体膜５を成膜し半導体膜４と同時にパターニングする。
その後、画素電極６の形成、電極パッド上のゲート絶縁
膜の除去を行い、信号電極（図示せず）およびソース電
極８、ドレイン電極７を形成する。このままではソース
電極８とドレイン電極７は低抵抗半導体膜５により短絡
している。そこで、ソース電極８とドレイン電極７上に
あるレジストをマスクにしてチャネル領域の低抵抗半導
体膜５を除去する。最後にＴＦＴアレイ基板を保護する
ために絶縁膜９を形成する。
素子の構成および製造方法について図２を参照して説明
する。図２はＴＦＴを用いた液晶表示素子の表示画素部
の断面図の一例である。ガラスなどからなる絶縁基板を
前面ガラス基板１として、その上に走査電極線（図示せ
ず）とゲート電極２を同時に形成して、さらにゲート絶
縁膜３、半導体膜４を順に成膜する。つぎに低抵抗半導
体膜５を成膜し半導体膜４と同時にパターニングする。
その後、画素電極６の形成、電極パッド上のゲート絶縁
膜の除去を行い、信号電極（図示せず）およびソース電
極８、ドレイン電極７を形成する。このままではソース
電極８とドレイン電極７は低抵抗半導体膜５により短絡
している。そこで、ソース電極８とドレイン電極７上に
あるレジストをマスクにしてチャネル領域の低抵抗半導
体膜５を除去する。最後にＴＦＴアレイ基板を保護する
ために絶縁膜９を形成する。
【０００４】このようにして作製したＴＦＴアレイ基板
に、表面に遮光膜１１、対向電極１２および配向膜１３
が順に形成された後面ガラス基板１０を配向膜を対向さ
せ、その間隙に液晶組成物１４を封入して液晶セルを作
製する。さらにこのような液晶セルに外部回路を接続し
てケースに収納してＴＦＴを用いた液晶表示素子（以
下、ＴＦＴ−ＬＣＤと称する。）を製造する。
に、表面に遮光膜１１、対向電極１２および配向膜１３
が順に形成された後面ガラス基板１０を配向膜を対向さ
せ、その間隙に液晶組成物１４を封入して液晶セルを作
製する。さらにこのような液晶セルに外部回路を接続し
てケースに収納してＴＦＴを用いた液晶表示素子（以
下、ＴＦＴ−ＬＣＤと称する。）を製造する。
【０００５】上述のＴＦＴ−ＬＣＤの製造工程におい
て、とくにＴＦＴアレイ基板の製造に際して、下層の半
導体膜４の性能を損なうことなく低抵抗半導体膜５を選
択的にエッチングしなければならないため、チャネル領
域の低抵抗半導体膜５を除去する工程はＴＦＴアレイ基
板の特性に与える影響が大きい。この低抵抗半導体膜５
にはリンをドープしたｎ型半導体や硼素をドープしたｐ
型半導体が、半導体膜４にはシリコン母材とした多結晶
シリコン（poly-Si ）や非晶質シリコン（a-Si）等が使
用されている。また、これらのエッチング方法としては
プラズマエッチング技術が用いられている。たとえば低
抵抗半導体膜５としてｎ＋型のa-Siを用いたＴＦＴ−Ｌ
ＣＤの場合、ｎ＋型のa-Si膜のエッチングにCF4 と O2
からなる混合ガスを使用することが知られている。
て、とくにＴＦＴアレイ基板の製造に際して、下層の半
導体膜４の性能を損なうことなく低抵抗半導体膜５を選
択的にエッチングしなければならないため、チャネル領
域の低抵抗半導体膜５を除去する工程はＴＦＴアレイ基
板の特性に与える影響が大きい。この低抵抗半導体膜５
にはリンをドープしたｎ型半導体や硼素をドープしたｐ
型半導体が、半導体膜４にはシリコン母材とした多結晶
シリコン（poly-Si ）や非晶質シリコン（a-Si）等が使
用されている。また、これらのエッチング方法としては
プラズマエッチング技術が用いられている。たとえば低
抵抗半導体膜５としてｎ＋型のa-Siを用いたＴＦＴ−Ｌ
ＣＤの場合、ｎ＋型のa-Si膜のエッチングにCF4 と O2
からなる混合ガスを使用することが知られている。
【０００６】
【発明が解決しようとする課題】しかしながら、プラズ
マエッチングにおける半導体膜４と低抵抗半導体膜５と
の選択比がほぼ 1に等しいため、エッチング速度や膜厚
のむら等、および薄膜形成やパターン成型工程で通常起
こる変動が、そのまま半導体膜の膜厚に影響して、膜厚
を所定の厚さの範囲に保持するのが困難であるとの問題
がある。
マエッチングにおける半導体膜４と低抵抗半導体膜５と
の選択比がほぼ 1に等しいため、エッチング速度や膜厚
のむら等、および薄膜形成やパターン成型工程で通常起
こる変動が、そのまま半導体膜の膜厚に影響して、膜厚
を所定の厚さの範囲に保持するのが困難であるとの問題
がある。
【０００７】この問題に対処するため、半導体膜の膜厚
を十分に厚くするとか、薄膜形成工程やパターン成型工
程での均一性を向上させるために薄膜形成工程用装置な
どを厳密に管理するとかしているが、十分でないとの問
題がある。
を十分に厚くするとか、薄膜形成工程やパターン成型工
程での均一性を向上させるために薄膜形成工程用装置な
どを厳密に管理するとかしているが、十分でないとの問
題がある。
【０００８】さらに、ＴＦＴ−ＬＣＤの大型化に伴って
使用する基板も大型化しているので、量産性を加味した
プロセスマージンを得る必要性もさらに増してきた。
使用する基板も大型化しているので、量産性を加味した
プロセスマージンを得る必要性もさらに増してきた。
【０００９】本発明は、かかる課題に対処してなされた
もので、ＴＦＴ−ＬＣＤの製造工程の、とくにＴＦＴア
レイ基板の製造方法において、低抵抗半導体保護膜と半
導体膜との高選択エッチングをすることができる製造方
法を提供することを目的とする。
もので、ＴＦＴ−ＬＣＤの製造工程の、とくにＴＦＴア
レイ基板の製造方法において、低抵抗半導体保護膜と半
導体膜との高選択エッチングをすることができる製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のＴＦＴアレイ基
板の製造方法は、基板と、この基板上に形成された所定
の電極および絶縁層を介してシリコンを母材とする半導
体層および低抵抗半導体層を順に形成する工程と、半導
体層および低抵抗半導体層の上にソース電極およびドレ
イン電極とをチャネル領域を設けて形成する工程と、チ
ャネル領域の低抵抗半導体層を混合ガスのプラズマを用
いてドライエッチング加工する工程とからなるＴＦＴア
レイ基板の製造方法において、混合ガスは、プラズマ中
で塩素イオンまたは塩素ラジカルを形成するガスと、プ
ラズマ中で弗素イオンまたは弗素ラジカルを形成するガ
スまたは不活性ガスの少なくとも 1つからなるガスとの
混合ガスからなることを特徴とする。
板の製造方法は、基板と、この基板上に形成された所定
の電極および絶縁層を介してシリコンを母材とする半導
体層および低抵抗半導体層を順に形成する工程と、半導
体層および低抵抗半導体層の上にソース電極およびドレ
イン電極とをチャネル領域を設けて形成する工程と、チ
ャネル領域の低抵抗半導体層を混合ガスのプラズマを用
いてドライエッチング加工する工程とからなるＴＦＴア
レイ基板の製造方法において、混合ガスは、プラズマ中
で塩素イオンまたは塩素ラジカルを形成するガスと、プ
ラズマ中で弗素イオンまたは弗素ラジカルを形成するガ
スまたは不活性ガスの少なくとも 1つからなるガスとの
混合ガスからなることを特徴とする。
【００１１】本発明に係わるプラズマ中で塩素イオンま
たは塩素ラジカルを形成するガスとしては、HCl 、Cl2
ガスなどの分子中に塩素原子を含むなどが使用できる。
たは塩素ラジカルを形成するガスとしては、HCl 、Cl2
ガスなどの分子中に塩素原子を含むなどが使用できる。
【００１２】本発明に係わるプラズマ中で弗素イオンま
たは弗素ラジカルを形成するガスは、CF4 、 C2 F6 、
C3 F8 、 CHF3 などのフルオロカーボン系のガスやSF
6 ガスなどが使用できる。また、不活性ガスとしては、
ヘリウム、ネオン、アルゴン、クリプトン、キセノン、
窒素ガス等を使用することができる。
たは弗素ラジカルを形成するガスは、CF4 、 C2 F6 、
C3 F8 、 CHF3 などのフルオロカーボン系のガスやSF
6 ガスなどが使用できる。また、不活性ガスとしては、
ヘリウム、ネオン、アルゴン、クリプトン、キセノン、
窒素ガス等を使用することができる。
【００１３】プラズマ中で塩素イオンまたは塩素ラジカ
ルを形成するガスと、プラズマ中で弗素イオンまたは弗
素ラジカルを形成するガスまたは不活性ガスの少なくと
も 1つからなるガスとの混合割合は、プラズマエッチン
グ工程でのガス圧力、ガスの種類、ガス濃度などによっ
て変化するが、低抵抗半導体層と半導体層とのエッチン
グ速度の選択比が少なくとも 2以上となる混合比率であ
ることが好ましい。
ルを形成するガスと、プラズマ中で弗素イオンまたは弗
素ラジカルを形成するガスまたは不活性ガスの少なくと
も 1つからなるガスとの混合割合は、プラズマエッチン
グ工程でのガス圧力、ガスの種類、ガス濃度などによっ
て変化するが、低抵抗半導体層と半導体層とのエッチン
グ速度の選択比が少なくとも 2以上となる混合比率であ
ることが好ましい。
【００１４】本発明に係わるドライエッチング加工法と
しては、励起ガスエッチング、プラズマエッチング、反
応性イオンエッチング、スパッタエッチング、反応性イ
オンビームエッチング、イオンビームエッチングなどを
挙げることができる。
しては、励起ガスエッチング、プラズマエッチング、反
応性イオンエッチング、スパッタエッチング、反応性イ
オンビームエッチング、イオンビームエッチングなどを
挙げることができる。
【００１５】なお、本発明に係わる基板上に形成された
所定の電極および絶縁層を介してシリコンを母材とする
半導体層および低抵抗半導体層を順に形成する工程と、
半導体層および低抵抗半導体層の上にソース電極および
ドレイン電極とをチャネル領域を設けて形成する工程と
は、ＴＦＴに使用されているスパッタリング法やホトリ
ソグラフィ法などの公知の方法を使用することができ
る。また、上述の工程の前後においてチャネル領域の上
部または下部にゲート電極および絶縁膜を形成する工程
を有することが好ましい。
所定の電極および絶縁層を介してシリコンを母材とする
半導体層および低抵抗半導体層を順に形成する工程と、
半導体層および低抵抗半導体層の上にソース電極および
ドレイン電極とをチャネル領域を設けて形成する工程と
は、ＴＦＴに使用されているスパッタリング法やホトリ
ソグラフィ法などの公知の方法を使用することができ
る。また、上述の工程の前後においてチャネル領域の上
部または下部にゲート電極および絶縁膜を形成する工程
を有することが好ましい。
【００１６】
【作用】プラズマ中で塩素イオンまたは塩素ラジカルを
形成するガスとしてCl2 ガスを、不活性ガスとしてアル
ゴンガスを使用した混合ガスを用いてエッチングした場
合の作用について説明する。使用した装置は平行平板電
極を備えた容量結合型の装置を用い、カソード電極には
13.56MHの高周波電圧を印加した。被エッチング対象の
基板はカソード電極側に保持している。Cl2 ガス流量に
対してアルゴンガスを約 30 ％混合させた場合、低抵抗
半導体膜のエッチング速度は 710オングストローム／mi
n.で半導体膜のエッチング速度は 230オングストローム
／min.で選択比 3.1が得られた。さらにCl2 ガス圧力、
流量を変化させることにより、低抵抗半導体膜のエッチ
ング速度は 700〜2100オングストローム／min.に、半導
体膜のエッチング速度は 200〜1000オングストローム／
min.に変化し、選択比にして2.5〜3.1 の値が得られ
た。
形成するガスとしてCl2 ガスを、不活性ガスとしてアル
ゴンガスを使用した混合ガスを用いてエッチングした場
合の作用について説明する。使用した装置は平行平板電
極を備えた容量結合型の装置を用い、カソード電極には
13.56MHの高周波電圧を印加した。被エッチング対象の
基板はカソード電極側に保持している。Cl2 ガス流量に
対してアルゴンガスを約 30 ％混合させた場合、低抵抗
半導体膜のエッチング速度は 710オングストローム／mi
n.で半導体膜のエッチング速度は 230オングストローム
／min.で選択比 3.1が得られた。さらにCl2 ガス圧力、
流量を変化させることにより、低抵抗半導体膜のエッチ
ング速度は 700〜2100オングストローム／min.に、半導
体膜のエッチング速度は 200〜1000オングストローム／
min.に変化し、選択比にして2.5〜3.1 の値が得られ
た。
【００１７】また、Cl2 ガス流量に対してCF4 ガスを 2
5 ％混合させた場合、低抵抗半導体膜のエッチング速度
は 1080 オングストローム／min.で半導体膜のエッチン
グ速度は 370オングストローム／min.で選択比 2.9が得
られた。さらにCl2 ガス流量に対してCF4 ガスを 150％
と増量すると、低抵抗半導体膜のエッチング速度は 113
0 オングストローム／min.で半導体膜のエッチング速度
は 430オングストローム／min.となり選択比 2.6が得ら
れた。いずれの場合にも 2〜5 の選択比が得られた。こ
れは、従来のCF4 と O2 からなる混合ガスを使用するプ
ラズマエッチングにおいて選択比がほぼ 1に等しいのと
比較すると大幅に向上している。
5 ％混合させた場合、低抵抗半導体膜のエッチング速度
は 1080 オングストローム／min.で半導体膜のエッチン
グ速度は 370オングストローム／min.で選択比 2.9が得
られた。さらにCl2 ガス流量に対してCF4 ガスを 150％
と増量すると、低抵抗半導体膜のエッチング速度は 113
0 オングストローム／min.で半導体膜のエッチング速度
は 430オングストローム／min.となり選択比 2.6が得ら
れた。いずれの場合にも 2〜5 の選択比が得られた。こ
れは、従来のCF4 と O2 からなる混合ガスを使用するプ
ラズマエッチングにおいて選択比がほぼ 1に等しいのと
比較すると大幅に向上している。
【００１８】
【実施例】以下、本発明を図面を参照して詳細に説明す
る。図１はＴＦＴアレイ基板の表示画素部の概略断面の
一部を示し、図２はＴＦＴ液晶表示素子の表示画素部の
概略断面の一部を示す図である。
る。図１はＴＦＴアレイ基板の表示画素部の概略断面の
一部を示し、図２はＴＦＴ液晶表示素子の表示画素部の
概略断面の一部を示す図である。
【００１９】実施例１ 前面ガラス基板１上に、モリブデン・タンタル合金薄膜
をスパッタ法により約0.2μm 形成してレジストを塗布
後、ホトリソグラフィ法によりストライプ状の走査電極
線とこの走査電極に電気的に接続しているゲート電極２
のパターンをプラズマエッチングにより形成する。つぎ
にプラズマＣＶＤ法によって、ゲート絶縁膜３として
0.3μm の窒化けい素（ SiNx ）と、半導体膜４として
0.3μm の非晶質けい素（a-Si）とを連続して堆積す
る。つぎにプラズマＣＶＤ法によって、リンを約1020個
／mol ドープした低抵抗半導体膜５（ n+ a-Si）を0.05
μm 成膜し、ホトリソグラフィ法により半導体膜４およ
び低抵抗半導体膜５を同時に成形する。その後、外部と
電気的に接続が必要な部分、たとえば電極パット上のゲ
ート絶縁膜３をホトリソグラフィ法により除去する。つ
ぎにスパッタリング法で、インジウム・錫酸化膜（ＩＴ
Ｏ膜）を約 0.1μmの厚さに堆積させホトリソグラフィ
法により画素電極６を形成する。さらに0.05μm のモリ
ブデンと 1.0μm のアルミニウムからなる導電膜をスパ
ッタリング法で堆積し、ホトリソグラフィ法により信号
電極線とこの信号電極線に電気的に接続しているドレイ
ン電極７とソース電極８をプラズマエッチング法で同時
に成形する。
をスパッタ法により約0.2μm 形成してレジストを塗布
後、ホトリソグラフィ法によりストライプ状の走査電極
線とこの走査電極に電気的に接続しているゲート電極２
のパターンをプラズマエッチングにより形成する。つぎ
にプラズマＣＶＤ法によって、ゲート絶縁膜３として
0.3μm の窒化けい素（ SiNx ）と、半導体膜４として
0.3μm の非晶質けい素（a-Si）とを連続して堆積す
る。つぎにプラズマＣＶＤ法によって、リンを約1020個
／mol ドープした低抵抗半導体膜５（ n+ a-Si）を0.05
μm 成膜し、ホトリソグラフィ法により半導体膜４およ
び低抵抗半導体膜５を同時に成形する。その後、外部と
電気的に接続が必要な部分、たとえば電極パット上のゲ
ート絶縁膜３をホトリソグラフィ法により除去する。つ
ぎにスパッタリング法で、インジウム・錫酸化膜（ＩＴ
Ｏ膜）を約 0.1μmの厚さに堆積させホトリソグラフィ
法により画素電極６を形成する。さらに0.05μm のモリ
ブデンと 1.0μm のアルミニウムからなる導電膜をスパ
ッタリング法で堆積し、ホトリソグラフィ法により信号
電極線とこの信号電極線に電気的に接続しているドレイ
ン電極７とソース電極８をプラズマエッチング法で同時
に成形する。
【００２０】つぎにドレイン電極７とソース電極８の上
にあるレジストをマスクとして、チャネル領域となる低
抵抗半導体膜５のプラズマエッチングを行う。使用する
ガスはCl2 ガスとアルゴンガスとの混合ガスを使用し、
混合比率はCl2 ガス流量に対してアルゴンガスを 30 ％
とした。このとき低抵抗半導体膜５のエッチング速度は
710オングストローム／min.が得られた。また、比較用
として別に用意した半導体膜４では 230オングストロー
ム／min.が得られ、選択比 3.1が得られた。
にあるレジストをマスクとして、チャネル領域となる低
抵抗半導体膜５のプラズマエッチングを行う。使用する
ガスはCl2 ガスとアルゴンガスとの混合ガスを使用し、
混合比率はCl2 ガス流量に対してアルゴンガスを 30 ％
とした。このとき低抵抗半導体膜５のエッチング速度は
710オングストローム／min.が得られた。また、比較用
として別に用意した半導体膜４では 230オングストロー
ム／min.が得られ、選択比 3.1が得られた。
【００２１】最後に、つぎに窒化けい素（ SiNx ）のよ
うな絶縁膜９をガラス基板１上に約0.1μm から 1.0μm
の厚さで堆積してホトリソグラフィ法により電気的に
接続が必要な部分の絶縁膜９を取り除き、配向膜１３を
形成してＴＦＴアレイ基板を作製する。このようにして
作製したＴＦＴアレイ基板の特性を測定した結果、従来
のＴＦＴアレイ基板より、暗電流が小さくなり、同じ大
型基板内における各部位での特性バラツキが大幅に減少
し良好な特性を再現性よく示した。
うな絶縁膜９をガラス基板１上に約0.1μm から 1.0μm
の厚さで堆積してホトリソグラフィ法により電気的に
接続が必要な部分の絶縁膜９を取り除き、配向膜１３を
形成してＴＦＴアレイ基板を作製する。このようにして
作製したＴＦＴアレイ基板の特性を測定した結果、従来
のＴＦＴアレイ基板より、暗電流が小さくなり、同じ大
型基板内における各部位での特性バラツキが大幅に減少
し良好な特性を再現性よく示した。
【００２２】さらに、図２に示すように、このＴＦＴア
レイ基板を前面ガラス基板１として、表面に非画素電極
部分からの透過光、およびＴＦＴへの入射光を遮蔽する
ためのブラックマトリックスと呼ばれる遮光膜１１とイ
ンジウム・錫酸化膜（ＩＴＯ膜）などからなる透明な対
向電極１２を形成したガラス基板を後面ガラス基板１０
として、前面ガラス基板１のＴＦＴ形成側と後面ガラス
基板１０の対向電極１２形成側にそれぞれ液晶配向膜１
３を形成し、配向処理を施した後配向処理面を内側とし
て、前面ガラス基板１と後面ガラス基板１０を約 10 μ
m の間隔で平行に対向させて貼り合わせ、その間に液晶
組成物１４を封入して液晶セルを構成する。さらにこの
ような液晶セルに外部回路を接続してケースに収納して
ＴＦＴを用いた液晶表示素子（以下、ＴＦＴ−ＬＣＤと
称する。）を製造する。
レイ基板を前面ガラス基板１として、表面に非画素電極
部分からの透過光、およびＴＦＴへの入射光を遮蔽する
ためのブラックマトリックスと呼ばれる遮光膜１１とイ
ンジウム・錫酸化膜（ＩＴＯ膜）などからなる透明な対
向電極１２を形成したガラス基板を後面ガラス基板１０
として、前面ガラス基板１のＴＦＴ形成側と後面ガラス
基板１０の対向電極１２形成側にそれぞれ液晶配向膜１
３を形成し、配向処理を施した後配向処理面を内側とし
て、前面ガラス基板１と後面ガラス基板１０を約 10 μ
m の間隔で平行に対向させて貼り合わせ、その間に液晶
組成物１４を封入して液晶セルを構成する。さらにこの
ような液晶セルに外部回路を接続してケースに収納して
ＴＦＴを用いた液晶表示素子（以下、ＴＦＴ−ＬＣＤと
称する。）を製造する。
【００２３】このＴＦＴ−ＬＣＤの信号線と走査電極線
に所定の電圧を印加して液晶画面で評価したところ、む
らがなく良好な画面が得られた。
に所定の電圧を印加して液晶画面で評価したところ、む
らがなく良好な画面が得られた。
【００２４】実施例２ 混合ガス比率をCl2 ガス流量に対してCF4 ガスを 25 ％
混合させた以外は実施例１と同一の材料、工程でＴＦＴ
アレイ基板を作製する。この場合、低抵抗半導体膜のエ
ッチング速度は 1080 オングストローム／min.で半導体
膜のエッチング速度は 370オングストローム／min.で選
択比 2.9が得られた。さらにCl2 ガス流量に対してCF4
ガスを 150％と増量すると、低抵抗半導体膜のエッチン
グ速度は1130 オングストローム／min.で半導体膜のエ
ッチング速度は 430オングストローム／min.となり選択
比 2.6が得られた。また、ＴＦＴアレイ基板およびＴＦ
Ｔ−ＬＣＤの特性評価も実施例１と同一の結果が得られ
た。
混合させた以外は実施例１と同一の材料、工程でＴＦＴ
アレイ基板を作製する。この場合、低抵抗半導体膜のエ
ッチング速度は 1080 オングストローム／min.で半導体
膜のエッチング速度は 370オングストローム／min.で選
択比 2.9が得られた。さらにCl2 ガス流量に対してCF4
ガスを 150％と増量すると、低抵抗半導体膜のエッチン
グ速度は1130 オングストローム／min.で半導体膜のエ
ッチング速度は 430オングストローム／min.となり選択
比 2.6が得られた。また、ＴＦＴアレイ基板およびＴＦ
Ｔ−ＬＣＤの特性評価も実施例１と同一の結果が得られ
た。
【００２５】
【発明の効果】本発明のＴＦＴアレイ基板の製造方法
は、チャネル領域の低抵抗半導体層をドライエッチング
加工する工程において、混合ガスがプラズマ中で塩素イ
オンまたは塩素ラジカルを形成するガスと、プラズマ中
で弗素イオンまたは弗素ラジカルを形成するガスまたは
不活性ガスの少なくとも 1つからなるガスとの混合ガス
からなるので、低抵抗半導体層とその下部にある半導体
層との選択的エッチングが容易に行える。その結果、良
好なＴＦＴ−ＬＣＤの特性が再現性よく、なおかつ大型
基板全面にわたりバラツキなく得られる。それに伴い、
むらのないコントラストに優れた良好な画面が得られ
る。また、半導体層をよりいっそう薄膜化できるのでプ
ロセスマージンが向上する。
は、チャネル領域の低抵抗半導体層をドライエッチング
加工する工程において、混合ガスがプラズマ中で塩素イ
オンまたは塩素ラジカルを形成するガスと、プラズマ中
で弗素イオンまたは弗素ラジカルを形成するガスまたは
不活性ガスの少なくとも 1つからなるガスとの混合ガス
からなるので、低抵抗半導体層とその下部にある半導体
層との選択的エッチングが容易に行える。その結果、良
好なＴＦＴ−ＬＣＤの特性が再現性よく、なおかつ大型
基板全面にわたりバラツキなく得られる。それに伴い、
むらのないコントラストに優れた良好な画面が得られ
る。また、半導体層をよりいっそう薄膜化できるのでプ
ロセスマージンが向上する。
【図１】ＴＦＴアレイ基板の表示画素部の概略断面を示
す図である。
す図である。
【図２】ＴＦＴを用いた液晶表示素子の表示画素部の概
略断面を示す図である。
略断面を示す図である。
１………前面ガラス基板、２………ゲート電極、３……
…ゲート絶縁膜、４………半導体膜、５………低抵抗半
導体膜、６………画素電極、７………ドレイン電極、８
………ソース電極、９………絶縁膜、１０………後面ガ
ラス基板、１１………遮光膜、１２………対向電極、１
３………液晶配向膜、１４………液晶組成物。
…ゲート絶縁膜、４………半導体膜、５………低抵抗半
導体膜、６………画素電極、７………ドレイン電極、８
………ソース電極、９………絶縁膜、１０………後面ガ
ラス基板、１１………遮光膜、１２………対向電極、１
３………液晶配向膜、１４………液晶組成物。
Claims (1)
- 【請求項１】 基板と、この基板上に形成された所定の
電極および絶縁層を介してシリコンを母材とする半導体
層および低抵抗半導体層を順に形成する工程と、前記半
導体層および低抵抗半導体層の上にソース電極およびド
レイン電極とをチャネル領域を設けて形成する工程と、
前記チャネル領域の低抵抗半導体層を混合ガスのプラズ
マを用いてドライエッチング加工する工程とからなるＴ
ＦＴアレイ基板の製造方法において、 前記混合ガスは、プラズマ中で塩素イオンまたは塩素ラ
ジカルを形成するガスと、プラズマ中で弗素イオンまた
は弗素ラジカルを形成するガスまたは不活性ガスの少な
くとも 1つからなるガスとの混合ガスからなることを特
徴とするＴＦＴアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27962392A JPH06132533A (ja) | 1992-10-19 | 1992-10-19 | Ｔｆｔアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27962392A JPH06132533A (ja) | 1992-10-19 | 1992-10-19 | Ｔｆｔアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132533A true JPH06132533A (ja) | 1994-05-13 |
Family
ID=17613562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27962392A Withdrawn JPH06132533A (ja) | 1992-10-19 | 1992-10-19 | Ｔｆｔアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132533A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004542A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 박막 트랜지스터-액정 표시 장치 및 그 제조방법 |
| JP2009531842A (ja) * | 2006-03-30 | 2009-09-03 | ユニヴェルスィテ ドゥ ヌシャテル | 起伏のある透明導電層及びその製造方法 |
| JP2012053473A (ja) * | 2000-04-26 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
-
1992
- 1992-10-19 JP JP27962392A patent/JPH06132533A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004542A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 박막 트랜지스터-액정 표시 장치 및 그 제조방법 |
| JP2012053473A (ja) * | 2000-04-26 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| US8514151B2 (en) | 2000-04-26 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and driving method thereof |
| JP2015018252A (ja) * | 2000-04-26 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 表示装置及び表示装置の作製方法 |
| JP2016105173A (ja) * | 2000-04-26 | 2016-06-09 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2017041451A (ja) * | 2000-04-26 | 2017-02-23 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2018066994A (ja) * | 2000-04-26 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2019040190A (ja) * | 2000-04-26 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2020030415A (ja) * | 2000-04-26 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2009531842A (ja) * | 2006-03-30 | 2009-09-03 | ユニヴェルスィテ ドゥ ヌシャテル | 起伏のある透明導電層及びその製造方法 |
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Legal Events
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|---|---|---|---|
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