JPH06161747A - データ処理装置 - Google Patents

データ処理装置

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JPH06161747A
JPH06161747A JP5025302A JP2530293A JPH06161747A JP H06161747 A JPH06161747 A JP H06161747A JP 5025302 A JP5025302 A JP 5025302A JP 2530293 A JP2530293 A JP 2530293A JP H06161747 A JPH06161747 A JP H06161747A
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Abstract

(57)【要約】 【目的】 ２つ以上の隣接した可変長命令の群をメモリ
から同時に読み出し且つ並行して復号化する。 【構成】 メモリ手段１０は少なくとも第１、第２、及
び第３の隣接した命令を格納し、また開始アドレスを受
信してメモリ１０から命令を読み出すための少なくとも
第１、第２、第３のリードポート１２、１４、１６を有
する。次の命令のポインタ１８は第１の命令の開始アド
レスを第１のリードポート１２に供給し、第１の命令長
を復号化し、第２の命令の開始アドレスを決定し、第２
の命令の開始アドレスを第１のリードポート１２に供給
し、第２の命令を受信し、第２の命令長を復号化し、第
３の命令の開始アドレスを決定する。これらはすべて１
サイクル時間で実行される。命令ポインタ待ち行列２０
は少なくとも第２と第３の命令の開始アドレスを受信且
つ格納し、第２と第３の命令をメモリから同時に読み出
すために第２、第３のリードポート１４、１６に開始ア
ドレスを供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は２つ以上の命令が並行し
て復号化されるコンピュータに関する。
【０００２】
【従来の技術】概して、コンピュータプログラムは一連
の命令から成る。命令は通常、コンピュータシステム上
で順次（一度に一つずつ）実行される。
【０００３】コンピュータプログラムの実行速度を増す
ために、２つ以上の命令から成る群を逐次的（直列的
に）というよりはむしろ、同時に（並行して）実行する
ことが考えられ得る。２つ以上の命令から成る群を並行
して実行するためには、その２つ以上の命令から成る群
を最初に並行して復号化する必要がある。２つ以上の命
令から成る群を並行して復号化するには、その群内の命
令のすべての開始アドレスを決定しなければならない。
【０００４】コンピュータプログラムにおける命令のす
べてが同一の固定長を有する場合、群内のすべての命令
の開始アドレスは、その群の第１の命令の開始アドレス
に対して一定の関係を示すことになる。しかしながら、
命令が可変長を有する場合、群内の前の命令の開始アド
レスと長さとはともに、群内の次の命令の開始アドレス
が得られる前に決定されなければならない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、２つ
以上の隣接した可変長命令の群を同時に読み取り且つ復
号化することができるデータ処理装置を提供することで
ある。
【０００６】本発明の別の目的は、２つ以上の隣接した
可変長命令の群の開始アドレスを、命令群を全体的に復
号化するのに必要な時間よりも少ない時間において分解
することができるデータ処理装置を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明によるデータ処理
装置は、複数のメモリユニットを有するメモリ手段を有
し、各メモリユニットはアドレス、ならびに連続するア
ドレスを有するメモリユニットに格納される少なくとも
第１、第２、及び第３の命令を有し、各命令は少なくと
も一つのメモリユニットを占有し、且つ開始アドレスを
有するとともに、命令の開始アドレスを受信し、且つメ
モリ手段から命令の少なくとも一部を読み出すための第
１、第２、及び第３のリードポート手段を少なくとも有
し、第１の命令の開始アドレスを第１のリードポート手
段に供給し、第１のリードポート手段から第１の命令を
受信し、第１の命令によって占有されるメモリユニット
の数を復号化し、第２の命令の開始アドレスを決定し、
第２の命令の開始アドレスを第１のリードポート手段に
供給し、第１のリードポート手段から第２の命令を受信
し、第２の命令によって占有されるメモリユニットの数
を復号化し、さらに第３の命令の開始アドレスを１サイ
クル時間において決定するための次の命令のポインタ手
段を有し、さらに次の命令のポインタ手段から少なくと
も第２と第３の命令の開始アドレスを受信し、少なくと
も第２と第３の命令の開始アドレスを格納し、さらにメ
モリ手段から第２と第３の命令の少なくとも一部を同時
に読み出すために第２と第３の命令の開始アドレスを第
２と第３のリードポート手段に供給するための命令ポイ
ンタ待ち行列バッファ手段を有する。
【０００８】本発明によると、データ処理装置は複数の
メモリユニットを有するメモリ手段を備えている。各メ
モリユニットはアドレスを有する。少なくとも第１、第
２、及び第３の命令は連続するアドレスを備えたメモリ
ユニットに格納される。各命令は少なくとも一つのメモ
リユニットを占有し、また開始アドレスを有する。
【０００９】メモリ手段は少なくとも第１、第２、及び
第３のリード（読み出し）ポート手段を有する。各リー
ドポート手段は命令の開始アドレスを受信し、命令の少
なくとも一部をメモリ手段から読み出す。
【００１０】データ処理装置はまた、第１の命令の開始
アドレスを第１のリードポート手段に供給するための次
の命令のポインタ手段を有する。次の命令のポインタ手
段はさらに第１のリードポート手段から第１の命令を受
信し、第１の命令によって占有されるメモリユニットの
数を復号化する。この情報により、次の命令のポインタ
手段は第２の命令の開始アドレスを決定し、開始アドレ
スを第１のリードポート手段に供給し、第１のリードポ
ート手段から第２の命令を受信する。第２の命令によっ
て占有されるメモリユニットの数は復号化されると、第
３の命令の開始アドレスが決定される。次の命令のポイ
ンタ手段はこれら動作のすべてを一サイクル時間で実行
する。
【００１１】本発明によるデータ処理装置はさらに、少
なくとも第２と第３の命令の開始アドレスを次の命令の
ポインタ手段から受信し、開始アドレスを格納するため
の命令ポインタ待ち行列バッファ手段を有する。第２と
第３の命令の開始アドレスはさらに、メモリ手段から第
２と第３の命令の少なくとも一部を同時に読み出すため
に命令ポインタ待ち行列バッファ手段によって第２と第
３のリードポート手段に供給される。
【００１２】本発明の一態様において、次の命令のポイ
ンタ手段は、開始アドレスで始動する命令によって占有
されるメモリユニットの数のみを復号化するための長さ
復号化手段と、命令の長さを命令の開始アドレスに加算
することによって次の命令の開始アドレスを得るための
加算手段と、を有する。
【００１３】メモリ手段は、例えば、複数のメモリユニ
ットを有する先取りバッファを含むものでもよい。第
１、第２、及び第３のマルチプレクサは、先取りバッフ
ァの命令の開始アドレスを受信し、命令の少なくとも一
部を先取りバッファから読み出すために提供される。
【００１４】データ処理装置はまた、メモリ手段から第
２の命令を受信し、全体の第２の命令を復号化するため
の第１の命令復号化手段を有する。第２の命令復号化手
段は、メモリ手段から第３の命令を受信し、全体の第３
の命令を復号化するために提供される。
【００１５】第１と第２の命令復号化手段は、少なくと
も一サイクル時間において命令を復号化する。
【００１６】好ましくは、第１と第２の命令復号化手段
は全体の命令を同時に復号化する。
【００１７】次の命令のポインタ手段が復号化されてい
る命令の後に少なくとも２つの命令の開始アドレスを決
定すると同時に、少なくとも一つの命令復号化手段が命
令を復号化することはさらに好ましいことである。
【００１８】メモリ手段の各リードポートは、例えば、
マルチプレクサを含むものでもよい。
【００１９】各メモリユニットは好ましくは、１バイト
（８個の二進数）である。命令は可変数のメモリユニッ
トを占有する。
【００２０】３リードポート（３つのリードポートのあ
る）メモリを次の命令ポインタと本発明による命令ポイ
ンタ待ち行列とに組み合わせることによって、２つ以上
の可変長命令の群を同時に読み取って復号化することが
できる。
【００２１】
【実施例】図１は、２つの隣接した可変長命令の群をメ
モリから同時に読み出すための本発明によるデータ処理
装置の一例を示すブロック図である。図１に示されるよ
うに、データ処理装置には複数のメモリユニットを有す
るメモリ手段１０が備えられている。例えばメモリユニ
ットは、８個の二進数（ビット）のデータから成る１バ
イトのものでもよい。メモリ手段１０内の各メモリユニ
ットはアドレスを有する。
【００２２】少なくとも第１、第２、及び第３の命令は
連続するアドレスを備えたメモリユニットに格納され
る。各命令はメモリ手段内の少なくとも一つのメモリユ
ニットを占有し、開始アドレスを有する。
【００２３】一例において、メモリ手段をメモリユニッ
トのページに分けることもできる。メモリユニットの各
ページはさらに、メモリユニットの行に分けられる。こ
の例においてメモリユニットのアドレスは、メモリユニ
ットが含まれるページ数と、メモリユニットを含む行数
と、行内のメモリユニットの位置（即ち、行オフセッ
ト）と、を識別することによって独自に指定されること
が可能である。例えば、各行が３２個のバイトを含む場
合、行オフセットをアドレスの最下位の５個のビットに
よって指定することができる。
【００２４】メモリ手段１０はまた、少なくとも第１、
第２、及び第３のリードポート手段１２、１４、及び１
６をそれぞれ有する。各リードポート手段は命令の開始
アドレスを受信し、メモリ１０から命令の少なくとも一
部を読み出す。
【００２５】データ処理装置はさらに、第１の命令の開
始アドレスを第１のリードポート手段１２に供給し、第
１のリードポート手段１２から第１の命令を受信するた
めの次の命令のポインタ手段１８を有する。次の命令の
ポインタ手段１８は、第１の命令によって占有されるメ
モリユニットの数を復号化し、第２の命令の開始アドレ
スを決定し、さらに第２の命令の開始アドレスを第１の
リードポート手段１２に供給する。第２の命令は第１の
リードポート手段１２から受信され、第２の命令によっ
て占有されるメモリユニットの数は復号化されて、第３
の命令の開始アドレスが決定される。次の命令のポイン
タ手段１８はこれら操作のすべてを一サイクル時間で実
行する。
【００２６】命令ポインタ待ち行列バッファ手段２０は
少なくとも第２と第３の命令の開始アドレスを次の命令
のポインタ手段１８から受信し、その開始アドレスを格
納する。命令ポインタ待ち行列バッファ手段２０は、メ
モリ手段から第２と第３の命令の少なくとも一部を同時
に読み出すために、第２と第３の命令の開始アドレスを
第２と第３のリードポート手段１４と１６にそれぞれ供
給する。
【００２７】図２は、本発明によるデータ処理装置のさ
らに詳細な例のブロック図である。この例において、メ
モリ手段１０はセットアソシエイティブキャッシュ２
２、先取りバッファ２４、及びマルチプレクサ２６、２
８、３０と３２を有する。
【００２８】セットアソシエイティブキャッシュ２２は
複数列のバイトを含む。各キャッシュ列は、例えば、キ
ャッシュ行あたり３２個のバイトの４つのキャッシュ行
から成る１セット（セットあたり１２８個のバイト）に
対応する。各キャッシュ行は例えば、ページ番号で索引
付けされる。従って、キャッシュ内の各バイトはベージ
番号、キャッシュ行番号、及び行オフセットによってア
ドレス指定可能である。
【００２９】先取りバッファ２４はキャッシュ２２内の
行と同じ大きさであることが好ましい。キャッシュ行が
キャッシュ２２から先取りバッファ２４にロードされる
と、先取りバッファ２４はページ番号とキャッシュ行番
号によって索引付けされる。先取りバッファ２４内の各
バイトの行オフセットは、キャッシュ２２内のバイトの
行オフセットと同一である。
【００３０】キャッシュ２２と先取りバッファ２４は静
的（スタティック）ランダムアクセスメモリ（ＳＲＡ
Ｍ）又はレジスタであってもよい。
【００３１】好ましくは、２つの先取りバッファはキャ
ッシュ２２から２つの連続するキャッシュ行を保持する
ためのものである。各先取りバッファが３２個のバイト
から成る一列のものであると（各キャッシュ行は３２個
のバイトから成る例の場合）、各先取りバッファは列あ
たり４個のバイトによる８個の列から成ることが好まし
い。
【００３２】マルチプレクサ２６、２８、３０、及び３
２は、メモリ手段のリードポートを形成する。各マルチ
プレクサは先取りバッファ２４と同じ幅を有し（この場
合は３２バイト幅）、開始アドレスを受信し且つ先取り
バッファ２４から読み出すための該開始アドレスから多
数の連続バイトを選択するためのアドレス復号器を有す
る。先取りバッファ２４に３２個のバイトがある場合、
各マルチプレクサは５ビットのオフセットアドレスを受
信する。２つの先取りバッファがある場合、各マルチプ
レクサが６ビットのアドレスを受信し、このアドレスは
５ビットのオフセットアドレスと、２つの先取りバッフ
ァから一つを選択するための１ビットから構成される。
【００３３】この例において、各マルチプレクサ２６と
２８は、メモリ手段から命令の長さを得るために充分な
バイトを読み出す。各マルチプレクサ３０と３２は、メ
モリ手段から全体の命令を復号化するために充分なバイ
トを読み出す。
【００３４】図１による次の命令のポインタ手段１８
は、例えば、図２に示される長さ復号器３４と３６、及
び加算器３８と４０を含むことができる。各長さ復号器
３４と３６は、対応付けられるマルチプレクサ２６と２
８にそれぞれ供給される開始アドレスで始動する命令に
よって占有されるメモリユニットの数のみを復号化す
る。加算手段３８と４０は、次の命令の開始アドレスを
得るために命令の長さを命令の開始アドレスに加算す
る。
【００３５】コンピュータプログラムの初めに、又は、
ブランチを検出すると同時に、第１の命令の開始アドレ
スはバス４２上に提供される。バス４２上の開始アドレ
スはマルチプレクサ４４によって（例えば、オペレーテ
ィングシステムの制御のもとで）選択され、ラッチ４６
に格納される。第１の命令の開始アドレスはさらに、マ
ルチプレクサ２６と加算器３８に供給される。マルチプ
レクサ２６は先取りバッファ２４からの第１の命令を長
さ復号器３４に供給し、長さ復号器３４は第１の命令に
よって占有されるメモリユニットの数を復号化し、この
数を加算器３８に供給する。加算器３８は命令の長さを
命令の開始アドレスに加算して、第２の命令の開始アド
レスを得ることになる。
【００３６】第２の命令の開始アドレスは加算器３８に
よってマルチプレクサ２８と加算器４０に供給される。
マルチプレクサ２８は先取りバッファ２４からの第２の
命令を長さ復号器３６に供給する。長さ復号器３６は第
２の命令によって占有されるメモリユニットの数を復号
化し、この数を加算器４０に供給する。加算器４０は、
第３の命令の開始アドレスを得るために第２の命令の長
さを第２の命令の開始アドレスに加算する。
【００３７】加算器３８は第２の命令の開始アドレスを
供給し、加算器４０は第３の命令の開始アドレスを命令
ポインタ待ち行列２０に供給する。命令ポインタ待ち行
列２０は開始アドレスを受信し、これらを受信した順に
格納する。
【００３８】命令ポインタ待ち行列２０は、例えば、先
入れ先出しレジスタスタック又は２つの入力ポートと２
つの出力ポートを備えたランダムアクセスメモリでもよ
い。
【００３９】先入れ先出し理論に基づいて、命令ポイン
タ待ち行列２０は第２と第３の命令の開始アドレスをマ
ルチプレクサ４８と５０に供給し、ブランチが検出され
ないと、マルチプレクサ４８と５０はマルチプレクサ３
０と３２に開始アドレスをそれぞれ提供する。マルチプ
レクサ３０と３２はメモリ手段から第２と第３の命令の
少なくとも一部を同時に読み出す。
【００４０】好ましくは、マルチプレクサ３０と３２は
第１と第２の命令復号化手段５２と５４に２つの命令を
同時に供給する。各命令復号器は受信した全体の命令を
復号化する。復号化命令は命令待ち行列５６と５８に供
給される。命令待ち行列５６は、例えば、メモリ演算命
令を含むこともある。命令待ち行列５８は、例えば、レ
ジスタ間命令を含むこともある。
【００４１】命令が、（例えば、４バイトの）一サイク
ルにおいてマルチプレクサ３０と３２から読み出し可能
なバイトの数よりも大きな長さを有する場合、又は一サ
イクルにおいて命令復号化手段５２もしくは５４によっ
て復号化可能なバイトの数よりも大きな長さを有する場
合、復号化手段５２もしくは５４は第２の復号サイクル
において命令の復号化を続けることになる。第２の復号
サイクルにおいて命令復号化手段は、命令ポインタ待ち
行列２０の次の命令アドレスの代わりに、元の命令アド
レスと前もって演算されたバイトの数（例えば、４個の
バイト）とを加えたものに等しいアドレスにおいて始動
する一連のバイトで演算することになる。
【００４２】復号化命令はさらに、ブランチアドレス発
生器６０と６２に提供される。ブランチアドレス発生器
６２は、マルチプレクサ５０から命令の開始アドレスを
受信し、復号器５４から復号化命令を受信し、さらにブ
ランチ目標アドレスをラッチ６４に供給する。検出され
るブランチがあると、ラッチ６４からのブランチアドレ
スはマルチプレクサ５０によって選択されて、次のサイ
クルではマルチプレクサ３０に供給される。
【００４３】同様に、ブランチアドレス発生器６０はマ
ルチプレクサ４８から命令の開始アドレスを受信し、復
号器５２から復号化命令を受信し、さらにブランチ目標
アドレスをラッチ６６に供給する。ブランチが検出され
ると、ラッチ６６からのブランチアドレスはマルチプレ
クサ４８によって選択され、次のサイクルにおいてマル
チプレクサ４８はブランチアドレスをマルチプレクサ３
２に送る。
【００４４】ブランチが検出されると、命令ポインタ待
ち行列２０はクリアされて、長さ復号器３４と３６は初
期化される。ブランチアドレスはバス４２に供給され
て、マルチプレクサ４４によって選択される。命令長の
復号化はさらに、上述した方法で進む。
【００４５】ブランチアドレスが先取りバッファ２４に
含まれるキャッシュ行の外側にあると、ブランチアドレ
スを含むキャッシュ行はキャッシュ２２から先取りバッ
ファ２４にロードされる。
【００４６】ブランチがない場合、加算器４０からの開
始アドレスはマルチプレクサ４４によって選択されて、
ラッチ４６に格納される。次のサイクルにおいて、ラッ
チ４６からの開始アドレスはマルチプレクサ２６に供給
されて、次の２つの命令の開始アドレスは復号化され、
また上述した方法によって命令ポインタ待ち行列２０に
格納される。
【００４７】命令復号器５２と５４のアイドル（遊休）
時間を最小限にするためには、長さ復号器３４と３６及
び加算器３８と４０が２つの命令の開始アドレスを命令
ポインタ待ち行列２０に供給する以上の時間において
（即ち、少なくとも一サイクル時間で）各命令復号器は
命令を復号化する。好ましくは各命令復号器は、次の命
令のポインタ手段が復号化される命令の後に少なくとも
２つの命令の開始アドレスを決定すると同時に命令を復
号化する。
【００４８】一例において、２つ以上の可変長命令の群
をＩｎｔｅｌ（インテル）３８６（商標）マイクロプロ
セッサ用の命令セットから同時に読み出すために本発明
によるデータ処理装置を使用することができる。この場
合に、命令長は１乃至１５個のバイトである。命令長は
命令の第１の４個のバイトから決定することができる。
【００４９】図３は、Ｉｎｔｅｌ８０３８６（商標）マ
イクロプロセッサの命令セット用の長さ復号器の一例を
示すブロック図である。長さ復号器は、命令の第１、第
２、第３、及び第４のバイト６８、７０、７２、及び７
４を受信する。第１のバイト６８と第２のバイト７０は
長さ復号器７６と７８に供給される。長さ復号器７６の
出力と第２の命令バイト７０は、特別な処理のための特
別ケース長さ復号器８０に供給される。復号器７８と８
０からの長さ出力はマルチプレクサ８２に対し供給され
る。マルチプレクサ８２は、第１の命令バイト６８から
の制御信号を生成するコントローラ８４からの制御信号
を基礎として長さ復号器７８又は長さ復号器８０の出力
を選択する。
【００５０】第２の命令バイト７０と第３の命令バイト
７２はマルチプレクサ８６に供給され、マルチプレクサ
８６は第２のバイト７０又は第３のバイト７２のいずれ
かをコントローラ８４からの信号の制御のもとで特別な
長さ復号器８８に送る。特別な長さ復号器８８はまた、
第４の命令バイト７４からビット５、６、及び７を受信
し、特別な長さ信号をＡＮＤゲート９０に出力する。復
号器８８からの特別な長さは、第１のバイト長さ復号器
７６からの出力によって論理積をとられる。ＡＮＤゲー
ト９０の結果とマルチプレクサ８２の出力とは、加算器
９２において加算されて命令長を提供する。
【００５１】長さ及び制御信号を生成するための命令バ
イトのビットの解説は「Ｉｎｔｅｌ８０３８６プログラ
マ参照マニュアル（Intel 80386 Programmer's Referen
ce Manual)」（１９８６年）の第１７章に記載されてい
る。
【００５２】Ｉｎｔｅｌ８０３８６（商標）マイクロプ
ロセッサ用の命令セットの場合において、命令の前に来
るプレフィックス（接頭）バイトを含む命令も多少あ
る。長さ復号器３４又は３６がプレフィックス（接頭
部）で作動していることを認識すると、加算器３８又は
４０によって生成される開始アドレスは次のマルチプレ
クサ２６又は２８に送られるが、但し命令ポインタ待ち
行列２０には格納されない。
【００５３】
【発明の効果】本発明は上記のように構成されているの
で、２つ以上の隣接した可変長命令の群を同時に読み取
り且つ復号化することのできる効果を有する。
【図面の簡単な説明】
【図１】２つの隣接した可変長命令の群をメモリから同
時に読み出すための本発明によるデータ処理装置の一例
を示すブロック図である。
【図２】２つの隣接した可変長命令の群を同時に読み取
り且つ復号化するための本発明によるデータ処理装置の
一例を示すブロック図である。
【図３】本発明によるデータ処理装置で使用するための
長さ復号器の一例を示すブロック図である。
【符号の説明】
１０ メモリ １２ リードポート １４ リードポート １６ リードポート １８ 次の命令のポインタ ２０ 命令ポインタ待ち行列

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリユニットを有するメモリ手
    段であって、各メモリユニットはアドレス、ならびに連
    続するアドレスを有するメモリユニットに格納される少
    なくとも第１、第２、及び第３の命令を有し、各命令は
    少なくとも一つのメモリユニットを占有し、且つ開始ア
    ドレスを有するとともに、命令の開始アドレスを受信
    し、且つメモリ手段から命令の少なくとも一部を読み出
    すための第１、第２、及び第３のリードポート手段を少
    なくとも有するメモリ手段と、 第１の命令の開始アドレスを第１のリードポート手段に
    供給し、第１のリードポート手段から第１の命令を受信
    し、第１の命令によって占有されるメモリユニットの数
    を復号化し、第２の命令の開始アドレスを決定し、第２
    の命令の開始アドレスを第１のリードポート手段に供給
    し、第１のリードポート手段から第２の命令を受信し、
    第２の命令によって占有されるメモリユニットの数を復
    号化し、さらに第３の命令の開始アドレスを１サイクル
    時間において決定するための次の命令のポインタ手段
    と、 次の命令のポインタ手段から少なくとも第２と第３の命
    令の開始アドレスを受信し、少なくとも第２と第３の命
    令の開始アドレスを格納し、さらにメモリ手段から第２
    と第３の命令の少なくとも一部を同時に読み出すために
    第２と第３の命令の開始アドレスを第２と第３のリード
    ポート手段に供給するための命令ポインタ待ち行列バッ
    ファ手段と、 を有するデータ処理装置。
  2. 【請求項２】 前記次の命令のポインタ手段は、 開始アドレスで始動する命令によって占有されるメモリ
    ユニットの数のみを復号化するための長さ復号化手段
    と、 次の命令の開始アドレスを得るために命令の長さを命令
    の開始アドレスに加算するための加算手段と、 を有する請求項１に記載のデータ処理装置。
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