JPH0616275B2 - プロトコルプロセツサ - Google Patents
プロトコルプロセツサInfo
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- JPH0616275B2 JPH0616275B2 JP60256963A JP25696385A JPH0616275B2 JP H0616275 B2 JPH0616275 B2 JP H0616275B2 JP 60256963 A JP60256963 A JP 60256963A JP 25696385 A JP25696385 A JP 25696385A JP H0616275 B2 JPH0616275 B2 JP H0616275B2
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- processor
- layer
- processors
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Links
- 238000004891 communication Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、階層構造を有する通信制御手段（プロトコ
ル）を実行するためのプロトコルプロセッサに関する。
ル）を実行するためのプロトコルプロセッサに関する。
従来の技術 従来のこの種のプロトコルプロセッサとしては、第３図
に示すようなものが既知である。第３図において、２０
はモデム、２１は回線側のインタフェース部で、モデム
信号の管理等のフィジカルプロトコルが実行される部分
に相当する。２２は通信用ＬＳＩ等から成るプロセッサ
本体で、データリンクプロトコルが実行される部分に相
当する。２３はメモリで、システムバスに接続される。
２４はＣＰＵインタフェース部で、ネットワークレーヤ
からアプリケーションレーヤのプロトコルが実行される
部分とのインターフェィス部である。
に示すようなものが既知である。第３図において、２０
はモデム、２１は回線側のインタフェース部で、モデム
信号の管理等のフィジカルプロトコルが実行される部分
に相当する。２２は通信用ＬＳＩ等から成るプロセッサ
本体で、データリンクプロトコルが実行される部分に相
当する。２３はメモリで、システムバスに接続される。
２４はＣＰＵインタフェース部で、ネットワークレーヤ
からアプリケーションレーヤのプロトコルが実行される
部分とのインターフェィス部である。
上記構成のプロトコルプロセッサに代表される如く、従
来のＯＳＩ（国際標準化機構）の７階層の下位２レーヤ
（フィジカルレーヤ，データリンクレーヤ）について
は、高速動作可能な専用プロセッサが存在するが、これ
らの上位レーヤ（ネットワークレーヤからアプリケーシ
ョンレーヤ）のプロトコルの実行については、汎用ＣＰ
Ｕによりソフトウェアで実現しており、前記下位２レー
ヤと上位レーヤのインターフェース部として、ＣＰＵの
システムバスを用いているものが殆んどであった。
来のＯＳＩ（国際標準化機構）の７階層の下位２レーヤ
（フィジカルレーヤ，データリンクレーヤ）について
は、高速動作可能な専用プロセッサが存在するが、これ
らの上位レーヤ（ネットワークレーヤからアプリケーシ
ョンレーヤ）のプロトコルの実行については、汎用ＣＰ
Ｕによりソフトウェアで実現しており、前記下位２レー
ヤと上位レーヤのインターフェース部として、ＣＰＵの
システムバスを用いているものが殆んどであった。
発明が解決しようとする問題点 しかしながら、最近、ＬＡＮ（ローカル・エリア・ネッ
トワーク）に代表されるように、従来の回線速度の１０
３〜１０４倍もの高速回線が使用されるようになり、例
えば電子計算機のファイルやファクシミリイメージなど
の大容量データを高速転送するという要求を満たすに十
分な回線速度が達成されるようになった。
トワーク）に代表されるように、従来の回線速度の１０
３〜１０４倍もの高速回線が使用されるようになり、例
えば電子計算機のファイルやファクシミリイメージなど
の大容量データを高速転送するという要求を満たすに十
分な回線速度が達成されるようになった。
ところが、現状の通信制御システムについてみると、 (1)プロトコル実行を前述したように汎用ＣＰＵに頼っ
ていること。
ていること。
(2)通信データがシステムバスを流れるため、これがシ
ステムバスを専有してしまい、プロトコルを実行するた
めのデータ（プロトコルデータ）の流れを阻害するこ
と。
ステムバスを専有してしまい、プロトコルを実行するた
めのデータ（プロトコルデータ）の流れを阻害するこ
と。
などに起因して、前記７階層プロトコルを実行するため
のオーバヘッドタイムが大きくなり、通信データの実転
送時間に比しプロトコル処理に要する時間が多大とな
り、大量データの高速通信の実現が妨げられていた。
のオーバヘッドタイムが大きくなり、通信データの実転
送時間に比しプロトコル処理に要する時間が多大とな
り、大量データの高速通信の実現が妨げられていた。
そこで、本発明は、上述したような事情に鑑みなされた
もので、大量のデータを高速通信処理できるプロトコル
プロセッサを提供することを目的としたものである。
もので、大量のデータを高速通信処理できるプロトコル
プロセッサを提供することを目的としたものである。
問題点を解決するための手段 上記目的を達成するため、本発明は、通信制御手順の各
階層毎の処理をそれぞれ独立して実行する複数のプロト
コルプロセッサと、実行すべきプロトコルのヘッダ部分
の情報を隣接する前記プロトコルプロセッサ間でのみ直
接受け渡しする専用データ経路と、前記それぞれのプロ
トコルプロセッサが処理するプロトコルを当該プロトコ
ルプロセッサへの到着順とする入出力制御手段とを備え
たことを特徴とする。
階層毎の処理をそれぞれ独立して実行する複数のプロト
コルプロセッサと、実行すべきプロトコルのヘッダ部分
の情報を隣接する前記プロトコルプロセッサ間でのみ直
接受け渡しする専用データ経路と、前記それぞれのプロ
トコルプロセッサが処理するプロトコルを当該プロトコ
ルプロセッサへの到着順とする入出力制御手段とを備え
たことを特徴とする。
作用 上記構成により、各レーヤのプロトコルは他のレーヤと
は無関係に独立して実行されるので、装置制御プロセッ
サの負荷は大巾に軽減され、プロトコルの高速実行が可
能となり、大量データの高速転送が実現される。
は無関係に独立して実行されるので、装置制御プロセッ
サの負荷は大巾に軽減され、プロトコルの高速実行が可
能となり、大量データの高速転送が実現される。
実施例 第１図は本発明に係るプロトコルプロセッサが適用され
た通信制御システムの要部を示す概略的ブロック図で図
中、１は通信制御システム全体を制御するＣＰＵ、２，
２ａ，２ｂは各レーヤのプロトコルを実行するための本
発明プロトコルプロセッサで、このうちの２ａを上位プ
ロトコルプロセッサ、２ｂを下位プロトコルプロセッサ
とする。３は各レーヤのプロトコルプロセッサ２，２
ａ，２ｂ及びＣＰＵ１からアクセス可能な共有メモリ
（メモリプール）で、このメモリプール３は、各レーヤ
のプロトコルプロセッサ間でキュー構造をとり得る構成
になっており、各レーヤのプロトコルプロセッサに共通
な全データ部分が格納される。
た通信制御システムの要部を示す概略的ブロック図で図
中、１は通信制御システム全体を制御するＣＰＵ、２，
２ａ，２ｂは各レーヤのプロトコルを実行するための本
発明プロトコルプロセッサで、このうちの２ａを上位プ
ロトコルプロセッサ、２ｂを下位プロトコルプロセッサ
とする。３は各レーヤのプロトコルプロセッサ２，２
ａ，２ｂ及びＣＰＵ１からアクセス可能な共有メモリ
（メモリプール）で、このメモリプール３は、各レーヤ
のプロトコルプロセッサ間でキュー構造をとり得る構成
になっており、各レーヤのプロトコルプロセッサに共通
な全データ部分が格納される。
４は隣接する上下両レーヤのプロトコルプロセッサ２
ａ，２ｂとの間のプリミティブを授受するための専用デ
ータ経路（プリミティブデータ経路）である。
ａ，２ｂとの間のプリミティブを授受するための専用デ
ータ経路（プリミティブデータ経路）である。
５は前記ＣＰＵ１、プロトコルプロセッサ２，２ａ，２
ｂ及び共有メモリ３にそれぞれ連繋せしめて設けたシス
テムバスで、このシステムバス５には、通信データは流
れず、例えばプロトコルプロセッサ２，２ａ，２ｂへの
動作指令情報やプロセッサ２，２ａ，２ｂの状態告知情
報等の管理データだけが流れる。
ｂ及び共有メモリ３にそれぞれ連繋せしめて設けたシス
テムバスで、このシステムバス５には、通信データは流
れず、例えばプロトコルプロセッサ２，２ａ，２ｂへの
動作指令情報やプロセッサ２，２ａ，２ｂの状態告知情
報等の管理データだけが流れる。
前記プロトコルプロセッサ２，２ａ，２ｂの具体的な内
部構造の一例を、符号２のプロトコルプロセッサについ
て示せば第２図の通りである。
部構造の一例を、符号２のプロトコルプロセッサについ
て示せば第２図の通りである。
第２図において、２１は当該プロトコルプロセッサ全体
の動作制御を行う制御部で、マイクロ制御部２１ａ及び
マイクロコードＲＡＭ２１ｂ等から成る。２２は隣接す
る上下レーヤのプロトコルプロセッサ２ａ，２ｂの間で
プリミティブのヘッダ部分を授受し、かつキューイング
するための入出力機構部で、入出力制御部２２ａ及びＦ
ＩＦＯ（先入れ先出しメモリ）２２ｂ等から成る。２３
はＣＰＵ１との対話を司るための汎用インタフェース部
で、ＣＰＵインタフェース部２３ａ及び入出力レジスタ
部２３ｂ等から成る。２４は前記マイクロ制御部２１ａ
用のレジスタファイル、２５は同じくマイクロ制御２１
ａ用のカウンタ及びタイマ、２６は各レーヤのプロトコ
ルプロセッサが競合することなく、共有メモリ３へアク
セスし得るように設けたメモリアクセスアービトレーシ
ョン部である。
の動作制御を行う制御部で、マイクロ制御部２１ａ及び
マイクロコードＲＡＭ２１ｂ等から成る。２２は隣接す
る上下レーヤのプロトコルプロセッサ２ａ，２ｂの間で
プリミティブのヘッダ部分を授受し、かつキューイング
するための入出力機構部で、入出力制御部２２ａ及びＦ
ＩＦＯ（先入れ先出しメモリ）２２ｂ等から成る。２３
はＣＰＵ１との対話を司るための汎用インタフェース部
で、ＣＰＵインタフェース部２３ａ及び入出力レジスタ
部２３ｂ等から成る。２４は前記マイクロ制御部２１ａ
用のレジスタファイル、２５は同じくマイクロ制御２１
ａ用のカウンタ及びタイマ、２６は各レーヤのプロトコ
ルプロセッサが競合することなく、共有メモリ３へアク
セスし得るように設けたメモリアクセスアービトレーシ
ョン部である。
上記構成から成る本発明のプロトコルプロセッサの主た
る機能を列記すると、以下の通りである。
る機能を列記すると、以下の通りである。
(1)各レーヤのプロトコルプロセッサ２，２ａ，２ｂ
は、隣接する上下両レーヤのプロトコルプロセッサ（第
１図の例では２，２ａまたは２，２ｂ）間でのみ、専用
データ経路４を介して、プリミティブデータを授受す
る。
は、隣接する上下両レーヤのプロトコルプロセッサ（第
１図の例では２，２ａまたは２，２ｂ）間でのみ、専用
データ経路４を介して、プリミティブデータを授受す
る。
(2)各レーヤのプロトコルプロセッサ２，２ａ，２ｂ
は、各々独立に実行可能である。
は、各々独立に実行可能である。
(3)プロトコルの実行は、各プロトコルプロセッサ２，
２ａ，２ｂ内部のマイクロコードＲＡＭ２ｂから読出さ
れたマイクロコードによって行われる。尚、このマイク
ロコードは種々のプロトコルインプリメンテーションに
対応可能なため、ＣＰＵ１等を介して外部メモリ（図示
せず）から前記マイクロコードＲＡＭ２ｂへダウンロー
ドされる。
２ａ，２ｂ内部のマイクロコードＲＡＭ２ｂから読出さ
れたマイクロコードによって行われる。尚、このマイク
ロコードは種々のプロトコルインプリメンテーションに
対応可能なため、ＣＰＵ１等を介して外部メモリ（図示
せず）から前記マイクロコードＲＡＭ２ｂへダウンロー
ドされる。
次に、第１図及び第２図を参照しながら、本実施例に基
づくプロトコルプロセッサの動作を説明する。
づくプロトコルプロセッサの動作を説明する。
先ず、システム立ち上げ時に、ＣＰＵ１側から、マイク
ロコードＲＡＭ２１ｂへプロトコルインプリメントされ
たマイクロコードをダウンロードする。
ロコードＲＡＭ２１ｂへプロトコルインプリメントされ
たマイクロコードをダウンロードする。
レーヤのプロトコルが実行される当該プロセッサ２に対
しては、プリミティブのヘッダ部分及び共有メモリ３内
のデータを指すポインタ情報等の情報（以下プリミティ
ブ情報等と呼ぶ）がＦＩＦＯ２２ｂを介して渡される。
このＦＩＦＯは、隣接プロセッサ２ａ，２ｂの処理速度
の差を吸収し、かつプリミティブのキューイングを実現
すべく機能する。
しては、プリミティブのヘッダ部分及び共有メモリ３内
のデータを指すポインタ情報等の情報（以下プリミティ
ブ情報等と呼ぶ）がＦＩＦＯ２２ｂを介して渡される。
このＦＩＦＯは、隣接プロセッサ２ａ，２ｂの処理速度
の差を吸収し、かつプリミティブのキューイングを実現
すべく機能する。
前記プリミティブ情報等はマイクロ制御部２１ａによっ
て解釈され、レジスタファイル２４をワークエリアとし
て、また必要に応じカウンタ及びタイマ２５を使って、
当該自己のレーヤプロトコルを実行する。
て解釈され、レジスタファイル２４をワークエリアとし
て、また必要に応じカウンタ及びタイマ２５を使って、
当該自己のレーヤプロトコルを実行する。
そして、前記マイクロ制御部２１ａは、先に受取った自
己のプリミティブ情報等を、上位あるいは下位のプロト
コルプロセッサ２ａ，２ｂ用に作成し直し、この作成し
直されたデータを、前記上位あるいは下位のプロトコル
プロセッサ２ａ，２ｂへ、専用データ経路（プリミティ
ブデータ経路）４を介して流す。
己のプリミティブ情報等を、上位あるいは下位のプロト
コルプロセッサ２ａ，２ｂ用に作成し直し、この作成し
直されたデータを、前記上位あるいは下位のプロトコル
プロセッサ２ａ，２ｂへ、専用データ経路（プリミティ
ブデータ経路）４を介して流す。
上述の処理・操作が繰返えされて行くことにより、プロ
トコルデータは、次順各レーヤのプロトコルプロセッサ
に伝って行き、各レーヤのプロトコルが実行される。
トコルデータは、次順各レーヤのプロトコルプロセッサ
に伝って行き、各レーヤのプロトコルが実行される。
尚、前記各レーヤのプロトコルプロセッサ２，２ａ，２
ｂは前述したところから明らかなように、特定のＣＰＵ
でなくても動作する機能を有しており、かつ自分のプロ
トコルのプリミティブヘッダだけをアクセスすれば良い
という機能を備えている。
ｂは前述したところから明らかなように、特定のＣＰＵ
でなくても動作する機能を有しており、かつ自分のプロ
トコルのプリミティブヘッダだけをアクセスすれば良い
という機能を備えている。
発明の効果 以上詳述したように、本発明によれば、各レーヤのプロ
トコルプロセッサは、各々独立にレーヤプロトコルを実
行し、かつそのプロトコルデータは上下両レーヤのプロ
トコルプロセッサ間でのみ授受されるので、装置制御プ
ロセッサの負荷を大巾に軽減できる。
トコルプロセッサは、各々独立にレーヤプロトコルを実
行し、かつそのプロトコルデータは上下両レーヤのプロ
トコルプロセッサ間でのみ授受されるので、装置制御プ
ロセッサの負荷を大巾に軽減できる。
また、通信データはシステムバス上を流れないために、
該システムバスの負荷も軽減される。
該システムバスの負荷も軽減される。
従って、従来の汎用ＣＰＵによるプロトコルインプリメ
ントに比較して、高速の実効通信速度が達成されるとい
う効果がある。
ントに比較して、高速の実効通信速度が達成されるとい
う効果がある。
第１図は本発明に係るプロトコルプロセッサが適用され
た通信制御システムの要部を示す概略的ブロック図、第
２図は、本発明プロトコルプロセッサの内部構造の一例
を示す概略的ブロック図、第３図は従来のプロトコルプ
ロセッサの代表例を示す概略的ブロック図である。 １……ＣＰＵ（装置制御プロセッサ）、２，２ａ，２ｂ
……プロトコルプロセッサ、２１……制御部、２２……
入出力機構部、２３……汎用インタフェース部、２４…
…レジスタファイル、２５……カウンタ及びタイマ、２
６……メモリアクセスアービトレーション部、３……共
有メモリ、４……専用データ経路（プリミティブデータ
経路）、５……システムバス。
た通信制御システムの要部を示す概略的ブロック図、第
２図は、本発明プロトコルプロセッサの内部構造の一例
を示す概略的ブロック図、第３図は従来のプロトコルプ
ロセッサの代表例を示す概略的ブロック図である。 １……ＣＰＵ（装置制御プロセッサ）、２，２ａ，２ｂ
……プロトコルプロセッサ、２１……制御部、２２……
入出力機構部、２３……汎用インタフェース部、２４…
…レジスタファイル、２５……カウンタ及びタイマ、２
６……メモリアクセスアービトレーション部、３……共
有メモリ、４……専用データ経路（プリミティブデータ
経路）、５……システムバス。
Claims (1)
- 【請求項１】通信制御手順の各階層毎の処理をそれぞれ
独立して実行する複数のプロトコルプロセッサと、実行
すべきプロトコルのヘッダ部分の情報を隣接する前記プ
ロトコルプロセッサ間でのみ直接受け渡しする専用デー
タ経路と、前記それぞれのプロトコルプロセッサが処理
するプロトコルを当該プロトコルプロセッサへの到着順
とする入出力制御手段とを具備することを特徴とするプ
ロトコルプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60256963A JPH0616275B2 (ja) | 1985-11-15 | 1985-11-15 | プロトコルプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60256963A JPH0616275B2 (ja) | 1985-11-15 | 1985-11-15 | プロトコルプロセツサ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018373A Division JPH0716211B2 (ja) | 1993-02-05 | 1993-02-05 | 通信制御処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117050A JPS62117050A (ja) | 1987-05-28 |
| JPH0616275B2 true JPH0616275B2 (ja) | 1994-03-02 |
Family
ID=17299800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60256963A Expired - Lifetime JPH0616275B2 (ja) | 1985-11-15 | 1985-11-15 | プロトコルプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616275B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416046A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Protocol converter and its operation control system |
| JPH0748752B2 (ja) * | 1988-02-18 | 1995-05-24 | 沖電気工業株式会社 | 通信制御処理装置の構成方法 |
| JP2598486B2 (ja) * | 1988-09-12 | 1997-04-09 | 富士通株式会社 | 通信制御装置 |
| JP5022691B2 (ja) | 2006-12-12 | 2012-09-12 | キヤノン株式会社 | 通信装置、その制御方法及びプログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755445A (en) * | 1980-09-18 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Communication control processor |
| JPS59117357A (ja) * | 1982-12-24 | 1984-07-06 | Ricoh Co Ltd | デ−タ伝送装置 |
| JPS6055752A (ja) * | 1983-09-06 | 1985-04-01 | Nec Corp | パケツト処理方式 |
-
1985
- 1985-11-15 JP JP60256963A patent/JPH0616275B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117050A (ja) | 1987-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |