JPH06188718A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06188718A JPH06188718A JP4354579A JP35457992A JPH06188718A JP H06188718 A JPH06188718 A JP H06188718A JP 4354579 A JP4354579 A JP 4354579A JP 35457992 A JP35457992 A JP 35457992A JP H06188718 A JPH06188718 A JP H06188718A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 −１Ｖ電源ＶMM及び−２Ｖ電源ＶTTにより駆
動されるインバータ１の出力を、−１Ｖ電源ＶMMと０Ｖ
電源ＶDDにより駆動されるインバータ３に伝達するレベ
ル変換用インバータ１０を備えた論理回路１０１におい
て、消費電流の増大を招くことなく、しかも回路構成の
複雑化を抑えつつ、論理振幅の縮小により動作の高速化
を図る。 【構成】 レベル変換用インバータ１０を、０Ｖ電源Ｖ
DDと−２Ｖ電源ＶTTとの間に直列に接続された負荷トラ
ンジスタＱ１及びスイッチングトランジスタＱ２と、上
記負荷トランジスタＱ１と並列に接続された直列接続の
２つのダイオードＤ１，Ｄ２とから構成した。
動されるインバータ１の出力を、−１Ｖ電源ＶMMと０Ｖ
電源ＶDDにより駆動されるインバータ３に伝達するレベ
ル変換用インバータ１０を備えた論理回路１０１におい
て、消費電流の増大を招くことなく、しかも回路構成の
複雑化を抑えつつ、論理振幅の縮小により動作の高速化
を図る。 【構成】 レベル変換用インバータ１０を、０Ｖ電源Ｖ
DDと−２Ｖ電源ＶTTとの間に直列に接続された負荷トラ
ンジスタＱ１及びスイッチングトランジスタＱ２と、上
記負荷トランジスタＱ１と並列に接続された直列接続の
２つのダイオードＤ１，Ｄ２とから構成した。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にＤＣＦＬ(Direct Coupled FET Logic)形式の
論理回路におけるレベル変換回路に関するものである。
関し、特にＤＣＦＬ(Direct Coupled FET Logic)形式の
論理回路におけるレベル変換回路に関するものである。
【０００２】
【従来の技術】一般にＤＣＦＬ回路形式は、電界効果形
トランジスタを直接直列あるいは並列に接続して構成し
た論理回路の形式であり、この形式の論理回路では構成
トランジスタとしてＧａＡｓＭＥＳＦＥＴ（MEtal Semi
conductor FET)やＨＥＭＴ（High Electoron Mobility
Transistor）等が用いられており、この論理回路は−２
Ｖの電源により駆動されることが多い。
トランジスタを直接直列あるいは並列に接続して構成し
た論理回路の形式であり、この形式の論理回路では構成
トランジスタとしてＧａＡｓＭＥＳＦＥＴ（MEtal Semi
conductor FET)やＨＥＭＴ（High Electoron Mobility
Transistor）等が用いられており、この論理回路は−２
Ｖの電源により駆動されることが多い。
【０００３】すなわち、半導体集積回路装置とその外部
の周辺回路との間で論理信号の入出力を行う際、該論理
信号の入出力レベルには、ＨレベルＶH が−０．９Ｖ、
ＬレベルＶL が−１．７ＶであるＥＣＬレベルを用いる
場合が多く、通常、半導体集積回路装置は、ＥＣＬレベ
ルで入出力を行うための−２Ｖ電源が外部から供給され
る構成となっている。このため、その−２Ｖ電源をその
まま半導体集積回路装置に搭載されたＤＣＦＬ形式の論
理回路に用いることが多い。
の周辺回路との間で論理信号の入出力を行う際、該論理
信号の入出力レベルには、ＨレベルＶH が−０．９Ｖ、
ＬレベルＶL が−１．７ＶであるＥＣＬレベルを用いる
場合が多く、通常、半導体集積回路装置は、ＥＣＬレベ
ルで入出力を行うための−２Ｖ電源が外部から供給され
る構成となっている。このため、その−２Ｖ電源をその
まま半導体集積回路装置に搭載されたＤＣＦＬ形式の論
理回路に用いることが多い。
【０００４】ところでＤＣＦＬ形式の論理回路は、駆動
電圧を１Ｖにしても十分に動作し、例えば、半導体集積
回路装置外部から供給される−２Ｖ電源を、半導体集積
回路装置内部で電源電位ＶDD（０Ｖ）及びＶMM（−１
Ｖ）間の１Ｖと、電源電位ＶMM（−１Ｖ）及びＶTT（−
２Ｖ）間の１Ｖとに分割し、１Ｖの駆動電圧によりＤＣ
ＦＬ形式の論理回路を駆動するようにすれば、電源電圧
の低圧化により半導体集積回路装置の低消費電力化を図
ることができ、さらにこの場合に論理回路を構成するト
ランジスタとしてＨＥＭＴを用いれば、遅延時間の増加
を回避することもできる。
電圧を１Ｖにしても十分に動作し、例えば、半導体集積
回路装置外部から供給される−２Ｖ電源を、半導体集積
回路装置内部で電源電位ＶDD（０Ｖ）及びＶMM（−１
Ｖ）間の１Ｖと、電源電位ＶMM（−１Ｖ）及びＶTT（−
２Ｖ）間の１Ｖとに分割し、１Ｖの駆動電圧によりＤＣ
ＦＬ形式の論理回路を駆動するようにすれば、電源電圧
の低圧化により半導体集積回路装置の低消費電力化を図
ることができ、さらにこの場合に論理回路を構成するト
ランジスタとしてＨＥＭＴを用いれば、遅延時間の増加
を回避することもできる。
【０００５】しかし、上記のように−２Ｖ電源を１Ｖづ
つに分割し、各電源電位ＶMM，ＶTT及び電源電位ＶDD，
ＶMMによりそれぞれ所定の論理回路を駆動するようにす
ると、電源電位ＶMM，ＶTTにより駆動される低電位側の
論理回路の入出力レベルは、ＨレベルＶH が−１．３
Ｖ、ＬレベルＶL が−１．９Ｖ程度となるのに対し、電
源電位ＶDD，ＶMMにより駆動される高電位側の論理回路
の入出力レベルは、ＨレベルＶH が−０．３Ｖ、Ｌレベ
ルＶL が−０．９Ｖ程度となり、高電位側と低電位側の
論理回路間でその入出力レベルが異なってしまう。
つに分割し、各電源電位ＶMM，ＶTT及び電源電位ＶDD，
ＶMMによりそれぞれ所定の論理回路を駆動するようにす
ると、電源電位ＶMM，ＶTTにより駆動される低電位側の
論理回路の入出力レベルは、ＨレベルＶH が−１．３
Ｖ、ＬレベルＶL が−１．９Ｖ程度となるのに対し、電
源電位ＶDD，ＶMMにより駆動される高電位側の論理回路
の入出力レベルは、ＨレベルＶH が−０．３Ｖ、Ｌレベ
ルＶL が−０．９Ｖ程度となり、高電位側と低電位側の
論理回路間でその入出力レベルが異なってしまう。
【０００６】そこで、従来のＤＣＦＬ回路形式の半導体
集積回路装置では、低電位側及び高電位側の論理回路間
には、入出力レベルを変換する機能を有する論理回路
（以下レベル変換回路ともいう。）を備えている。
集積回路装置では、低電位側及び高電位側の論理回路間
には、入出力レベルを変換する機能を有する論理回路
（以下レベル変換回路ともいう。）を備えている。
【０００７】図９(a) はこのようなレベル変換回路を有
する従来のＤＣＦＬ回路形式の半導体集積回路装置の論
理構成を示す図、図９(b) は該半導体集積回路装置の具
体的な回路構成を示す図であり、図において２００は上
記ＤＣＦＬ形式の論理回路で、−２Ｖ電源ＶTT及び−１
Ｖ電源ＶMMにより駆動される低電位側インバータ１と、
−１Ｖ電源ＶMM及び０Ｖ電源ＶDDにより駆動される高電
位側インバータ３と、上記低電位側インバータ１の出力
をレベル変換して高電位側インバータ３に伝達するレベ
ル変換用インバータ２とを備えている。ここで上記各イ
ンバータの回路設計は、外部から供給される０Ｖ電源Ｖ
DD及び−２Ｖ電源ＶTTにより論理回路２００中の所定の
ノードに上記−１Ｖ電源ＶMMが発生するよう行われてい
る。
する従来のＤＣＦＬ回路形式の半導体集積回路装置の論
理構成を示す図、図９(b) は該半導体集積回路装置の具
体的な回路構成を示す図であり、図において２００は上
記ＤＣＦＬ形式の論理回路で、−２Ｖ電源ＶTT及び−１
Ｖ電源ＶMMにより駆動される低電位側インバータ１と、
−１Ｖ電源ＶMM及び０Ｖ電源ＶDDにより駆動される高電
位側インバータ３と、上記低電位側インバータ１の出力
をレベル変換して高電位側インバータ３に伝達するレベ
ル変換用インバータ２とを備えている。ここで上記各イ
ンバータの回路設計は、外部から供給される０Ｖ電源Ｖ
DD及び−２Ｖ電源ＶTTにより論理回路２００中の所定の
ノードに上記−１Ｖ電源ＶMMが発生するよう行われてい
る。
【０００８】またＱ４及びＱ５は上記低電位側インバー
タ１を構成する負荷トランジスタ及びスイッチングトラ
ンジスタであり、これらのトランジスタＱ４及びＱ５は
−２Ｖ電源ＶTTと−１Ｖ電源ＶMMとの間に直列に接続さ
れている。そして−２Ｖ電源ＶTT側のトランジスタＱ５
のゲート、及び両トランジスタの接続点がそれぞれ上記
インバータ１の入力ノードＩＮ、及び出力ノードＮ１と
なっている。
タ１を構成する負荷トランジスタ及びスイッチングトラ
ンジスタであり、これらのトランジスタＱ４及びＱ５は
−２Ｖ電源ＶTTと−１Ｖ電源ＶMMとの間に直列に接続さ
れている。そして−２Ｖ電源ＶTT側のトランジスタＱ５
のゲート、及び両トランジスタの接続点がそれぞれ上記
インバータ１の入力ノードＩＮ、及び出力ノードＮ１と
なっている。
【０００９】またＱ６及びＱ７は上記高電位側インバー
タ３を構成する負荷トランジスタ及びスイッチングトラ
ンジスタであり、該両トランジスタＱ６及びＱ７は０Ｖ
電源ＶDDと−１Ｖ電源ＶMMとの間に直列に接続されてい
る。そして−１Ｖ電源ＶMM側のトランジスタＱ７のゲー
ト、及び両トランジスタの接続点がそれぞれこのインバ
ータ３の入力ノードＮ２、及び出力ノードＯＵＴとなっ
ている。
タ３を構成する負荷トランジスタ及びスイッチングトラ
ンジスタであり、該両トランジスタＱ６及びＱ７は０Ｖ
電源ＶDDと−１Ｖ電源ＶMMとの間に直列に接続されてい
る。そして−１Ｖ電源ＶMM側のトランジスタＱ７のゲー
ト、及び両トランジスタの接続点がそれぞれこのインバ
ータ３の入力ノードＮ２、及び出力ノードＯＵＴとなっ
ている。
【００１０】またＱ１及びＱ２は上記レベル変換用イン
バータ２を構成する負荷トランジスタ及びスイッチング
トランジスタであり、これらのトランジスタは０Ｖ電源
ＶDDと−２Ｖ電源ＶTTとの間に直列に接続されている。
そして−２Ｖ電源ＶTT側のトランジスタＱ２のゲート、
及び両トランジスタの接続点がそれぞれレベル変換用イ
ンバータ２の入力ノード（インバータ１の出力ノード）
Ｎ１、及び出力ノード（インバータ３の入力ノード）Ｎ
２となっている。また上記スイッチングトランジスタＱ
２は、そのオン状態におけるドレイン，ソース間抵抗
（以下オン抵抗という。）が負荷トランジスタＱ１のド
レイン，ソース間抵抗の１０分の１程度に設定されてい
る。
バータ２を構成する負荷トランジスタ及びスイッチング
トランジスタであり、これらのトランジスタは０Ｖ電源
ＶDDと−２Ｖ電源ＶTTとの間に直列に接続されている。
そして−２Ｖ電源ＶTT側のトランジスタＱ２のゲート、
及び両トランジスタの接続点がそれぞれレベル変換用イ
ンバータ２の入力ノード（インバータ１の出力ノード）
Ｎ１、及び出力ノード（インバータ３の入力ノード）Ｎ
２となっている。また上記スイッチングトランジスタＱ
２は、そのオン状態におけるドレイン，ソース間抵抗
（以下オン抵抗という。）が負荷トランジスタＱ１のド
レイン，ソース間抵抗の１０分の１程度に設定されてい
る。
【００１１】ここで上記各トランジスタＱ１，Ｑ２，Ｑ
４〜Ｑ７には、上述したようにＧａＡｓＭＥＳＦＥＴあ
るいはＨＥＭＴが用いられており、これらのトランジス
タは、ＭＯＳ（Metal Oxide Semiconductor)トランジス
タとは異なり、ゲート，ソース（ドレイン）間にはショ
ットキ接合が形成されており、そのショットキ障壁電圧
は０．７Ｖ程度となっている。なお上記トランジスタＱ
１，Ｑ４，Ｑ６はデプリーション形トランジスタ、トラ
ンジスタＱ２，Ｑ５，Ｑ７はエンハンスメント形トラン
ジスタである。
４〜Ｑ７には、上述したようにＧａＡｓＭＥＳＦＥＴあ
るいはＨＥＭＴが用いられており、これらのトランジス
タは、ＭＯＳ（Metal Oxide Semiconductor)トランジス
タとは異なり、ゲート，ソース（ドレイン）間にはショ
ットキ接合が形成されており、そのショットキ障壁電圧
は０．７Ｖ程度となっている。なお上記トランジスタＱ
１，Ｑ４，Ｑ６はデプリーション形トランジスタ、トラ
ンジスタＱ２，Ｑ５，Ｑ７はエンハンスメント形トラン
ジスタである。
【００１２】図１０(a) はＧａＡｓＭＥＳＦＥＴの一般
的な構造を示しており、図中５はＭＥＳＦＥＴで、半絶
縁性ＧａＡｓ基板５ａ上のｎ形ＧａＡｓ層５ｂ上にソー
ス，ドレイン電極６，８を所定の間隔をあけて配置し、
該両電極間にゲート電極７を配置した構造となってお
り、ゲート電極７とｎ形ＧａＡｓ層５ａとの間にはショ
ットキ接合が形成されている。
的な構造を示しており、図中５はＭＥＳＦＥＴで、半絶
縁性ＧａＡｓ基板５ａ上のｎ形ＧａＡｓ層５ｂ上にソー
ス，ドレイン電極６，８を所定の間隔をあけて配置し、
該両電極間にゲート電極７を配置した構造となってお
り、ゲート電極７とｎ形ＧａＡｓ層５ａとの間にはショ
ットキ接合が形成されている。
【００１３】また図１０(b) はＨＥＭＴトランジスタの
一般的な構造を示しており、図中１５はＨＥＭＴトラン
ジスタで、半絶縁性ＧａＡｓ基板１５ａ上にノンドープ
ＧａＡｓ層１５ｂ及びシリコンドープＡｌＧａＡｓ層１
５ｃを形成し、該ＡｌＧａＡｓ層１５ｃ上にソース，ド
レイン電極１６，１８を一定の間隔で配置し、該両電極
間にゲート電極１７を配置した構造となっており、上記
ノンドープＧａＡｓ層１５ｂの表面領域には電子層１５
ｄが形成されている。また上記ＭＥＳＦＥＴと同様ゲー
ト電極１７とＡｌＧａＡｓ層１５ｃとの間にはショット
キ接合が形成されている。
一般的な構造を示しており、図中１５はＨＥＭＴトラン
ジスタで、半絶縁性ＧａＡｓ基板１５ａ上にノンドープ
ＧａＡｓ層１５ｂ及びシリコンドープＡｌＧａＡｓ層１
５ｃを形成し、該ＡｌＧａＡｓ層１５ｃ上にソース，ド
レイン電極１６，１８を一定の間隔で配置し、該両電極
間にゲート電極１７を配置した構造となっており、上記
ノンドープＧａＡｓ層１５ｂの表面領域には電子層１５
ｄが形成されている。また上記ＭＥＳＦＥＴと同様ゲー
ト電極１７とＡｌＧａＡｓ層１５ｃとの間にはショット
キ接合が形成されている。
【００１４】次に動作について説明する。上記インバー
タ１の入力ノードＩＮがＨレベルＶH （−１．３Ｖ）に
なると、その出力ノードＮ１にはＬレベルＶL （−１．
９Ｖ）が出力される。すると上記インバータ２はこのＬ
レベルＶL を受けてＨレベルＶH （−０．３Ｖ）を出力
する。そしてこのＨレベルＶH がインバータ３に入力さ
れると、該インバータ３の出力ノードＮ３はＬレベルＶ
L （−０．９Ｖ）となる。
タ１の入力ノードＩＮがＨレベルＶH （−１．３Ｖ）に
なると、その出力ノードＮ１にはＬレベルＶL （−１．
９Ｖ）が出力される。すると上記インバータ２はこのＬ
レベルＶL を受けてＨレベルＶH （−０．３Ｖ）を出力
する。そしてこのＨレベルＶH がインバータ３に入力さ
れると、該インバータ３の出力ノードＮ３はＬレベルＶ
L （−０．９Ｖ）となる。
【００１５】一方上記インバータ１の入力がＬレベルＶ
L （−１．９Ｖ）になると、その出力ノード１にはＨレ
ベルＶH （−１．３Ｖ）が出力され、これにより上記イ
ンバータ２の出力ノードＮ２が反転してＬレベルＶL
（−１．８Ｖ）となる。そしてこのＬレベルがインバー
タ３に入力されると、該インバータ３の出力ノードＮ３
はＨレベルＶH （−０．３Ｖ）となる。
L （−１．９Ｖ）になると、その出力ノード１にはＨレ
ベルＶH （−１．３Ｖ）が出力され、これにより上記イ
ンバータ２の出力ノードＮ２が反転してＬレベルＶL
（−１．８Ｖ）となる。そしてこのＬレベルがインバー
タ３に入力されると、該インバータ３の出力ノードＮ３
はＨレベルＶH （−０．３Ｖ）となる。
【００１６】上記動作におけるインバータ２の出力のＨ
レベルＶH 及びＬレベルＶL は、以下に説明するように
してそれぞれ−０．３Ｖ及び−１．８Ｖ程度に落ち着
く。すなわち、上記インバータ２の入力ノードＮ１，つ
まりトランジスタＱ２のゲートにＬレベルＶL （−１．
９Ｖ）が入力されると、該トランジスタＱ２はオフ状態
となる。この時上記トランジスタＱ１を流れる電流は、
トランジスタＱ２のドレイン，ソース間にはほとんど流
れず、トランジスタＱ１のドレインからトランジスタＱ
７のゲートを通過してトランジスタＱ７のソースへ到る
電流経路を流れることとなる。
レベルＶH 及びＬレベルＶL は、以下に説明するように
してそれぞれ−０．３Ｖ及び−１．８Ｖ程度に落ち着
く。すなわち、上記インバータ２の入力ノードＮ１，つ
まりトランジスタＱ２のゲートにＬレベルＶL （−１．
９Ｖ）が入力されると、該トランジスタＱ２はオフ状態
となる。この時上記トランジスタＱ１を流れる電流は、
トランジスタＱ２のドレイン，ソース間にはほとんど流
れず、トランジスタＱ１のドレインからトランジスタＱ
７のゲートを通過してトランジスタＱ７のソースへ到る
電流経路を流れることとなる。
【００１７】このため上記レベル変換用インバータ２が
出力するＨレベルは、上記トランジスタＱ７のソース電
位（−１Ｖ）よりショットキ障壁電圧（０．７Ｖ程度）
分だけ高くなり、−０．３Ｖで落ち着く。
出力するＨレベルは、上記トランジスタＱ７のソース電
位（−１Ｖ）よりショットキ障壁電圧（０．７Ｖ程度）
分だけ高くなり、−０．３Ｖで落ち着く。
【００１８】また、上記トランジスタＱ２にＨレベルＶ
H （−１．３Ｖ）が入力されると、トランジスタＱ２は
オンし、そのドレイン，ソース間抵抗はトランジスタＱ
１のドレイン，ソース間抵抗の１０分の１程度まで小さ
くなる。このためインバータ２の出力ノードＮ２の電圧
は、０Ｖ電源ＶDDと−２Ｖ電源ＶTTとの差電圧である−
２Ｖを、トランジスタＱ２のドレイン，ソース間抵抗と
トランジスタＱ１のドレイン，ソース間抵抗によって分
割した値となる。
H （−１．３Ｖ）が入力されると、トランジスタＱ２は
オンし、そのドレイン，ソース間抵抗はトランジスタＱ
１のドレイン，ソース間抵抗の１０分の１程度まで小さ
くなる。このためインバータ２の出力ノードＮ２の電圧
は、０Ｖ電源ＶDDと−２Ｖ電源ＶTTとの差電圧である−
２Ｖを、トランジスタＱ２のドレイン，ソース間抵抗と
トランジスタＱ１のドレイン，ソース間抵抗によって分
割した値となる。
【００１９】すなわち、上記負荷トランジスタＱ１のソ
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ２の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−２）＋（２×Ｒ２（Ｒ１＋Ｒ２）） ＝（−２）＋（２×ｒ／１１ｒ）≒−１．８ となる。従って上記インバータ２の出力するＬレベルは
−１．８Ｖ程度で落ち着く。
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ２の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−２）＋（２×Ｒ２（Ｒ１＋Ｒ２）） ＝（−２）＋（２×ｒ／１１ｒ）≒−１．８ となる。従って上記インバータ２の出力するＬレベルは
−１．８Ｖ程度で落ち着く。
【００２０】以上説明したようにトランジスタＱ１，Ｑ
２で構成したレベル変換用インバータ２の出力レベル
は、ＨレベルＶH が−０．３Ｖ、ＬレベルＶL が−１．
８Ｖ程度となり、結局このレベル変換用インバータ２の
論理振幅は１．５Ｖ程度となる。
２で構成したレベル変換用インバータ２の出力レベル
は、ＨレベルＶH が−０．３Ｖ、ＬレベルＶL が−１．
８Ｖ程度となり、結局このレベル変換用インバータ２の
論理振幅は１．５Ｖ程度となる。
【００２１】
【発明が解決しようとする課題】ところが、通常ＤＣＦ
Ｌ回路形式の論理回路は０．６Ｖ程度の論理振幅で動作
させるものであるため、上記レベル変換用インバータ２
のようにその論理振幅を１．５Ｖ程度にして使用する
と、動作速度が低下してしまうという問題があった。
Ｌ回路形式の論理回路は０．６Ｖ程度の論理振幅で動作
させるものであるため、上記レベル変換用インバータ２
のようにその論理振幅を１．５Ｖ程度にして使用する
と、動作速度が低下してしまうという問題があった。
【００２２】すなわち、上記インバータ２では、その出
力の反転を行う際、トランジスタＱ１，Ｑ２によって上
記トランジスタＱ７のゲート等に蓄えられた電荷の充放
電を行っているが、このインバータ２の出力の論理振幅
が大きくなれば、その分だけ充放電に要する時間が増加
してしまい、該インバータが高速動作しなくなってしま
うという問題点があった。
力の反転を行う際、トランジスタＱ１，Ｑ２によって上
記トランジスタＱ７のゲート等に蓄えられた電荷の充放
電を行っているが、このインバータ２の出力の論理振幅
が大きくなれば、その分だけ充放電に要する時間が増加
してしまい、該インバータが高速動作しなくなってしま
うという問題点があった。
【００２３】ところで、特開昭63-90918号公報には、高
電位電源ＶDDと低電位電源ＶSSとの間に負荷素子とスイ
ッチングＦＥＴとを直列に接続し、該ＦＥＴのゲートを
入力ノードとし、該ＦＥＴと負荷素子との接続点を出力
ノードとしたＤＣＦＬ回路形式の論理回路において、ト
レードオフの関係にあるスイッチング速度の高速化と動
作マージンの確保とをともに達成するため、上記負荷素
子と並列に直列接続の負荷抵抗及びＦＥＴを接続し、該
ＦＥＴを論理回路の出力により負帰還制御するようにし
たものが示されているが、この公報記載の論理回路で
は、負荷素子の抵抗を変化させるためのスイッチング素
子やフィードバック信号の帰還経路が必要であるため、
出力レベルを調整するための回路の構成がやや複雑なも
のとなり、論理回路の基板上での占有面積が増加してし
まうという問題がある。
電位電源ＶDDと低電位電源ＶSSとの間に負荷素子とスイ
ッチングＦＥＴとを直列に接続し、該ＦＥＴのゲートを
入力ノードとし、該ＦＥＴと負荷素子との接続点を出力
ノードとしたＤＣＦＬ回路形式の論理回路において、ト
レードオフの関係にあるスイッチング速度の高速化と動
作マージンの確保とをともに達成するため、上記負荷素
子と並列に直列接続の負荷抵抗及びＦＥＴを接続し、該
ＦＥＴを論理回路の出力により負帰還制御するようにし
たものが示されているが、この公報記載の論理回路で
は、負荷素子の抵抗を変化させるためのスイッチング素
子やフィードバック信号の帰還経路が必要であるため、
出力レベルを調整するための回路の構成がやや複雑なも
のとなり、論理回路の基板上での占有面積が増加してし
まうという問題がある。
【００２４】また、上記公報記載の論理回路では、Ｌレ
ベルの引上げを負荷素子の抵抗値を低下させることによ
り行っているため、消費電力の増大につながるという問
題点もある。
ベルの引上げを負荷素子の抵抗値を低下させることによ
り行っているため、消費電力の増大につながるという問
題点もある。
【００２５】この発明は上記のような問題点を解消する
ためになされたもので、消費電力の増大を招くことな
く、しかも回路構成の複雑化を抑えつつ、レベル変換回
路の論理振幅の縮小により動作速度の高速化を図ること
ができる半導体集積回路装置を得ることを目的とする。
ためになされたもので、消費電力の増大を招くことな
く、しかも回路構成の複雑化を抑えつつ、レベル変換回
路の論理振幅の縮小により動作速度の高速化を図ること
ができる半導体集積回路装置を得ることを目的とする。
【００２６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、駆動電源の電圧が異なる第１及び第２の
論理回路間に配置され、入出力レベルを変換するレベル
変換回路を、その出力ノードと第２の電源との間に接続
された負荷素子と、上記出力ノードと第１の電源との間
に接続され、第１の論理回路の出力によりオン，オフ制
御されるスイッチング素子と、該スイッチング素子のオ
ン時、上記出力ノードを、上記負荷素子の抵抗とスイッ
チング素子のオン抵抗との抵抗分割により決まる電位よ
りさらに第２の電源電位側に近い電位にクランプするク
ランプ回路とから構成したものである。
積回路装置は、駆動電源の電圧が異なる第１及び第２の
論理回路間に配置され、入出力レベルを変換するレベル
変換回路を、その出力ノードと第２の電源との間に接続
された負荷素子と、上記出力ノードと第１の電源との間
に接続され、第１の論理回路の出力によりオン，オフ制
御されるスイッチング素子と、該スイッチング素子のオ
ン時、上記出力ノードを、上記負荷素子の抵抗とスイッ
チング素子のオン抵抗との抵抗分割により決まる電位よ
りさらに第２の電源電位側に近い電位にクランプするク
ランプ回路とから構成したものである。
【００２７】この発明にかかる半導体集積回路装置は、
駆動電源の電圧が異なる第１及び第２の論理回路間に配
置され、入出力レベルを変換するレベル変換回路を、そ
の出力ノードと上記第２の電源との間に接続された負荷
素子と、一端が第１の電源に接続され、上記第１の論理
回路の出力信号によりオン，オフ制御されるスイッチン
グ素子と、上記出力ノードと上記スイッチング素子の他
端との間に接続され、電流導通時その両端間に一定レベ
ルの電圧を発生する電圧発生回路素子とから構成したも
のである。
駆動電源の電圧が異なる第１及び第２の論理回路間に配
置され、入出力レベルを変換するレベル変換回路を、そ
の出力ノードと上記第２の電源との間に接続された負荷
素子と、一端が第１の電源に接続され、上記第１の論理
回路の出力信号によりオン，オフ制御されるスイッチン
グ素子と、上記出力ノードと上記スイッチング素子の他
端との間に接続され、電流導通時その両端間に一定レベ
ルの電圧を発生する電圧発生回路素子とから構成したも
のである。
【００２８】この発明は上記半導体集積回路装置におい
て、上記負荷素子として、上記スイッチング素子のオン
時におけるレベル変換回路の出力ノードの電位が理想電
位となるようそのゲート幅を設定した負荷トランジスタ
を用いたものである。
て、上記負荷素子として、上記スイッチング素子のオン
時におけるレベル変換回路の出力ノードの電位が理想電
位となるようそのゲート幅を設定した負荷トランジスタ
を用いたものである。
【００２９】またこの発明は上記半導体集積回路装置に
おいて、上記負荷素子として、所定のゲート幅を有する
負荷トランジスタを、上記スイッチング素子のオン時に
おけるレベル変換回路の出力ノードの電位が理想電位と
なるよう所定個数並列に接続してなるものを用いたもの
である。
おいて、上記負荷素子として、所定のゲート幅を有する
負荷トランジスタを、上記スイッチング素子のオン時に
おけるレベル変換回路の出力ノードの電位が理想電位と
なるよう所定個数並列に接続してなるものを用いたもの
である。
【００３０】この発明は上記半導体集積回路装置におい
て、上記電圧発生回路素子として負荷トランジスタを用
いたものである。
て、上記電圧発生回路素子として負荷トランジスタを用
いたものである。
【００３１】
【作用】この発明においては、電圧の異なる第１及び第
２の電源により駆動されるレベル変換回路の出力ノード
を、該レベル変換回路を構成する直列接続の負荷素子及
びスイッチング素子の抵抗分割により決まるＬレベル電
位よりさらに高い電位にクランプするようにしたから、
レベル変換回路の出力の論理振幅が小さくなり、その後
段の論理回路の入力ノード等の充放電に要する時間が短
縮されることとなる。これにより論理回路の高速化を図
ることができる。また上記出力ノードをクランプする回
路は、ダイオードを上記負荷素子に並列に接続するとい
う簡単な回路構成により実現することができる。また上
記出力ノードが所定の電位にクランプされている状態で
は、上記負荷素子に電流が流れることはなく、電力の無
駄な消費を回避することができる。
２の電源により駆動されるレベル変換回路の出力ノード
を、該レベル変換回路を構成する直列接続の負荷素子及
びスイッチング素子の抵抗分割により決まるＬレベル電
位よりさらに高い電位にクランプするようにしたから、
レベル変換回路の出力の論理振幅が小さくなり、その後
段の論理回路の入力ノード等の充放電に要する時間が短
縮されることとなる。これにより論理回路の高速化を図
ることができる。また上記出力ノードをクランプする回
路は、ダイオードを上記負荷素子に並列に接続するとい
う簡単な回路構成により実現することができる。また上
記出力ノードが所定の電位にクランプされている状態で
は、上記負荷素子に電流が流れることはなく、電力の無
駄な消費を回避することができる。
【００３２】またこの発明においては、レベル変換回路
を構成する、一端が第２の電源に接続された負荷素子と
一端が第１の電源に接続されたスイッチング素子との間
に、電流導通時にその両端間に一定レベルの電圧を発生
するダイオード等の電圧発生回路素子を挿入したので、
該スイッチング素子のオン時、上記負荷素子の他端側の
出力ノードの電位が、上記負荷素子の抵抗とスイッチン
グ素子のオン抵抗との抵抗分割により決まる電位より第
２の電源側にシフトした電位となり、レベル変換回路の
出力の論理振幅が小さくなる。これにより論理回路の入
力ノード等の充放電に要する時間が短縮され、論理回路
の動作の高速化を図ることができる。またこのような高
速動作の論理回路は、従来の回路構成に例えばダイオー
ド等の電圧発生回路素子を付加するだけで簡単に実現す
ることができる。さらにこのような電圧発生回路素子の
付加は、該素子を他の回路素子と直列に接続することに
より行われるため、動作電流の増加を招くことはない。
を構成する、一端が第２の電源に接続された負荷素子と
一端が第１の電源に接続されたスイッチング素子との間
に、電流導通時にその両端間に一定レベルの電圧を発生
するダイオード等の電圧発生回路素子を挿入したので、
該スイッチング素子のオン時、上記負荷素子の他端側の
出力ノードの電位が、上記負荷素子の抵抗とスイッチン
グ素子のオン抵抗との抵抗分割により決まる電位より第
２の電源側にシフトした電位となり、レベル変換回路の
出力の論理振幅が小さくなる。これにより論理回路の入
力ノード等の充放電に要する時間が短縮され、論理回路
の動作の高速化を図ることができる。またこのような高
速動作の論理回路は、従来の回路構成に例えばダイオー
ド等の電圧発生回路素子を付加するだけで簡単に実現す
ることができる。さらにこのような電圧発生回路素子の
付加は、該素子を他の回路素子と直列に接続することに
より行われるため、動作電流の増加を招くことはない。
【００３３】またこの発明においては、負荷素子とし
て、上記スイッチング素子のオン時におけるレベル変換
回路の入力ノードの電位が理想電位となるよう、そのゲ
ート幅を設定した負荷トランジスタ、あるいは所定個数
並列接続してなる複数の負荷トランジスタを用いたの
で、上記レベル変換回路の動作を最適な論理振幅でもっ
て行うことができる。
て、上記スイッチング素子のオン時におけるレベル変換
回路の入力ノードの電位が理想電位となるよう、そのゲ
ート幅を設定した負荷トランジスタ、あるいは所定個数
並列接続してなる複数の負荷トランジスタを用いたの
で、上記レベル変換回路の動作を最適な論理振幅でもっ
て行うことができる。
【００３４】この発明においては上記電圧発生回路素子
として負荷トランジスタを用いたので、電流導通時に発
生する電圧がダイオードに比べて大きく、このため論理
振幅をさらに小さくすることができる。
として負荷トランジスタを用いたので、電流導通時に発
生する電圧がダイオードに比べて大きく、このため論理
振幅をさらに小さくすることができる。
【００３５】
【実施例】実施例１．図１は本発明の第１の実施例によ
る半導体集積回路装置としてのＤＣＦＬ回路形式の論理
回路の構成を示す回路図であり、図において、図９と同
一符号は従来の論理回路２００と同一のものを示す。１
０１は本実施例のＤＣＦＬ回路形式の論理回路で、この
論理回路１０１のレベル変換用インバータ１０は、スイ
ッチングトランジスタＱ２がオンした時、その出力ノー
ドＮ２を−１．４Ｖ程度にクランプするクランプ回路１
０ａを備えている。このクランプ回路１０ａはショット
キ障壁電圧０．７Ｖ程度のダイオードＤ１，Ｄ２を上記
出力ノードＮ２と０Ｖ電源ＶDDとの間に直列に接続して
構成されており、また各ダイオードＤ１，Ｄ２は、それ
ぞれ金属と半導体との接合により形成されたショットキ
ダイオードである。
る半導体集積回路装置としてのＤＣＦＬ回路形式の論理
回路の構成を示す回路図であり、図において、図９と同
一符号は従来の論理回路２００と同一のものを示す。１
０１は本実施例のＤＣＦＬ回路形式の論理回路で、この
論理回路１０１のレベル変換用インバータ１０は、スイ
ッチングトランジスタＱ２がオンした時、その出力ノー
ドＮ２を−１．４Ｖ程度にクランプするクランプ回路１
０ａを備えている。このクランプ回路１０ａはショット
キ障壁電圧０．７Ｖ程度のダイオードＤ１，Ｄ２を上記
出力ノードＮ２と０Ｖ電源ＶDDとの間に直列に接続して
構成されており、また各ダイオードＤ１，Ｄ２は、それ
ぞれ金属と半導体との接合により形成されたショットキ
ダイオードである。
【００３６】次に動作について説明する。上記低電位
側，高電位側インバータ１，３の動作は従来の論理回路
２００と同一であるので、レベル変換用インバータ１０
の動作についてのみ説明する。本実施例の論理回路１０
１では、レベル変換用インバータ１０が出力するＨレベ
ルＶH 及びＬレベルＶL は、それぞれ−０．３Ｖ及び−
１．４Ｖ程度に落ち着く。
側，高電位側インバータ１，３の動作は従来の論理回路
２００と同一であるので、レベル変換用インバータ１０
の動作についてのみ説明する。本実施例の論理回路１０
１では、レベル変換用インバータ１０が出力するＨレベ
ルＶH 及びＬレベルＶL は、それぞれ−０．３Ｖ及び−
１．４Ｖ程度に落ち着く。
【００３７】すなわち、上記レベル変換用インバータ１
０の入力ノードＮ１にＬレベルＶL（−１．９Ｖ）が入
力されると、スイッチングトランジスタＱ２はオフ状態
となり、その出力ノードＮ２は、従来装置と同様トラン
ジスタＱ７のソース電位（−１Ｖ）よりショットキ障壁
電圧（０．７Ｖ程度）分だけ高くなって−０．３Ｖ程度
に落ち着く。
０の入力ノードＮ１にＬレベルＶL（−１．９Ｖ）が入
力されると、スイッチングトランジスタＱ２はオフ状態
となり、その出力ノードＮ２は、従来装置と同様トラン
ジスタＱ７のソース電位（−１Ｖ）よりショットキ障壁
電圧（０．７Ｖ程度）分だけ高くなって−０．３Ｖ程度
に落ち着く。
【００３８】また、上記レベル変換用インバータ１０の
入力ノードＮ１にＨレベル（ＶH ＝−１．３Ｖ）が入力
されると、スイッチングトランジスタＱ２はオンし、そ
のドレイン，ソース間抵抗は負荷トランジスタＱ１のド
レイン，ソース間抵抗の１０分の１程度まで小さくな
る。
入力ノードＮ１にＨレベル（ＶH ＝−１．３Ｖ）が入力
されると、スイッチングトランジスタＱ２はオンし、そ
のドレイン，ソース間抵抗は負荷トランジスタＱ１のド
レイン，ソース間抵抗の１０分の１程度まで小さくな
る。
【００３９】この時上記レベル変換用インバータ１０の
出力ノードＮ２は、トランジスタＱ２のドレイン，ソー
ス間抵抗とトランジスタＱ１のドレイン，ソース間抵抗
によって−１．８Ｖ程度に落ち着こうとするが、上記ダ
イオードＤ１のアノード，ダイオードＤ２のカソード間
の電圧がダイオードの順方向電圧の２倍よりも大きくな
ると、０Ｖ電源ＶDDからダイオードＤ１，Ｄ２及びトラ
ンジスタＱ２を介して−２Ｖ電源ＶTTに到る電流経路に
沿って電流が流れる。これによりレベル変換用インバー
タ１０の出力レベルは第１の電源電位ＶDD（０Ｖ）より
ダイオードの順方向電圧（０．７Ｖ）の２倍分だけ低い
−１．４Ｖ程度に落ち着くこととなる。
出力ノードＮ２は、トランジスタＱ２のドレイン，ソー
ス間抵抗とトランジスタＱ１のドレイン，ソース間抵抗
によって−１．８Ｖ程度に落ち着こうとするが、上記ダ
イオードＤ１のアノード，ダイオードＤ２のカソード間
の電圧がダイオードの順方向電圧の２倍よりも大きくな
ると、０Ｖ電源ＶDDからダイオードＤ１，Ｄ２及びトラ
ンジスタＱ２を介して−２Ｖ電源ＶTTに到る電流経路に
沿って電流が流れる。これによりレベル変換用インバー
タ１０の出力レベルは第１の電源電位ＶDD（０Ｖ）より
ダイオードの順方向電圧（０．７Ｖ）の２倍分だけ低い
−１．４Ｖ程度に落ち着くこととなる。
【００４０】このように本実施例では、レベル変換用イ
ンバータ１０を、０Ｖ電源ＶDDと−２Ｖ電源ＶTTとの間
に直列に接続された負荷トランジスタＱ１及びスイッチ
ングトランジスタＱ２と、上記負荷トランジスタＱ１と
並列に接続された直列接続の２つのダイオードＤ１，Ｄ
２とから構成したので、上記スイッチングトランジスタ
Ｑ２がオンした時、レベル変換用インバータ１０の出力
ノードＮ２が、０Ｖ電源ＶDDよりダイオードのショット
キ障壁電圧の２倍程度低い電位にクランプされてＬレベ
ルＶL が−１．４Ｖ程度となり、論理振幅を１．１Ｖ程
度まで小さくすることができる。これにより上記レベル
変換用インバータ１０の後段のインバータ３の入力ノー
ド等の充放電に要する時間が短縮され、論理回路の動作
の高速化を図ることができる。
ンバータ１０を、０Ｖ電源ＶDDと−２Ｖ電源ＶTTとの間
に直列に接続された負荷トランジスタＱ１及びスイッチ
ングトランジスタＱ２と、上記負荷トランジスタＱ１と
並列に接続された直列接続の２つのダイオードＤ１，Ｄ
２とから構成したので、上記スイッチングトランジスタ
Ｑ２がオンした時、レベル変換用インバータ１０の出力
ノードＮ２が、０Ｖ電源ＶDDよりダイオードのショット
キ障壁電圧の２倍程度低い電位にクランプされてＬレベ
ルＶL が−１．４Ｖ程度となり、論理振幅を１．１Ｖ程
度まで小さくすることができる。これにより上記レベル
変換用インバータ１０の後段のインバータ３の入力ノー
ド等の充放電に要する時間が短縮され、論理回路の動作
の高速化を図ることができる。
【００４１】また上記出力ノードをクランプする回路１
０ａは、ダイオードＤ１，Ｄ２を上記負荷トランジスタ
Ｑ１に並列に接続するという簡単な回路構成により実現
することができ、さらに上記出力ノードＮ２が所定の電
位にクランプされている状態では、上記負荷トランジス
タＱ１に電流が流れることはなく、電力の無駄な消費を
回避することができる効果もある。
０ａは、ダイオードＤ１，Ｄ２を上記負荷トランジスタ
Ｑ１に並列に接続するという簡単な回路構成により実現
することができ、さらに上記出力ノードＮ２が所定の電
位にクランプされている状態では、上記負荷トランジス
タＱ１に電流が流れることはなく、電力の無駄な消費を
回避することができる効果もある。
【００４２】実施例２．図２は本発明の第２の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図である。図において、図１と
同一符号は第１実施例と同一のものを示し、１０２は本
実施例のＤＣＦＬ回路形式のＮＯＲ回路、１′は−１Ｖ
電源ＶMMと−２Ｖ電源ＶTTとにより駆動される、上記低
電位側インバータ１と同一構成の低電位側インバータ
で、−１Ｖ電源ＶMMと−２Ｖ電源ＶTTとの間に直列に接
続された負荷ＭＥＳＦＥＴＱ４′とスイッチングＭＥＳ
ＦＥＴＱ５′とから構成されている。またＱ２′は上記
スイッチングＭＥＳＦＥＴＱ２と並列に接続され、レベ
ル変換用インバータ２０を構成するスイッチングＭＥＳ
ＦＥＴで、そのゲートには上記低電位側インバータ１′
の出力が接続されている。このような構成の第２の実施
例のＮＯＲ回路においても上記第１実施例と同様の効果
を奏する。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図である。図において、図１と
同一符号は第１実施例と同一のものを示し、１０２は本
実施例のＤＣＦＬ回路形式のＮＯＲ回路、１′は−１Ｖ
電源ＶMMと−２Ｖ電源ＶTTとにより駆動される、上記低
電位側インバータ１と同一構成の低電位側インバータ
で、−１Ｖ電源ＶMMと−２Ｖ電源ＶTTとの間に直列に接
続された負荷ＭＥＳＦＥＴＱ４′とスイッチングＭＥＳ
ＦＥＴＱ５′とから構成されている。またＱ２′は上記
スイッチングＭＥＳＦＥＴＱ２と並列に接続され、レベ
ル変換用インバータ２０を構成するスイッチングＭＥＳ
ＦＥＴで、そのゲートには上記低電位側インバータ１′
の出力が接続されている。このような構成の第２の実施
例のＮＯＲ回路においても上記第１実施例と同様の効果
を奏する。
【００４３】実施例３．図３は本発明の第３の実施例に
よる半導体集積回路装置としてのＤＣＦＬ回路形式の論
理回路を示す図であり、図において、図１と同一符号は
第１実施例の論理回路１０１と同一のものを示してい
る。１０３は本実施例のＤＣＦＬ回路形式の論理回路、
３０は該論理回路１０３を構成するレベル変換用インバ
ータで、これは、その出力ノードＮ２と０Ｖ電源ＶDDと
の間に接続された第１の負荷トランジスタＱ１と、上記
出力ノードＮ２と−２Ｖ電源ＶTTとの間に直列に接続さ
れたダイオードＤ３及びスイッチングトランジスタＱ２
とから構成され、上記低電位側インバータ１の出力がス
イッチングトランジスタＱ２のゲートに入力されるよう
になっている。また上記ダイオートＤ３は金属と半導体
との接合によって製作されたもので、順方向電圧は０．
７Ｖ程度である。
よる半導体集積回路装置としてのＤＣＦＬ回路形式の論
理回路を示す図であり、図において、図１と同一符号は
第１実施例の論理回路１０１と同一のものを示してい
る。１０３は本実施例のＤＣＦＬ回路形式の論理回路、
３０は該論理回路１０３を構成するレベル変換用インバ
ータで、これは、その出力ノードＮ２と０Ｖ電源ＶDDと
の間に接続された第１の負荷トランジスタＱ１と、上記
出力ノードＮ２と−２Ｖ電源ＶTTとの間に直列に接続さ
れたダイオードＤ３及びスイッチングトランジスタＱ２
とから構成され、上記低電位側インバータ１の出力がス
イッチングトランジスタＱ２のゲートに入力されるよう
になっている。また上記ダイオートＤ３は金属と半導体
との接合によって製作されたもので、順方向電圧は０．
７Ｖ程度である。
【００４４】次に動作について説明する。この実施例に
おいてもインバータ１及び３の動作は第１実施例の論理
回路１０１と同一であるので、以下はレベル変換用イン
バータ３０の動作についてのみ説明する。
おいてもインバータ１及び３の動作は第１実施例の論理
回路１０１と同一であるので、以下はレベル変換用イン
バータ３０の動作についてのみ説明する。
【００４５】本実施例の論理回路１０３では、トランジ
スタＱ１，Ｑ２及びダイオードＤ３で構成したレベル変
換用インバータ３０の出力レベルは、ＨレベルＶH （−
０．３Ｖ）、ＬレベルＶL （−１．２Ｖ程度）になる。
スタＱ１，Ｑ２及びダイオードＤ３で構成したレベル変
換用インバータ３０の出力レベルは、ＨレベルＶH （−
０．３Ｖ）、ＬレベルＶL （−１．２Ｖ程度）になる。
【００４６】すなわち、上記レベル変換用インバータ３
０の入力ノードＮ１にＬレベルＶL（−１．９Ｖ）が入
力された時は、トランジスタＱ２がオフ状態となり、イ
ンバータ３０の出力ノードＮ２の電位は、従来装置２０
０と同様にして、トランジスタＱ７のソース電位（−１
Ｖ）よりショットキ障壁電圧（０．７Ｖ程度）分だけ高
くなり、−０．３Ｖ程度に落ち着く。
０の入力ノードＮ１にＬレベルＶL（−１．９Ｖ）が入
力された時は、トランジスタＱ２がオフ状態となり、イ
ンバータ３０の出力ノードＮ２の電位は、従来装置２０
０と同様にして、トランジスタＱ７のソース電位（−１
Ｖ）よりショットキ障壁電圧（０．７Ｖ程度）分だけ高
くなり、−０．３Ｖ程度に落ち着く。
【００４７】また上記レベル変換用インバータ３０の入
力ノードＮ１にＨレベルＶH （−１．３Ｖ）が入力され
ると、該トランジスタＱ２がオンし、そのドレイン，ソ
ース間抵抗はトランジスタＱ１のドレイン，ソース間抵
抗の１０分の１程度まで小さくなる。
力ノードＮ１にＨレベルＶH （−１．３Ｖ）が入力され
ると、該トランジスタＱ２がオンし、そのドレイン，ソ
ース間抵抗はトランジスタＱ１のドレイン，ソース間抵
抗の１０分の１程度まで小さくなる。
【００４８】この時、上記ダイオードＤ３のアノード，
カソード間の順方向電圧は０．７Ｖ程度であるので、ト
ランジスタＱ１のドレイン，ソース間電圧とトランジス
タＱ２のドレイン，ソース間電圧の和は１．３Ｖ程度に
なり、この１．３Ｖの電圧がトランジスタＱ１のドイレ
ン，ソース間抵抗とトランジスタＱ２のドレイン，ソー
ス間抵抗により分割される。
カソード間の順方向電圧は０．７Ｖ程度であるので、ト
ランジスタＱ１のドレイン，ソース間電圧とトランジス
タＱ２のドレイン，ソース間電圧の和は１．３Ｖ程度に
なり、この１．３Ｖの電圧がトランジスタＱ１のドイレ
ン，ソース間抵抗とトランジスタＱ２のドレイン，ソー
ス間抵抗により分割される。
【００４９】すなわち、上記負荷トランジスタＱ１のソ
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ３０の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−１．３）＋（１．３×Ｒ２（Ｒ１＋Ｒ２）） ＝（−１．３）＋（１．３×ｒ／１１ｒ）≒−１．２ となる。
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ３０の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−１．３）＋（１．３×Ｒ２（Ｒ１＋Ｒ２）） ＝（−１．３）＋（１．３×ｒ／１１ｒ）≒−１．２ となる。
【００５０】このようにレベル変換用インバータ３０の
出力ノードＮ２に出力されるＬレベルは、−１．２Ｖ程
度で落ち着くこととなり、論理振幅が０．９Ｖ程度まで
小さくなる。
出力ノードＮ２に出力されるＬレベルは、−１．２Ｖ程
度で落ち着くこととなり、論理振幅が０．９Ｖ程度まで
小さくなる。
【００５１】このように本実施例では、レベル変換イン
バータ３０の出力ノードＮ２と−２Ｖ電源ＶTTとの間
に、スイッチングトランジスタＱ２に直列にダイオード
Ｄ３を接続したので、該スイッチングトランジスタＱ２
のオン時、上記負荷トランジスタＱ１の他端側の出力ノ
ードＮ２の電位が上記ダイオードＤ３の順方向電圧分確
実に高まることとなり、その電位上昇分、上記レベル変
換用インバータ３０の出力の論理振幅が小さくなる。こ
れにより高電位側インバータ３の入力ノードＮ２等の充
放電に要する時間が短縮され、レベル変換用インバータ
３０の動作の高速化を図ることができる。
バータ３０の出力ノードＮ２と−２Ｖ電源ＶTTとの間
に、スイッチングトランジスタＱ２に直列にダイオード
Ｄ３を接続したので、該スイッチングトランジスタＱ２
のオン時、上記負荷トランジスタＱ１の他端側の出力ノ
ードＮ２の電位が上記ダイオードＤ３の順方向電圧分確
実に高まることとなり、その電位上昇分、上記レベル変
換用インバータ３０の出力の論理振幅が小さくなる。こ
れにより高電位側インバータ３の入力ノードＮ２等の充
放電に要する時間が短縮され、レベル変換用インバータ
３０の動作の高速化を図ることができる。
【００５２】またこのような高速動作の論理回路１０３
は、従来の回路２００の構成にダイオードＤ３を付加す
るだけで簡単に実現することができ、さらにこのような
ダイオードＤ３の付加は、該ダイオードを負荷トランジ
スタＱ１とスイッチングトランジスタＱ２との間に直列
に接続することにより行われるため、動作電流の増加を
招くことはないという効果もある。
は、従来の回路２００の構成にダイオードＤ３を付加す
るだけで簡単に実現することができ、さらにこのような
ダイオードＤ３の付加は、該ダイオードを負荷トランジ
スタＱ１とスイッチングトランジスタＱ２との間に直列
に接続することにより行われるため、動作電流の増加を
招くことはないという効果もある。
【００５３】実施例４．図４は本発明の第４の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図において１０４
は、上記第３実施例の論理回路において、第２実施例の
ＮＯＲ回路の構成を採用したＮＯＲ回路であり、すなわ
ちこのＮＯＲ回路１０４では、第３実施例のレベル変換
用インバータ３０のスイッチングトランジスタＱ２と並
列にスイッチングトランジスタＱ２′が追加接続され、
そのゲートに低電位側インバータ１′の出力が接続され
ている。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図において１０４
は、上記第３実施例の論理回路において、第２実施例の
ＮＯＲ回路の構成を採用したＮＯＲ回路であり、すなわ
ちこのＮＯＲ回路１０４では、第３実施例のレベル変換
用インバータ３０のスイッチングトランジスタＱ２と並
列にスイッチングトランジスタＱ２′が追加接続され、
そのゲートに低電位側インバータ１′の出力が接続され
ている。
【００５４】このような構成の第４の実施例のＮＯＲ回
路では、上記低電位側インバータ１及び１′の少なくと
も一方の出力がＬレベルである時は、レベル変換用イン
バータ４０の出力するＨレベル及びＬレベルは上記第３
実施例と同様−０．３Ｖ及び−１．２Ｖであるが、上記
低電位側インバータ１，１′の出力が共にＨレベルとな
った時は、レベル変換用インバータ４０の出力するＬレ
ベルは、上記第３実施例に比べて若干低くなる。
路では、上記低電位側インバータ１及び１′の少なくと
も一方の出力がＬレベルである時は、レベル変換用イン
バータ４０の出力するＨレベル及びＬレベルは上記第３
実施例と同様−０．３Ｖ及び−１．２Ｖであるが、上記
低電位側インバータ１，１′の出力が共にＨレベルとな
った時は、レベル変換用インバータ４０の出力するＬレ
ベルは、上記第３実施例に比べて若干低くなる。
【００５５】つまり上記低電位側インバータ１，１′の
出力がともにＨレベルである時、上記電源ＶDD及びＶTT
の間の電位差２ＶからダイオードＤ３の順方向電圧
（０．７Ｖ）を引いた１．３Ｖが、負荷トランジスタＱ
１のソース，ドレイン間抵抗と、並列接続のスイッチン
グトランジスタＱ２，Ｑ２′のソース，ドレイン間抵抗
との合成抵抗とにより分割されることとなる。
出力がともにＨレベルである時、上記電源ＶDD及びＶTT
の間の電位差２ＶからダイオードＤ３の順方向電圧
（０．７Ｖ）を引いた１．３Ｖが、負荷トランジスタＱ
１のソース，ドレイン間抵抗と、並列接続のスイッチン
グトランジスタＱ２，Ｑ２′のソース，ドレイン間抵抗
との合成抵抗とにより分割されることとなる。
【００５６】この時、上記負荷トランジスタＱ１のソー
ス，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチング
トランジスタＱ２，Ｑ２′のオン抵抗をＲ２（＝ｒ）と
すると、インバータ４０の出力ノードＮ２の電位Ｖ２
は、 Ｖ２＝（−１．３）＋（１．３×（Ｒ２／２）／（Ｒ１＋Ｒ２／２）） ＝（−１．３）＋（１．３×０．５ｒ／１０．５ｒ）≒−１．２３ となる。従って上記レベル変換用インバータ４０の出力
のＬレベルは−１．２３Ｖ程度になる。
ス，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチング
トランジスタＱ２，Ｑ２′のオン抵抗をＲ２（＝ｒ）と
すると、インバータ４０の出力ノードＮ２の電位Ｖ２
は、 Ｖ２＝（−１．３）＋（１．３×（Ｒ２／２）／（Ｒ１＋Ｒ２／２）） ＝（−１．３）＋（１．３×０．５ｒ／１０．５ｒ）≒−１．２３ となる。従って上記レベル変換用インバータ４０の出力
のＬレベルは−１．２３Ｖ程度になる。
【００５７】実施例５．図５は本発明の第５の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
論理回路を示す図であり、図において１０５は本実施例
のＤＣＦＬ回路形式の論理回路であり、この論理回路１
０５のレベル変換用インバータ５０は、負荷素子とし
て、所定のゲート幅を有する並列接続の負荷トランジス
タＱ1a，Ｑ1bを、出力ノードＮ２の電位が理想電位とな
るよう所定個数並列に接続して構成しており、その他の
点は上記第３の実施例と同一である。このような構成の
第５の実施例では、上記レベル変換インバータ５０の動
作を最適な論理振幅でもって行うことができる効果があ
る。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
論理回路を示す図であり、図において１０５は本実施例
のＤＣＦＬ回路形式の論理回路であり、この論理回路１
０５のレベル変換用インバータ５０は、負荷素子とし
て、所定のゲート幅を有する並列接続の負荷トランジス
タＱ1a，Ｑ1bを、出力ノードＮ２の電位が理想電位とな
るよう所定個数並列に接続して構成しており、その他の
点は上記第３の実施例と同一である。このような構成の
第５の実施例では、上記レベル変換インバータ５０の動
作を最適な論理振幅でもって行うことができる効果があ
る。
【００５８】実施例６．図６(a) は本発明の第６の実施
例による半導体集積回路装置としての、ＤＣＦＬ回路形
式の論理回路を説明するための図であり、図６(b) は該
論理回路に用いる負荷トランジスタＱ1cの構造を示す斜
視図である。
例による半導体集積回路装置としての、ＤＣＦＬ回路形
式の論理回路を説明するための図であり、図６(b) は該
論理回路に用いる負荷トランジスタＱ1cの構造を示す斜
視図である。
【００５９】図において１０６は本実施例のＤＣＦＬ回
路形式の論理回路であり、そのレベル変換用インバータ
６０を構成する負荷トランジスタとして、図６(b) に示
すように上記スイッチングトランジスタＱ２のオン時に
おける出力ノードＮ２の電位が理想電位となるよう、そ
のゲート幅Ｗg を設定した負荷トランジスタＱ１c を用
いている。なおその他の構成は第３実施例と同一であ
り、図６(b) 中、図１０(a) と同一符号は同一のものを
示している。このような構成の第６の実施例では、上記
第５の実施例と同様上記レベル変換用インバータ６０の
動作を最適な論理振幅でもって行うことができる効果が
ある。
路形式の論理回路であり、そのレベル変換用インバータ
６０を構成する負荷トランジスタとして、図６(b) に示
すように上記スイッチングトランジスタＱ２のオン時に
おける出力ノードＮ２の電位が理想電位となるよう、そ
のゲート幅Ｗg を設定した負荷トランジスタＱ１c を用
いている。なおその他の構成は第３実施例と同一であ
り、図６(b) 中、図１０(a) と同一符号は同一のものを
示している。このような構成の第６の実施例では、上記
第５の実施例と同様上記レベル変換用インバータ６０の
動作を最適な論理振幅でもって行うことができる効果が
ある。
【００６０】なお、上記第５及び第６実施例では、第３
実施例の論理回路に上記負荷素子の構成を適用したもの
を示したが、上記負荷素子の構成は第４実施例の論理回
路に適用できることは言うまでもない。
実施例の論理回路に上記負荷素子の構成を適用したもの
を示したが、上記負荷素子の構成は第４実施例の論理回
路に適用できることは言うまでもない。
【００６１】実施例７．図７は本発明の第７の実施例に
よる半導体集積回路装置としてのＤＣＦＬ回路形式の論
理回路の回路構成を示し、図において、１０７は本実施
例のＤＣＦＬ回路形式の論理回路、７０は該論理回路１
０７を構成するレベル変換用インバータで、これは上記
第３実施例の論理回路１０３において、レベル変換用イ
ンバータを構成するダイオードＤ３に代えて、デプリー
ション形負荷トランジスタＱ３を用いたものであり、こ
のトランジスタＱ３は上記トランジスタＱ１と同様の製
造方法により、これと同一寸法に作製されたものであ
る。
よる半導体集積回路装置としてのＤＣＦＬ回路形式の論
理回路の回路構成を示し、図において、１０７は本実施
例のＤＣＦＬ回路形式の論理回路、７０は該論理回路１
０７を構成するレベル変換用インバータで、これは上記
第３実施例の論理回路１０３において、レベル変換用イ
ンバータを構成するダイオードＤ３に代えて、デプリー
ション形負荷トランジスタＱ３を用いたものであり、こ
のトランジスタＱ３は上記トランジスタＱ１と同様の製
造方法により、これと同一寸法に作製されたものであ
る。
【００６２】次に動作について説明する。この回路構成
の論理回路１０７では、トランジスタＱ１〜Ｑ３により
構成したレベル変換用インバータ７０の出力レベルは、
ＨレベルＶH （−０．３Ｖ）、ＬレベルＶL （−０．９
５Ｖ程度）になる。
の論理回路１０７では、トランジスタＱ１〜Ｑ３により
構成したレベル変換用インバータ７０の出力レベルは、
ＨレベルＶH （−０．３Ｖ）、ＬレベルＶL （−０．９
５Ｖ程度）になる。
【００６３】すなわち、上記レベル変換用インバータ７
０の入力ノードＮ１にＬレベルＶL（−１．９Ｖ）が入
力された時は、その出力ノードＮ２の電位は、上記第３
実施例の論理回路１０３と同様、トランジスタＱ７のソ
ース電位（−１Ｖ）よりショットキ障壁電圧（０．７Ｖ
程度）分だけ高くなり、−０．３Ｖ程度に落ち着く。
０の入力ノードＮ１にＬレベルＶL（−１．９Ｖ）が入
力された時は、その出力ノードＮ２の電位は、上記第３
実施例の論理回路１０３と同様、トランジスタＱ７のソ
ース電位（−１Ｖ）よりショットキ障壁電圧（０．７Ｖ
程度）分だけ高くなり、−０．３Ｖ程度に落ち着く。
【００６４】また上記レベル変換用インバータ７０の入
力ノードＮ１にＨレベルＶH （−１．３Ｖ）が入力され
ると、該インバータ７０のスイッチングトランジスタＱ
２がオンし、そのドレイン，ソース間抵抗が負荷トラン
ジスタＱ１のドレイン，ソース間抵抗の１０分の１程度
まで小さくなる。
力ノードＮ１にＨレベルＶH （−１．３Ｖ）が入力され
ると、該インバータ７０のスイッチングトランジスタＱ
２がオンし、そのドレイン，ソース間抵抗が負荷トラン
ジスタＱ１のドレイン，ソース間抵抗の１０分の１程度
まで小さくなる。
【００６５】この時、０Ｖ電源ＶDDと−２Ｖ電源ＶTTと
の間の２Ｖの電圧が各負荷トランジスタＱ１及びＱ３の
抵抗Ｒ１，Ｒ３（＝１０ｒ）と、スイッチングトランジ
スタＱ２のオン抵抗Ｒ２（＝ｒ）により抵抗分割され、
上記トランジスタＱ１及びＱ３のドレイン，ソース間に
はそれぞれ０．９５Ｖ程度が、トランジスタＱ２のドレ
イン，ソース間には０．１Ｖ程度の電圧が発生する。こ
れによりレベル変換用インバータ７０の出力するＬレベ
ルが−０．９５Ｖ程度になり、論理振幅を理想の論理振
幅０．６Ｖに近い０．６５Ｖまで小さくすることができ
る。
の間の２Ｖの電圧が各負荷トランジスタＱ１及びＱ３の
抵抗Ｒ１，Ｒ３（＝１０ｒ）と、スイッチングトランジ
スタＱ２のオン抵抗Ｒ２（＝ｒ）により抵抗分割され、
上記トランジスタＱ１及びＱ３のドレイン，ソース間に
はそれぞれ０．９５Ｖ程度が、トランジスタＱ２のドレ
イン，ソース間には０．１Ｖ程度の電圧が発生する。こ
れによりレベル変換用インバータ７０の出力するＬレベ
ルが−０．９５Ｖ程度になり、論理振幅を理想の論理振
幅０．６Ｖに近い０．６５Ｖまで小さくすることができ
る。
【００６６】このような本実施例では、上記第３実施例
のダイオードＤ３に代えてトランジスタＱ３を用いたの
で、上記第３実施例の効果に加えて、さらに論理振幅を
理想の論理振幅近くまで小さくすることができるという
効果がある。
のダイオードＤ３に代えてトランジスタＱ３を用いたの
で、上記第３実施例の効果に加えて、さらに論理振幅を
理想の論理振幅近くまで小さくすることができるという
効果がある。
【００６７】実施例８．図８は本発明の第８の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図中１０８は、上記
第７実施例の論理回路において、第２実施例のＮＯＲ回
路の構成を採用した論理回路であり、すなわちこのＮＯ
Ｒ回路１０８では、第７実施例のレベル変換用インバー
タのスイッチングトランジスタＱ２と並列にスイッチン
グトランジスタＱ２′が追加接続され、そのゲートに低
電位側インバータ１′の出力が接続されている。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図中１０８は、上記
第７実施例の論理回路において、第２実施例のＮＯＲ回
路の構成を採用した論理回路であり、すなわちこのＮＯ
Ｒ回路１０８では、第７実施例のレベル変換用インバー
タのスイッチングトランジスタＱ２と並列にスイッチン
グトランジスタＱ２′が追加接続され、そのゲートに低
電位側インバータ１′の出力が接続されている。
【００６８】このような構成の第８の実施例のＮＯＲ回
路１０８では、上記低電位側インバータ１及び１′の少
なくとも一方の出力がＬレベルである時は、レベル変換
用インバータ８０の出力するＨレベル及びＬレベルは上
記第７実施例と同様−０．３Ｖ及び−１．２Ｖである
が、上記低電位側インバータ１，１′の出力が共にＨレ
ベルとなった時は、レベル変換用インバータ８０の出力
するＬレベルは、上記第７実施例に比べてやや低くな
る。
路１０８では、上記低電位側インバータ１及び１′の少
なくとも一方の出力がＬレベルである時は、レベル変換
用インバータ８０の出力するＨレベル及びＬレベルは上
記第７実施例と同様−０．３Ｖ及び−１．２Ｖである
が、上記低電位側インバータ１，１′の出力が共にＨレ
ベルとなった時は、レベル変換用インバータ８０の出力
するＬレベルは、上記第７実施例に比べてやや低くな
る。
【００６９】つまり上記低電位側インバータ１，１′の
出力がともにＨレベルである時、上記電源ＶDD及びＶTT
の間の２Ｖが、負荷トランジスタＱ１のソース，ドレイ
ン間抵抗と、並列接続のスイッチングトランジスタＱ
２，Ｑ２′のソース，ドレイン間抵抗との合成抵抗とに
より分割される。
出力がともにＨレベルである時、上記電源ＶDD及びＶTT
の間の２Ｖが、負荷トランジスタＱ１のソース，ドレイ
ン間抵抗と、並列接続のスイッチングトランジスタＱ
２，Ｑ２′のソース，ドレイン間抵抗との合成抵抗とに
より分割される。
【００７０】すなわち、上記負荷トランジスタＱ１，Ｑ
３のソース，ドレイン間抵抗をＲ１，Ｒ３（＝１０
ｒ）、スイッチングトランジスタＱ２，Ｑ２′のオン抵
抗をＲ２（＝ｒ）とすると、インバータ８０の出力ノー
ドＮ２の電位Ｖ２は、 Ｖ２＝（−２）＋（２×（Ｒ２／２＋Ｒ３）／（Ｒ１＋Ｒ２／２＋Ｒ３）） ＝（−２） ＋（２×（０．５ｒ＋１０ｒ）／（１０ｒ＋０．５ｒ＋１０ｒ）） ≒−０．９８ となる。
３のソース，ドレイン間抵抗をＲ１，Ｒ３（＝１０
ｒ）、スイッチングトランジスタＱ２，Ｑ２′のオン抵
抗をＲ２（＝ｒ）とすると、インバータ８０の出力ノー
ドＮ２の電位Ｖ２は、 Ｖ２＝（−２）＋（２×（Ｒ２／２＋Ｒ３）／（Ｒ１＋Ｒ２／２＋Ｒ３）） ＝（−２） ＋（２×（０．５ｒ＋１０ｒ）／（１０ｒ＋０．５ｒ＋１０ｒ）） ≒−０．９８ となる。
【００７１】従って、この実施例のＮＯＲ回路１０８に
おいても上記レベル変換用インバータ８０の出力のＬレ
ベルは−０．９８Ｖ程度になり、論理振幅を理想の論理
振幅０．６Ｖに近い０．６８Ｖまで小さくすることがで
きる。
おいても上記レベル変換用インバータ８０の出力のＬレ
ベルは−０．９８Ｖ程度になり、論理振幅を理想の論理
振幅０．６Ｖに近い０．６８Ｖまで小さくすることがで
きる。
【００７２】なお、上記第５実施例の、負荷素子として
ゲート幅を所定の幅に設定した負荷トランジスタを用い
る構成、あるいは第６実施例の、負荷素子として所定個
数並列接続してなる複数の負荷トランジスタを用いる構
成は、上記第３及び第４実施例に対してだけでなく、第
７及び第８実施例にも適用できることは言うまでもな
い。
ゲート幅を所定の幅に設定した負荷トランジスタを用い
る構成、あるいは第６実施例の、負荷素子として所定個
数並列接続してなる複数の負荷トランジスタを用いる構
成は、上記第３及び第４実施例に対してだけでなく、第
７及び第８実施例にも適用できることは言うまでもな
い。
【００７３】
【発明の効果】以上のように、本発明に係る半導体集積
回路装置によれば、電圧の異なる第１及び第２の電源に
より駆動されるレベル変換回路の出力ノードを、該レベ
ル変換回路を構成する直列接続の素子の抵抗分割により
決まる，例えばＬレベル電位よりさらに高い電位にクラ
ンプするようにしたので、レベル変換回路の出力の論理
振幅が小さくなり、その後段の論理回路の入力ノード等
の充放電に要する時間が短縮されることとなり、これに
より論理回路の高速化を図ることができる効果がある。
また上記出力ノードをクランプする回路は、ダイオード
を上記負荷素子に並列に接続するという簡単な回路構成
により実現することができ、さらに上記出力ノードが所
定の電位にクランプされている状態では、上記負荷素子
に電流が流れることはなく、電力の無駄な消費を回避す
ることができる効果もある。
回路装置によれば、電圧の異なる第１及び第２の電源に
より駆動されるレベル変換回路の出力ノードを、該レベ
ル変換回路を構成する直列接続の素子の抵抗分割により
決まる，例えばＬレベル電位よりさらに高い電位にクラ
ンプするようにしたので、レベル変換回路の出力の論理
振幅が小さくなり、その後段の論理回路の入力ノード等
の充放電に要する時間が短縮されることとなり、これに
より論理回路の高速化を図ることができる効果がある。
また上記出力ノードをクランプする回路は、ダイオード
を上記負荷素子に並列に接続するという簡単な回路構成
により実現することができ、さらに上記出力ノードが所
定の電位にクランプされている状態では、上記負荷素子
に電流が流れることはなく、電力の無駄な消費を回避す
ることができる効果もある。
【００７４】またこの発明に係る半導体集積回路装置に
よれば、レベル変換回路における，一端が第２の電源に
接続された負荷素子と一端が第１の電源に接続されたス
イッチング素子との間に、電流導通時にその両端間に一
定レベルの電圧を発生するダイオード等の電圧発生回路
素子を挿入したので、該スイッチング素子のオン時、上
記負荷素子の他端側の出力ノードの電位が、上記負荷素
子の抵抗とスイッチング素子のオン抵抗との抵抗分割に
より決まる電位より第２の電源側にシフトした電位とな
り、レベル変換回路の出力の論理振幅が小さくなる。こ
れにより論理回路の入力ノード等の充放電に要する時間
が短縮され、論理回路の高速化を図ることができる効果
がある。またこのような高速動作の論理回路は、従来の
回路構成に、例えばダイオード等の電圧発生回路素子を
付加するだけで簡単に実現することができ、さらにこの
ような電圧発生回路素子の付加は、該素子を他の回路素
子と直列に接続することにより行われるため、動作電流
の増加を招くことはないという効果もある。
よれば、レベル変換回路における，一端が第２の電源に
接続された負荷素子と一端が第１の電源に接続されたス
イッチング素子との間に、電流導通時にその両端間に一
定レベルの電圧を発生するダイオード等の電圧発生回路
素子を挿入したので、該スイッチング素子のオン時、上
記負荷素子の他端側の出力ノードの電位が、上記負荷素
子の抵抗とスイッチング素子のオン抵抗との抵抗分割に
より決まる電位より第２の電源側にシフトした電位とな
り、レベル変換回路の出力の論理振幅が小さくなる。こ
れにより論理回路の入力ノード等の充放電に要する時間
が短縮され、論理回路の高速化を図ることができる効果
がある。またこのような高速動作の論理回路は、従来の
回路構成に、例えばダイオード等の電圧発生回路素子を
付加するだけで簡単に実現することができ、さらにこの
ような電圧発生回路素子の付加は、該素子を他の回路素
子と直列に接続することにより行われるため、動作電流
の増加を招くことはないという効果もある。
【００７５】またこの発明によれば、上記半導体集積回
路装置において、負荷素子として、上記スイッチング素
子のオン時におけるレベル変換回路の入力ノードの電位
が理想電位となるよう、そのゲート幅を設定した負荷ト
ランジスタ、あるいは所定個数並列接続してなる複数の
負荷トランジスタを用いたので、上記レベル変換回路の
動作を最適な論理振幅でもって行うことができる効果が
ある。
路装置において、負荷素子として、上記スイッチング素
子のオン時におけるレベル変換回路の入力ノードの電位
が理想電位となるよう、そのゲート幅を設定した負荷ト
ランジスタ、あるいは所定個数並列接続してなる複数の
負荷トランジスタを用いたので、上記レベル変換回路の
動作を最適な論理振幅でもって行うことができる効果が
ある。
【００７６】またこの発明によれば、上記半導体集積回
路装置において、電圧発生回路素子として負荷トランジ
スタを用いたので、電流導通時にその両端間に発生する
電圧がダイオードに比べて大きく、このため論理振幅を
さらに小さくできる効果がある。
路装置において、電圧発生回路素子として負荷トランジ
スタを用いたので、電流導通時にその両端間に発生する
電圧がダイオードに比べて大きく、このため論理振幅を
さらに小さくできる効果がある。
【図１】本発明の第１の実施例による半導体集積回路装
置としてのＤＣＦＬ回路形式の論理回路を説明するため
の回路図である。
置としてのＤＣＦＬ回路形式の論理回路を説明するため
の回路図である。
【図２】本発明の第２の実施例による半導体集積回路装
置としての、第１実施例の論理回路をＮＯＲ回路とした
回路を示す図である。
置としての、第１実施例の論理回路をＮＯＲ回路とした
回路を示す図である。
【図３】本発明の第３の実施例による半導体集積回路装
置としてのＤＣＦＬ回路形式の論理回路を説明するため
の回路図である。
置としてのＤＣＦＬ回路形式の論理回路を説明するため
の回路図である。
【図４】本発明の第４の実施例による半導体集積回路装
置としての、第３実施例の論理回路をＮＯＲ回路とした
回路を示す図である。
置としての、第３実施例の論理回路をＮＯＲ回路とした
回路を示す図である。
【図５】本発明の第５の実施例による半導体集積回路装
置としての、第３実施例の論理回路の論理振幅を調整可
能に構成した論理回路を示す回路図である。
置としての、第３実施例の論理回路の論理振幅を調整可
能に構成した論理回路を示す回路図である。
【図６】本発明の第６の実施例による半導体集積回路装
置としての、第３実施例の論理回路の論理振幅を調整可
能に構成した論理回路を示す回路図、及び上記論理回路
を構成するトランジスタの構造を示す図である。
置としての、第３実施例の論理回路の論理振幅を調整可
能に構成した論理回路を示す回路図、及び上記論理回路
を構成するトランジスタの構造を示す図である。
【図７】本発明の第７の実施例による半導体集積回路装
置としてのＤＣＦＬ回路形式の論理回路を示す図であ
る。
置としてのＤＣＦＬ回路形式の論理回路を示す図であ
る。
【図８】本発明の第８の実施例による半導体集積回路装
置としての、第７実施例の論理回路をＮＯＲ回路とした
回路を示す図である。
置としての、第７実施例の論理回路をＮＯＲ回路とした
回路を示す図である。
【図９】従来のＤＣＦＬ回路形式の論理回路における論
理構成及び具体的な回路構成を示す図である。
理構成及び具体的な回路構成を示す図である。
【図１０】一般的なＭＥＳＦＥＴ及びＨＥＭＴの素子構
造を示す断面図である。
造を示す断面図である。
１，１′ 低電位側インバータ ３ 高電位側インバータ １０〜８０ レベル変換用インバータ（レベル変換回
路） １０ａ クランプ回路 １０１，１０３，１０５〜１０７ ＤＣＦＬ回路形式の
論理回路 １０２，１０４，１０８ ＤＣＦＬ回路形式のＮＯＲ回
路 Ｑ１，Ｑ４，Ｑ４′，Ｑ６，Ｑ６′ デプリーション形
負荷トランジスタ Ｑ２，Ｑ２′，Ｑ５，Ｑ７ エンハンスメント形スイッ
チングトランジスタ Ｄ１〜Ｄ３ ショットキダイオード Ｎ１ レベル変換用インバータの入力ノード Ｎ２ レベル変換用インバータの出力ノード ＶDD ０Ｖ電源 ＶMM −１Ｖ電源 ＶTT −２Ｖ電源
路） １０ａ クランプ回路 １０１，１０３，１０５〜１０７ ＤＣＦＬ回路形式の
論理回路 １０２，１０４，１０８ ＤＣＦＬ回路形式のＮＯＲ回
路 Ｑ１，Ｑ４，Ｑ４′，Ｑ６，Ｑ６′ デプリーション形
負荷トランジスタ Ｑ２，Ｑ２′，Ｑ５，Ｑ７ エンハンスメント形スイッ
チングトランジスタ Ｄ１〜Ｄ３ ショットキダイオード Ｎ１ レベル変換用インバータの入力ノード Ｎ２ レベル変換用インバータの出力ノード ＶDD ０Ｖ電源 ＶMM −１Ｖ電源 ＶTT −２Ｖ電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】一般にＤＣＦＬ回路形式は、電界効果形
トランジスタを直接直列あるいは並列に接続して構成し
た論理回路の形式であり、この形式の論理回路では構成
トランジスタとしてＧａＡｓＭＥＳＦＥＴ（MEtal Semi
conductor FET)やＨＥＭＴ（High Electron Mobility T
ransistor ）等が用いられており、この論理回路は−２
Ｖの電源により駆動されることが多い。
トランジスタを直接直列あるいは並列に接続して構成し
た論理回路の形式であり、この形式の論理回路では構成
トランジスタとしてＧａＡｓＭＥＳＦＥＴ（MEtal Semi
conductor FET)やＨＥＭＴ（High Electron Mobility T
ransistor ）等が用いられており、この論理回路は−２
Ｖの電源により駆動されることが多い。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】一方上記インバータ１の入力がＬレベルＶ
L （−１．９Ｖ）になると、その出力ノードＮ１にはＨ
レベルＶH （−１．３Ｖ）が出力され、これにより上記
インバータ２の出力ノードＮ２が反転してＬレベルＶL
（−１．８Ｖ）となる。そしてこのＬレベルがインバー
タ３に入力されると、該インバータ３の出力ノードＮ３
はＨレベルＶH （−０．３Ｖ）となる。
L （−１．９Ｖ）になると、その出力ノードＮ１にはＨ
レベルＶH （−１．３Ｖ）が出力され、これにより上記
インバータ２の出力ノードＮ２が反転してＬレベルＶL
（−１．８Ｖ）となる。そしてこのＬレベルがインバー
タ３に入力されると、該インバータ３の出力ノードＮ３
はＨレベルＶH （−０．３Ｖ）となる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】また、上記トランジスタＱ２にＨレベルＶ
H （−１．３Ｖ）が入力されると、トランジスタＱ２は
オンし、そのドレイン，ソース間抵抗はトランジスタＱ
１のドレイン，ソース間抵抗の１０分の１程度まで小さ
くなる。このためインバータ２の出力ノードＮ２の電圧
は、０Ｖ電源ＶDDと−２Ｖ電源ＶTTとの差電圧である２
Ｖを、トランジスタＱ２のドレイン，ソース間抵抗とト
ランジスタＱ１のドレイン，ソース間抵抗によって分割
した値となる。
H （−１．３Ｖ）が入力されると、トランジスタＱ２は
オンし、そのドレイン，ソース間抵抗はトランジスタＱ
１のドレイン，ソース間抵抗の１０分の１程度まで小さ
くなる。このためインバータ２の出力ノードＮ２の電圧
は、０Ｖ電源ＶDDと−２Ｖ電源ＶTTとの差電圧である２
Ｖを、トランジスタＱ２のドレイン，ソース間抵抗とト
ランジスタＱ１のドレイン，ソース間抵抗によって分割
した値となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】すなわち、上記負荷トランジスタＱ１のソ
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ２の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−２）＋（２×Ｒ２／（Ｒ１＋Ｒ２）） ＝（−２）＋（２×ｒ／１１ｒ）≒−１．８ となる。従って上記インバータ２の出力するＬレベルは
−１．８Ｖ程度で落ち着く。
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ２の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−２）＋（２×Ｒ２／（Ｒ１＋Ｒ２）） ＝（−２）＋（２×ｒ／１１ｒ）≒−１．８ となる。従って上記インバータ２の出力するＬレベルは
−１．８Ｖ程度で落ち着く。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】この時上記レベル変換用インバータ１０の
出力ノードＮ２は、トランジスタＱ２のドレイン，ソー
ス間抵抗とトランジスタＱ１のドレイン，ソース間抵抗
によって−１．８Ｖ程度に落ち着こうとするが、上記ダ
イオードＤ１のアノード，ダイオードＤ２のカソード間
の電圧がダイオードの順方向電圧の２倍よりも大きくな
ると、０Ｖ電源ＶDDからダイオードＤ１，Ｄ２及びトラ
ンジスタＱ２を介して−２Ｖ電源ＶTTに到る電流経路に
沿って電流が流れる。これによりレベル変換用インバー
タ１０の出力レベルは電源電位ＶDD（０Ｖ）よりダイオ
ードの順方向電圧（０．７Ｖ）の２倍分だけ低い−１．
４Ｖ程度に落ち着くこととなる。
出力ノードＮ２は、トランジスタＱ２のドレイン，ソー
ス間抵抗とトランジスタＱ１のドレイン，ソース間抵抗
によって−１．８Ｖ程度に落ち着こうとするが、上記ダ
イオードＤ１のアノード，ダイオードＤ２のカソード間
の電圧がダイオードの順方向電圧の２倍よりも大きくな
ると、０Ｖ電源ＶDDからダイオードＤ１，Ｄ２及びトラ
ンジスタＱ２を介して−２Ｖ電源ＶTTに到る電流経路に
沿って電流が流れる。これによりレベル変換用インバー
タ１０の出力レベルは電源電位ＶDD（０Ｖ）よりダイオ
ードの順方向電圧（０．７Ｖ）の２倍分だけ低い−１．
４Ｖ程度に落ち着くこととなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】実施例３．図３は本発明の第３の実施例に
よる半導体集積回路装置としてのＤＣＦＬ回路形式の論
理回路を示す図であり、図において、図１と同一符号は
第１実施例の論理回路１０１と同一のものを示してい
る。１０３は本実施例のＤＣＦＬ回路形式の論理回路、
３０は該論理回路１０３を構成するレベル変換用インバ
ータで、これは、その出力ノードＮ２と０Ｖ電源ＶDDと
の間に接続された負荷トランジスタＱ１と、上記出力ノ
ードＮ２と−２Ｖ電源ＶTTとの間に直列に接続されたダ
イオードＤ３及びスイッチングトランジスタＱ２とから
構成され、上記低電位側インバータ１の出力がスイッチ
ングトランジスタＱ２のゲートに入力されるようになっ
ている。また上記ダイオートＤ３は金属と半導体との接
合によって製作されたもので、順方向電圧は０．７Ｖ程
度である。
よる半導体集積回路装置としてのＤＣＦＬ回路形式の論
理回路を示す図であり、図において、図１と同一符号は
第１実施例の論理回路１０１と同一のものを示してい
る。１０３は本実施例のＤＣＦＬ回路形式の論理回路、
３０は該論理回路１０３を構成するレベル変換用インバ
ータで、これは、その出力ノードＮ２と０Ｖ電源ＶDDと
の間に接続された負荷トランジスタＱ１と、上記出力ノ
ードＮ２と−２Ｖ電源ＶTTとの間に直列に接続されたダ
イオードＤ３及びスイッチングトランジスタＱ２とから
構成され、上記低電位側インバータ１の出力がスイッチ
ングトランジスタＱ２のゲートに入力されるようになっ
ている。また上記ダイオートＤ３は金属と半導体との接
合によって製作されたもので、順方向電圧は０．７Ｖ程
度である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】すなわち、上記負荷トランジスタＱ１のソ
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ３０の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−１．３）＋（１．３×Ｒ２／（Ｒ１＋Ｒ２）） ＝（−１．３）＋（１．３×ｒ／１１ｒ）≒−１．２ となる。
ース，ドレイン間抵抗をＲ１（＝１０ｒ）、スイッチン
グトランジスタＱ２のオン抵抗をＲ２（＝ｒ）とする
と、インバータ３０の出力ノードＮ２の電位Ｖ２は、 Ｖ２＝（−１．３）＋（１．３×Ｒ２／（Ｒ１＋Ｒ２）） ＝（−１．３）＋（１．３×ｒ／１１ｒ）≒−１．２ となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】このように本実施例では、レベル変換イン
バータ３０の出力ノードＮ２と−２Ｖ電源ＶTTとの間
に、スイッチングトランジスタＱ２に直列にダイオード
Ｄ３を接続したので、該スイッチングトランジスタＱ２
のオン時、上記負荷トランジスタＱ１の一端側の出力ノ
ードＮ２の電位が上記ダイオードＤ３の順方向電圧分確
実に高まることとなり、その電位上昇分、上記レベル変
換用インバータ３０の出力の論理振幅が小さくなる。こ
れにより高電位側インバータ３の入力ノードＮ２等の充
放電に要する時間が短縮され、レベル変換用インバータ
３０の動作の高速化を図ることができる。
バータ３０の出力ノードＮ２と−２Ｖ電源ＶTTとの間
に、スイッチングトランジスタＱ２に直列にダイオード
Ｄ３を接続したので、該スイッチングトランジスタＱ２
のオン時、上記負荷トランジスタＱ１の一端側の出力ノ
ードＮ２の電位が上記ダイオードＤ３の順方向電圧分確
実に高まることとなり、その電位上昇分、上記レベル変
換用インバータ３０の出力の論理振幅が小さくなる。こ
れにより高電位側インバータ３の入力ノードＮ２等の充
放電に要する時間が短縮され、レベル変換用インバータ
３０の動作の高速化を図ることができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】実施例４．図４は本発明の第４の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図において、図３と
同一符号は第３の実施例と同一のものを示し、１０４
は、本実施例のＤＣＦＬ回路形式のＮＯＲ回路であり、
このＮＯＲ回路１０４では、第３実施例のレベル変換用
インバータ３０のスイッチングトランジスタＱ２と並列
にスイッチングトランジスタＱ２′が追加接続され、そ
のゲートに低電位側インバータ１′の出力が接続されて
いる。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図において、図３と
同一符号は第３の実施例と同一のものを示し、１０４
は、本実施例のＤＣＦＬ回路形式のＮＯＲ回路であり、
このＮＯＲ回路１０４では、第３実施例のレベル変換用
インバータ３０のスイッチングトランジスタＱ２と並列
にスイッチングトランジスタＱ２′が追加接続され、そ
のゲートに低電位側インバータ１′の出力が接続されて
いる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】実施例５．図５は本発明の第５の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
論理回路を示す図であり、図において１０５は本実施例
のＤＣＦＬ回路形式の論理回路であり、この論理回路１
０５のレベル変換用インバータ５０は、その出力ノード
Ｎ２の電位が理想電位となるよう負荷素子として、所定
のゲート幅を有する負荷トランジスタＱ1a，Ｑ1bを、２
個並列に接続して構成しており、その他の点は上記第３
の実施例と同一である。このような構成の第５の実施例
では、上記レベル変換インバータ５０の動作を最適な論
理振幅でもって行うことができる効果がある。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
論理回路を示す図であり、図において１０５は本実施例
のＤＣＦＬ回路形式の論理回路であり、この論理回路１
０５のレベル変換用インバータ５０は、その出力ノード
Ｎ２の電位が理想電位となるよう負荷素子として、所定
のゲート幅を有する負荷トランジスタＱ1a，Ｑ1bを、２
個並列に接続して構成しており、その他の点は上記第３
の実施例と同一である。このような構成の第５の実施例
では、上記レベル変換インバータ５０の動作を最適な論
理振幅でもって行うことができる効果がある。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】実施例８．図８は本発明の第８の実施例に
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図中図７と同一符号
は第７の実施例と同一のものを示し、１０８は、本実施
例のＤＣＦＬ回路形式のＮＯＲ回路であり、すなわちこ
のＮＯＲ回路１０８では、第７実施例のレベル変換用イ
ンバータのスイッチングトランジスタＱ２と並列にスイ
ッチングトランジスタＱ２′が追加接続され、そのゲー
トに低電位側インバータ１′の出力が接続されている。
よる半導体集積回路装置としての、ＤＣＦＬ回路形式の
ＮＯＲ回路の構成を示す図であり、図中図７と同一符号
は第７の実施例と同一のものを示し、１０８は、本実施
例のＤＣＦＬ回路形式のＮＯＲ回路であり、すなわちこ
のＮＯＲ回路１０８では、第７実施例のレベル変換用イ
ンバータのスイッチングトランジスタＱ２と並列にスイ
ッチングトランジスタＱ２′が追加接続され、そのゲー
トに低電位側インバータ１′の出力が接続されている。
Claims (8)
- 【請求項１】 電位の異なる第１及び第２の電源と、該
両電源電位の中間電位を発生する第３の電源と、上記第
１及び第３の電源により駆動される第１の論理回路と、
上記第２の電源及び第３の電源により駆動される第２の
論理回路と、上記第１の論理回路の出力信号をレベル変
換して第２の論理回路に伝達するレベル変換回路とを備
えた半導体集積回路装置において、 上記レベル変換回路を、 その出力ノードと第２の電源との間に接続された負荷素
子と、 上記出力ノードと第１の電源との間に接続され、上記第
１の論理回路の出力信号によりオン，オフ制御されるス
イッチング素子と、 上記スイッチング素子のオン時、上記出力ノードを、上
記負荷素子の抵抗とスイッチング素子のオン抵抗との抵
抗分割により決まる電位よりさらに第２の電源側に近い
電位にクランプするクランプ回路とから構成したことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記クランプ回路は、 上記負荷素子と並列に接続された直列接続の２つのショ
ットキダイオードからなるものであることを特徴とする
半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、 上記レベル変換回路として、 上記スイッチング素子に代えて、並列接続の第１及び第
２のトランジスタを用いたＮＯＲ回路を備え、 上記第１の論理回路として、 上記第１及び第２のトランジスタのゲートにその出力が
接続された２つのインバータを備えたことを特徴とする
半導体集積回路装置。 - 【請求項４】 電位の異なる第１及び第２の電源と、該
両電源電位の中間電位を発生する第３の電源と、上記第
１及び第３の電源により駆動される第１の論理回路と、
上記第２の電源及び第３の電源により駆動される第２の
論理回路と、上記第１の論理回路の出力信号をレベル変
換して第２の論理回路に伝達するレベル変換回路とを備
えた半導体集積回路装置において、 上記レベル変換回路を、 その出力ノードと上記第２の電源との間に接続された負
荷素子と、 一端が第１の電源に接続され、上記第１の論理回路の出
力信号によりオン，オフ制御されるスイッチング素子
と、 上記出力ノードと上記スイッチング素子の他端との間に
接続され、電流導通時その両端間に一定レベルの電圧を
発生する電圧発生回路素子とから構成したことを特徴と
する半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、 上記レベル変換回路として、 上記スイッチング素子に代えて、並列接続の第１及び第
２のトランジスタを用いたＮＯＲ回路を備え、 上記第１の論理回路として、 上記第１及び第２のトランジスタのゲートにその出力が
接続された２つのインバータを備えたことを特徴とする
半導体集積回路装置。 - 【請求項６】 請求項４記載の半導体集積回路装置にお
いて、 上記負荷素子は、所定のゲート幅を有する負荷トランジ
スタを、上記スイッチング素子のオン時におけるレベル
変換回路の出力ノードの電位が理想電位となるよう所定
個数並列に接続してなるものであることを特徴とする半
導体集積回路装置。 - 【請求項７】 請求項４記載の半導体集積回路におい
て、 上記負荷素子は、上記スイッチング素子のオン時におけ
るレベル変換回路の出力ノードの電位が理想電位となる
ようそのゲート幅を設定した負荷トランジスタであるこ
とを特徴とする半導体集積回路装置。 - 【請求項８】 請求項４又は５記載の半導体集積回路装
置において、 上記電圧発生回路素子は、負荷トランジスタであること
を特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354579A JPH06188718A (ja) | 1992-12-15 | 1992-12-15 | 半導体集積回路装置 |
| FR9312077A FR2699350B1 (fr) | 1992-12-15 | 1993-10-11 | Circuit de conversion de niveau incorpore dans un circuit logique a transistor. |
| US08/137,774 US5451888A (en) | 1992-12-15 | 1993-10-19 | Direct coupled FET logic translator circuit |
| DE4337076A DE4337076C2 (de) | 1992-12-15 | 1993-10-29 | Halbleiterschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354579A JPH06188718A (ja) | 1992-12-15 | 1992-12-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188718A true JPH06188718A (ja) | 1994-07-08 |
Family
ID=18438510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354579A Pending JPH06188718A (ja) | 1992-12-15 | 1992-12-15 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5451888A (ja) |
| JP (1) | JPH06188718A (ja) |
| DE (1) | DE4337076C2 (ja) |
| FR (1) | FR2699350B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060102A1 (ja) * | 2003-12-18 | 2005-06-30 | Nikon Corporation | レベルシフト回路、並びに、これを用いたアクチュエータ装置及び光スイッチシステム |
| JP2006100963A (ja) * | 2004-09-28 | 2006-04-13 | Mitsumi Electric Co Ltd | 送受信回路 |
| US7768336B2 (en) | 2008-02-11 | 2010-08-03 | Samsung Electronics Co., Ltd. | Level shifting circuit |
Families Citing this family (5)
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|---|---|---|---|---|
| US5528173A (en) * | 1995-05-10 | 1996-06-18 | Micron Technology, Inc. | Low power, high speed level shifter |
| US5666070A (en) * | 1995-05-10 | 1997-09-09 | Micron Technology, Inc. | Low power, high speed level shifter |
| SE504636C2 (sv) * | 1995-07-27 | 1997-03-24 | Ericsson Telefon Ab L M | Universell sändaranordning |
| ATE194896T1 (de) | 1996-01-16 | 2000-08-15 | Ericsson Telefon Ab L M | Ausgangspufferschaltkreis |
| JP2021027110A (ja) * | 2019-08-02 | 2021-02-22 | キオクシア株式会社 | 半導体装置 |
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| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| JPH04109714A (ja) * | 1990-08-29 | 1992-04-10 | Toshiba Corp | 電界効果トランジスタ回路 |
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| JPS6212211A (ja) * | 1985-07-09 | 1987-01-21 | Norio Akamatsu | 論理回路 |
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| JPH0716154B2 (ja) * | 1988-10-06 | 1995-02-22 | 日本電気株式会社 | Ｔｔｌ−ｅｃｌレベル変換回路 |
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| JP2774176B2 (ja) * | 1990-03-20 | 1998-07-09 | 富士通株式会社 | 半導体集積回路 |
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1992
- 1992-12-15 JP JP4354579A patent/JPH06188718A/ja active Pending
-
1993
- 1993-10-11 FR FR9312077A patent/FR2699350B1/fr not_active Expired - Fee Related
- 1993-10-19 US US08/137,774 patent/US5451888A/en not_active Expired - Fee Related
- 1993-10-29 DE DE4337076A patent/DE4337076C2/de not_active Expired - Fee Related
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| US7427877B2 (en) | 2003-12-18 | 2008-09-23 | Nikon Corporation | Level shift circuit, and actuator apparatus and optical switch system using same |
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| Publication number | Publication date |
|---|---|
| FR2699350A1 (fr) | 1994-06-17 |
| FR2699350B1 (fr) | 1996-06-14 |
| US5451888A (en) | 1995-09-19 |
| DE4337076C2 (de) | 1995-02-09 |
| DE4337076A1 (de) | 1994-06-16 |
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