JPH0622275B2 - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH0622275B2 JPH0622275B2 JP59017033A JP1703384A JPH0622275B2 JP H0622275 B2 JPH0622275 B2 JP H0622275B2 JP 59017033 A JP59017033 A JP 59017033A JP 1703384 A JP1703384 A JP 1703384A JP H0622275 B2 JPH0622275 B2 JP H0622275B2
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- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
Landscapes
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はバイポーラトランジスタと接合形電界効果トラ
ンジスタとを複合化した複合半導体装置に係り、特にそ
の接合構造に関するものである。
ンジスタとを複合化した複合半導体装置に係り、特にそ
の接合構造に関するものである。
ゲートからの信号で主電流を制御可能な半導体スイツチ
ング素子には、大別するとバイポーラ型とユニポーラ型
の２種類がある。バイポーラ型には、オン状態を自己保
持できるゲートターンオフサイリスタ（以下ＧＴＯと略
記）と自己保持できないトランジスタ（以下ＴＲＳと略
記）にわけられ、ユニポーラ型を代表する素子はｎチヤ
ネル・エンハンスメントモードで動作するパワーＭＯＳ
ＦＥＴ（以下ＭＯＳと略記）がある。これらの素子には
それぞれ一長一短がある。例えば高耐圧化の点からはＧ
ＴＯ＞ＴＲＳ＞ＭＯＳとなり、大電流化の点からもＧＴ
Ｏ＞ＴＲＳ＞ＭＯＳとなる。しかし高周波動作の点から
は逆にＭＯＳ＞ＴＲＳ＞ＧＴＯとなる。つまりＧＴＯは
低周波・大容量に、ＭＯＳは高周波・小容量に適し、Ｔ
ＲＳはそれらの中間に位置する。次にこれらの素子の制
御のし易さ、換言するとゲート回路の電力損失が小さく
てすむのは、ＭＯＳ＜ＧＴＯ＜ＴＲＳの順となる。ＧＴ
ＯがＴＲＳより良いのは、ＧＴＯはオン状態を自己保持
できるので幅の狭いパルス電流で制御できるからであ
る。それにも増してＭＯＳが最も良い理由は、ＭＯＳは
本質的に電圧信号によつてオン・オフを制御可能だから
である。
ング素子には、大別するとバイポーラ型とユニポーラ型
の２種類がある。バイポーラ型には、オン状態を自己保
持できるゲートターンオフサイリスタ（以下ＧＴＯと略
記）と自己保持できないトランジスタ（以下ＴＲＳと略
記）にわけられ、ユニポーラ型を代表する素子はｎチヤ
ネル・エンハンスメントモードで動作するパワーＭＯＳ
ＦＥＴ（以下ＭＯＳと略記）がある。これらの素子には
それぞれ一長一短がある。例えば高耐圧化の点からはＧ
ＴＯ＞ＴＲＳ＞ＭＯＳとなり、大電流化の点からもＧＴ
Ｏ＞ＴＲＳ＞ＭＯＳとなる。しかし高周波動作の点から
は逆にＭＯＳ＞ＴＲＳ＞ＧＴＯとなる。つまりＧＴＯは
低周波・大容量に、ＭＯＳは高周波・小容量に適し、Ｔ
ＲＳはそれらの中間に位置する。次にこれらの素子の制
御のし易さ、換言するとゲート回路の電力損失が小さく
てすむのは、ＭＯＳ＜ＧＴＯ＜ＴＲＳの順となる。ＧＴ
ＯがＴＲＳより良いのは、ＧＴＯはオン状態を自己保持
できるので幅の狭いパルス電流で制御できるからであ
る。それにも増してＭＯＳが最も良い理由は、ＭＯＳは
本質的に電圧信号によつてオン・オフを制御可能だから
である。
上に述べた各素子の特徴は素子を構成する接合構造によ
る本質的なものであるので、従来はこれらの特徴を行か
せる分野に各素子が適用されてきた。しかしながら、近
年の半導体素子の設計および製造技術の進展に伴ない、
これら単体の素子では得られない性能を実現することが
可能になつてきた。その例として、ＭＯＳの制御電力の
小さい点とサイリスタの高耐圧・大電流化し易い点を共
に実現した素子（以下ＭＯＳサイリスタと略記）がある
（例えばＩＥＥＥ Electron Device Letters,Vol.ＥＤ
Ｌ−４，No.3，March，1983，pp.６３−６５，著者：
Ｊ．Ｐ．Russell他）。この素子が従来のＭＯＳより高
耐圧化・大電流化できる理由を簡単に説明する。従来Ｍ
ＯＳもＭＯＳサイリスタも共に、オフ状態を得るために
は高抵抗率で厚いｎベース層を要するか、オン状態で
は、前者が多数キヤリヤのみであるのに対して、後者は
少数キヤリヤが注入されるので、その結果として、後者
ではｎベース層の導電率が変調されて大きくなる。電力
用のＭＯＳではオン状態における電圧降下はほとんどこ
のｎベース層で生じる。このことは高耐圧化しようとす
ればする程即ちｎベース層を厚くすればする程、顕著に
なる。これがＭＯＳの高耐圧化・大電流化を阻んでいた
最大の理由である。これに対してＭＯＳサイリスタで
は、上述したようにｎベース層の導電率が少数キヤリヤ
の注入によつて大きくなるので、ｎベース層における電
圧降下を著しく小さくできる。従つて、高耐圧化・大電
流化し易くなつた。しかしこのＭＯＳサイリスタは逆に
ＭＯＳの持つていた高周波化という特徴が失なわれてし
まつた。これは上記した低いオン電圧を得るために少数
キヤリヤを多量に注入した結果、ターンオフする時には
注入されたキヤリヤが消滅する期間中電流が流れ続ける
ためである。
る本質的なものであるので、従来はこれらの特徴を行か
せる分野に各素子が適用されてきた。しかしながら、近
年の半導体素子の設計および製造技術の進展に伴ない、
これら単体の素子では得られない性能を実現することが
可能になつてきた。その例として、ＭＯＳの制御電力の
小さい点とサイリスタの高耐圧・大電流化し易い点を共
に実現した素子（以下ＭＯＳサイリスタと略記）がある
（例えばＩＥＥＥ Electron Device Letters,Vol.ＥＤ
Ｌ−４，No.3，March，1983，pp.６３−６５，著者：
Ｊ．Ｐ．Russell他）。この素子が従来のＭＯＳより高
耐圧化・大電流化できる理由を簡単に説明する。従来Ｍ
ＯＳもＭＯＳサイリスタも共に、オフ状態を得るために
は高抵抗率で厚いｎベース層を要するか、オン状態で
は、前者が多数キヤリヤのみであるのに対して、後者は
少数キヤリヤが注入されるので、その結果として、後者
ではｎベース層の導電率が変調されて大きくなる。電力
用のＭＯＳではオン状態における電圧降下はほとんどこ
のｎベース層で生じる。このことは高耐圧化しようとす
ればする程即ちｎベース層を厚くすればする程、顕著に
なる。これがＭＯＳの高耐圧化・大電流化を阻んでいた
最大の理由である。これに対してＭＯＳサイリスタで
は、上述したようにｎベース層の導電率が少数キヤリヤ
の注入によつて大きくなるので、ｎベース層における電
圧降下を著しく小さくできる。従つて、高耐圧化・大電
流化し易くなつた。しかしこのＭＯＳサイリスタは逆に
ＭＯＳの持つていた高周波化という特徴が失なわれてし
まつた。これは上記した低いオン電圧を得るために少数
キヤリヤを多量に注入した結果、ターンオフする時には
注入されたキヤリヤが消滅する期間中電流が流れ続ける
ためである。
このように従来の技術では、電力用途に適用可能な半導
体素子に、ＭＯＳの持つ制御性の良さと動作周波数の高
さを兼ね備えた半導体装置は実現されていなかつた。
体素子に、ＭＯＳの持つ制御性の良さと動作周波数の高
さを兼ね備えた半導体装置は実現されていなかつた。
本発明の目的は、大電流を高速度でスイツチングできる
複合半導体装置を提供することにある。
複合半導体装置を提供することにある。
本発明の他の目的は、ＭＯＳでスイツチングできる複合
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明複合半導体装置の特徴とするところは、同一半導
体基体内にバイポーラトランジスタと接合形電界効果ト
ランジスタとを、両トランジスタの欠点を補足し、利点
を生かすように複合化した点にある。具体的には、バイ
ポーラトランジスタのコレクタ領域と接合形電界効果ト
ランジスタのドレイン領域とを同一半導体領域で形成さ
れるように複合化し、かつ両トランジスタを並列接続す
ると共に両トランジスタのベース電極及びゲート電極へ
同時に同一制御信号を付与するようにした点にある。
体基体内にバイポーラトランジスタと接合形電界効果ト
ランジスタとを、両トランジスタの欠点を補足し、利点
を生かすように複合化した点にある。具体的には、バイ
ポーラトランジスタのコレクタ領域と接合形電界効果ト
ランジスタのドレイン領域とを同一半導体領域で形成さ
れるように複合化し、かつ両トランジスタを並列接続す
ると共に両トランジスタのベース電極及びゲート電極へ
同時に同一制御信号を付与するようにした点にある。
以下本発明を実施例として示した図面により詳細に説明
する。
する。
第１図は本発明複合半導体装置の基本的構成を示すもの
で、半導体基体１内にバイポーラトランジスタ単位１０
と接合形電界効果トランジスタ単位１１とが交互に並設
された構成となつている。バイポーラトランジスタ単位
１０は、ｎ型の高濃度を有するｎ＋層２０とｎ型でｎ＋
層２０より低濃度を有するｎ層３０とからなるコレクタ
領域、ｎ層３０に隣接してｎ層３０との間にコレクタ接
合Ｊｃを形成するｐ型のベース領域４０、ベース領域４
０内に形成され、ベース領域４０との間にエミツタ接合
Ｊｅを形成するｎ形のエミツタ領域５０からなり、ｎ＋
層２０表面にコレクタ電極６０を、エミツタ領域５０表
面にエミツタ電極７０を、ベース領域４０表面にベース
電極８０をそれぞれオーミツク接触している。接合形電
界効果トランジスタ単位１１は、ｎ型の高濃度を有する
ｎ＋層２１とｎ型でｎ＋層２１より低濃度を有するｎ層
３１とからなるドレイン領域、ｎ型でｎ層３１にｎ＋層
２１とは反対側において隣接するｎ層３１より高濃度を
有するソース領域５１、ｐ型でｎ層３１にｎ＋層２１と
は反対側において隣接しソース領域５１の包囲に位置し
かソース領域５１より深く形成されたゲート領域４１か
らなり、ｎ＋層２１表面にドレイン電極６１を、ソース
領域５１表面にソース電極７１を、ゲート領域４１表面
にゲート電極８１をそれぞれオーミック接触している。
コレクタ電極６０及びドレイン電極６１は第１の端子１
００に、エミッタ電極７０及びソース電極７１は第２の
端子２００に、ベース電極８０及びゲート電極８１は第
３の端子３００にそれぞれ電気的に接続されている。バ
イポーラトランジスタ単位１０と接合形電界効果トラン
ジスタ単位１１とからなる複合半導体装置単位１２が、
半導体基体１内に複数個並設されて複合半導体装置が構
成されている。
で、半導体基体１内にバイポーラトランジスタ単位１０
と接合形電界効果トランジスタ単位１１とが交互に並設
された構成となつている。バイポーラトランジスタ単位
１０は、ｎ型の高濃度を有するｎ＋層２０とｎ型でｎ＋
層２０より低濃度を有するｎ層３０とからなるコレクタ
領域、ｎ層３０に隣接してｎ層３０との間にコレクタ接
合Ｊｃを形成するｐ型のベース領域４０、ベース領域４
０内に形成され、ベース領域４０との間にエミツタ接合
Ｊｅを形成するｎ形のエミツタ領域５０からなり、ｎ＋
層２０表面にコレクタ電極６０を、エミツタ領域５０表
面にエミツタ電極７０を、ベース領域４０表面にベース
電極８０をそれぞれオーミツク接触している。接合形電
界効果トランジスタ単位１１は、ｎ型の高濃度を有する
ｎ＋層２１とｎ型でｎ＋層２１より低濃度を有するｎ層
３１とからなるドレイン領域、ｎ型でｎ層３１にｎ＋層
２１とは反対側において隣接するｎ層３１より高濃度を
有するソース領域５１、ｐ型でｎ層３１にｎ＋層２１と
は反対側において隣接しソース領域５１の包囲に位置し
かソース領域５１より深く形成されたゲート領域４１か
らなり、ｎ＋層２１表面にドレイン電極６１を、ソース
領域５１表面にソース電極７１を、ゲート領域４１表面
にゲート電極８１をそれぞれオーミック接触している。
コレクタ電極６０及びドレイン電極６１は第１の端子１
００に、エミッタ電極７０及びソース電極７１は第２の
端子２００に、ベース電極８０及びゲート電極８１は第
３の端子３００にそれぞれ電気的に接続されている。バ
イポーラトランジスタ単位１０と接合形電界効果トラン
ジスタ単位１１とからなる複合半導体装置単位１２が、
半導体基体１内に複数個並設されて複合半導体装置が構
成されている。
次に、かかる構成の複合半導体装置の動作を説明する。
(i) 定常オフ状態 バイポーラトランジスタ単位１０は通常と同じ動作をす
る。接合形電界効果トランジスタ単位１１は二通りのケ
ースがある。一つはゲート電極８１とソース電極７１の
間にゲート電極８１が負になる向きにバイアスすること
によつて始めてオフ状態を保持できるタイプ（以下これ
をノーマリオン型と呼ぶ）であり、他の一つはバイアス
を印加しなくてもオフ状態を保持できるタイプ（以下こ
れをノーマリオフ型と呼ぶ）である。通常の接合形電界
効果トランジスタは前者即ちノーマリオン型が多いが、
ゲート領域４１の間のドレイン領域のｎ層３１の幅（こ
れをチヤネル幅と呼ぶ）を狭くし、ソース領域５１とド
レイン領域のｎ層３１の境界からゲート領域４１とドレ
イン領域のｎ層３１の境界までの、ソース電極７１から
ドレイン電極６１へ向かう直線に沿う距離（これをチヤ
ネル長と呼ぶ）を長くする等の策を施せばノーマリオフ
型にすることも可能である。
る。接合形電界効果トランジスタ単位１１は二通りのケ
ースがある。一つはゲート電極８１とソース電極７１の
間にゲート電極８１が負になる向きにバイアスすること
によつて始めてオフ状態を保持できるタイプ（以下これ
をノーマリオン型と呼ぶ）であり、他の一つはバイアス
を印加しなくてもオフ状態を保持できるタイプ（以下こ
れをノーマリオフ型と呼ぶ）である。通常の接合形電界
効果トランジスタは前者即ちノーマリオン型が多いが、
ゲート領域４１の間のドレイン領域のｎ層３１の幅（こ
れをチヤネル幅と呼ぶ）を狭くし、ソース領域５１とド
レイン領域のｎ層３１の境界からゲート領域４１とドレ
イン領域のｎ層３１の境界までの、ソース電極７１から
ドレイン電極６１へ向かう直線に沿う距離（これをチヤ
ネル長と呼ぶ）を長くする等の策を施せばノーマリオフ
型にすることも可能である。
(ii) 定常オン状態 バイポーラトランジスタ単位１０は通常と同じように、
ベース電極８０とエミツタ電極７０の間にベース電極８
０が正になる向きにバイアスすることによつて達成され
る。接合形電界効果トランジスタ単位１１はノーマリオ
ン型であれ、ノーマリオフ型であれ、バイポーラトラン
ジスタ単位１０をオン状態に保持させるための上記のバ
イアスの結果、ゲート電極８１はソース電極７１に対し
て正の向きにバイアスされるので、ｎソース領域５１と
ドレイン領域のｎ層３１の境界近傍に形成されていた電
子に対する障壁がなくなり電流が流れる。このとき、隣
接するバイポーラトランジスタ単位１０からの正孔の拡
散によつてドレイン領域のｎ層３１の抵抗が低くなるの
で、接合形電界効果トランジスタ単位１１が単独に存在
している場合よりも多くの電流を流せることに注意を要
する。
ベース電極８０とエミツタ電極７０の間にベース電極８
０が正になる向きにバイアスすることによつて達成され
る。接合形電界効果トランジスタ単位１１はノーマリオ
ン型であれ、ノーマリオフ型であれ、バイポーラトラン
ジスタ単位１０をオン状態に保持させるための上記のバ
イアスの結果、ゲート電極８１はソース電極７１に対し
て正の向きにバイアスされるので、ｎソース領域５１と
ドレイン領域のｎ層３１の境界近傍に形成されていた電
子に対する障壁がなくなり電流が流れる。このとき、隣
接するバイポーラトランジスタ単位１０からの正孔の拡
散によつてドレイン領域のｎ層３１の抵抗が低くなるの
で、接合形電界効果トランジスタ単位１１が単独に存在
している場合よりも多くの電流を流せることに注意を要
する。
(iii) ターンオン動作 バイポーラトランジスタ単位１０は通常と同じである。
しかし接合形電界効果トランジスタ単位１１では、本来
ユニポーラ動作なので、スイツチング時間に誘電緩和時
間で定まり、バイポーラ動作のように少数キヤリヤの移
動に要する時間とくらべると桁違いに速い。複合半導体
装置単位１２でみると、ターンオンの速い接合形電界効
果トランジスタ単位１１の特性の影響がより強く現われ
る。
しかし接合形電界効果トランジスタ単位１１では、本来
ユニポーラ動作なので、スイツチング時間に誘電緩和時
間で定まり、バイポーラ動作のように少数キヤリヤの移
動に要する時間とくらべると桁違いに速い。複合半導体
装置単位１２でみると、ターンオンの速い接合形電界効
果トランジスタ単位１１の特性の影響がより強く現われ
る。
(iv) ターンオフ動作 この場合はコレクタ領域のｎ層３０、ドレイン領域のｎ
層３１の両方共に少数キヤリヤである正孔が蓄積してい
るので、このキヤリヤの消減時間でターンオフ時間が定
まる。消減時間は、蓄積されたキヤリヤ濃度で決まる。
接合形電界効果トランジスタ単位１１のドレイン領域の
ｎ層３１における正孔の量は少ないので、複合半導体装
置単位１２あたりでみると正孔濃度は複合半導体装置単
位がすべてバイポーラトランジスタ単位から成る場合よ
りも少ない。従つてターンオフ時間はその場合よりも短
かくなる。
層３１の両方共に少数キヤリヤである正孔が蓄積してい
るので、このキヤリヤの消減時間でターンオフ時間が定
まる。消減時間は、蓄積されたキヤリヤ濃度で決まる。
接合形電界効果トランジスタ単位１１のドレイン領域の
ｎ層３１における正孔の量は少ないので、複合半導体装
置単位１２あたりでみると正孔濃度は複合半導体装置単
位がすべてバイポーラトランジスタ単位から成る場合よ
りも少ない。従つてターンオフ時間はその場合よりも短
かくなる。
第２図は、バイポーラトランジスタ単位１０と接合形電
界効果トランジスタ単位１１とを接近させた場合の実施
例で、複合半導体装置単位を示している。第１図と相違
する点は、エミツタ領域５０とソース領域５１及びベー
ス領域４０とゲート領域４１をそれぞれ一体化すると共
に、ゲート領域４１をソース領域に接するように構成し
た点にある。かかる構成にすれば、バイポーラトランジ
スタ単位１０と接合形電界効果トランジスタ単位１１と
が第１図に比較して接近させることができ、第１図の動
作説明から理解できるように両単位間の相互作用が強く
なり、その結果通電電流が大きくかつスイツチングを速
くすることができる。また、副次的効果として第１図よ
り、複合半導体装置単位当りの動作領域の利用効率を高
くすることができる。
界効果トランジスタ単位１１とを接近させた場合の実施
例で、複合半導体装置単位を示している。第１図と相違
する点は、エミツタ領域５０とソース領域５１及びベー
ス領域４０とゲート領域４１をそれぞれ一体化すると共
に、ゲート領域４１をソース領域に接するように構成し
た点にある。かかる構成にすれば、バイポーラトランジ
スタ単位１０と接合形電界効果トランジスタ単位１１と
が第１図に比較して接近させることができ、第１図の動
作説明から理解できるように両単位間の相互作用が強く
なり、その結果通電電流が大きくかつスイツチングを速
くすることができる。また、副次的効果として第１図よ
り、複合半導体装置単位当りの動作領域の利用効率を高
くすることができる。
第３図は第２図の変形例で、接合形電界効果トランジス
タ単位１１を中央部に、その両側にバイポーラトランジ
スタ単位１０を配置した場合の実施例である。このよう
な構成にすれば、バイポーラトランジスタ単位１０と接
合形電界効果トランジスタ単位１１との対向長が第２図
の比較して２倍となり、そのため両単位間の相互作用を
更に強めることができる。但し、接合形電界効果トラン
ジスタ単位１１のゲート電極８１は見かけ上はなくな
り、バイポーラトランジスタ単位１０のベース電極８０
からベース領域４０を介して信号が付与される。
タ単位１１を中央部に、その両側にバイポーラトランジ
スタ単位１０を配置した場合の実施例である。このよう
な構成にすれば、バイポーラトランジスタ単位１０と接
合形電界効果トランジスタ単位１１との対向長が第２図
の比較して２倍となり、そのため両単位間の相互作用を
更に強めることができる。但し、接合形電界効果トラン
ジスタ単位１１のゲート電極８１は見かけ上はなくな
り、バイポーラトランジスタ単位１０のベース電極８０
からベース領域４０を介して信号が付与される。
第４図，第５図及び第６図は、本発明複合半導体装置を
制御するＭＯＳトランジスタを同一半導体基体内に複合
化した場合の実施例を示す。この実施例における複合半
導体装置単位は第２図と同一構造とした。ＭＯＳトラン
ジスタ１３は、ｎ層３０の露出部をソース領域、ベース
領域４０内に設けたドレイン領域５２、ゲート電極９
０、ソース領域５２とベース領域４０とに接続するドレ
イン電極８２とから構成され、ゲート電極９０が第３の
端子３００に、ソース電極８３は第１の端子１００に接
続されている。
制御するＭＯＳトランジスタを同一半導体基体内に複合
化した場合の実施例を示す。この実施例における複合半
導体装置単位は第２図と同一構造とした。ＭＯＳトラン
ジスタ１３は、ｎ層３０の露出部をソース領域、ベース
領域４０内に設けたドレイン領域５２、ゲート電極９
０、ソース領域５２とベース領域４０とに接続するドレ
イン電極８２とから構成され、ゲート電極９０が第３の
端子３００に、ソース電極８３は第１の端子１００に接
続されている。
次にかかる複合半導体装置の動作を説明する。
まず、第２の端子２００を０電位とし、第１の端子１０
０に正の電圧を負荷（図示せず）を介して印加する。第
３の端子３００を開放するとＭＯＳトランジスタ１３は
ノーマリオフなので、接合形電界効果トランジスタ単位
１１のゲート領域及びバイポーラトランジスタ単位のベ
ース領域からは信号が入らない。バイポーラトランジス
タ単位１０は勿論のこと接合形電界効果トランジスタ単
位１１もノーマリオフであるから、複合半導体装置全体
でみると、印加電圧がバイポーラトランジスタ単位１０
や接合形電界効果トランジスタ単位１１の降伏電圧以下
の場合はオフ状態を保持している。次に、第３の端子３
００にＭＯＳトランジスタ１３のしきい値電圧以上の電
圧を印加すると、チヤネルコンダクタンスが大きくなり
バイポーラトランジスタ単位１０と接合形電界効果トラ
ンジスタ単位１１にベース電流・ゲート電流が流れ、バ
イポーラトランジスタ単位１０と接合形電界効果トラン
ジスタ単位１１が共にオン状態に移行する。第３の端子
３００から印加する制御電力は、極めて少ない。即ちタ
ーンオンの過度状態でＭＯＳトランジスタ１３のゲート
入力容量を充電するためにごくわずかの電流が流れる
が、充電し終ると、ＭＯＳトランジスタ１３のゲート直
流入力抵抗は第３の端子３００に印加する電圧がＭＯＳ
トランジスタ１３のゲート耐圧以下ではほとんど無限大
に近いので電流はほとんど流れない。一方、主電流はＢ
ＪＴバイポーラトランジスタ単位１０と接合形電界効果
トランジスタ単位１１に分かれて流れている。バイポー
ラトランジスタ単位１０には少数キヤリヤが蓄積する
が、接合形電界効果トランジスタ単位１１は多数キヤリ
ヤ素子（ユニポーラ素子）などで少数キヤリヤの蓄積は
ない。バイポーラトランジスタ単位１０の蓄積キヤリヤ
の量はバイポーラトランジスタ単位１０を流れる電流に
比例する。ところが前述のように、バイポーラトランジ
スタ単位１０には全電流の内のある割合いだけしか流れ
ていない。従つて複合半導体装置全体でみると少数キヤ
リヤの蓄積量は、全電流がバイポーラトランジスタ単位
１０だけに流れる場合とくらべると大幅に少なくでき
る。次にオン状態にある本装置をターンオフするには、
第３の端子３００に印加する電圧を０にすればよい。即
ち、ＭＯＳトランジスタ１３のチヤネルコンダクタンス
が０になり、バイポーラトランジスタ単位１０と接合形
電界効果トランジスタ単位１１のベース電流とゲート電
流がなくなるのでオフ状態に移行する。この際、上記し
たように少数キヤリヤの蓄積量が少ないので、ターンホ
フ時間は短かい。
０に正の電圧を負荷（図示せず）を介して印加する。第
３の端子３００を開放するとＭＯＳトランジスタ１３は
ノーマリオフなので、接合形電界効果トランジスタ単位
１１のゲート領域及びバイポーラトランジスタ単位のベ
ース領域からは信号が入らない。バイポーラトランジス
タ単位１０は勿論のこと接合形電界効果トランジスタ単
位１１もノーマリオフであるから、複合半導体装置全体
でみると、印加電圧がバイポーラトランジスタ単位１０
や接合形電界効果トランジスタ単位１１の降伏電圧以下
の場合はオフ状態を保持している。次に、第３の端子３
００にＭＯＳトランジスタ１３のしきい値電圧以上の電
圧を印加すると、チヤネルコンダクタンスが大きくなり
バイポーラトランジスタ単位１０と接合形電界効果トラ
ンジスタ単位１１にベース電流・ゲート電流が流れ、バ
イポーラトランジスタ単位１０と接合形電界効果トラン
ジスタ単位１１が共にオン状態に移行する。第３の端子
３００から印加する制御電力は、極めて少ない。即ちタ
ーンオンの過度状態でＭＯＳトランジスタ１３のゲート
入力容量を充電するためにごくわずかの電流が流れる
が、充電し終ると、ＭＯＳトランジスタ１３のゲート直
流入力抵抗は第３の端子３００に印加する電圧がＭＯＳ
トランジスタ１３のゲート耐圧以下ではほとんど無限大
に近いので電流はほとんど流れない。一方、主電流はＢ
ＪＴバイポーラトランジスタ単位１０と接合形電界効果
トランジスタ単位１１に分かれて流れている。バイポー
ラトランジスタ単位１０には少数キヤリヤが蓄積する
が、接合形電界効果トランジスタ単位１１は多数キヤリ
ヤ素子（ユニポーラ素子）などで少数キヤリヤの蓄積は
ない。バイポーラトランジスタ単位１０の蓄積キヤリヤ
の量はバイポーラトランジスタ単位１０を流れる電流に
比例する。ところが前述のように、バイポーラトランジ
スタ単位１０には全電流の内のある割合いだけしか流れ
ていない。従つて複合半導体装置全体でみると少数キヤ
リヤの蓄積量は、全電流がバイポーラトランジスタ単位
１０だけに流れる場合とくらべると大幅に少なくでき
る。次にオン状態にある本装置をターンオフするには、
第３の端子３００に印加する電圧を０にすればよい。即
ち、ＭＯＳトランジスタ１３のチヤネルコンダクタンス
が０になり、バイポーラトランジスタ単位１０と接合形
電界効果トランジスタ単位１１のベース電流とゲート電
流がなくなるのでオフ状態に移行する。この際、上記し
たように少数キヤリヤの蓄積量が少ないので、ターンホ
フ時間は短かい。
第７図は、接合形電界効果トランジスタ単位の代りにＭ
ＯＳトランジスタを並列接続したものである。動作原理
はこれまでに説明した実施例と同じである。但し、ＭＯ
Ｓトランジスタをドライブするための第４の端子３１０
が別に必要となる。
ＯＳトランジスタを並列接続したものである。動作原理
はこれまでに説明した実施例と同じである。但し、ＭＯ
Ｓトランジスタをドライブするための第４の端子３１０
が別に必要となる。
以上説明したように、本発明によれば電流容量が大きく
かつスイツチング速度の速い複合半導体装置を得ること
ができる。
かつスイツチング速度の速い複合半導体装置を得ること
ができる。
第１図は本発明の一実施例を示す概略断面図、第２図及
び第３図は本発明の他の実施例を示す概略断面図、第４
図は本発明装置をＭＯＳトランジスタと組合せた実施例
を示す回路図、第５図は第４図の装置の平面図、第６図
は第５図のＡ−Ａ線に沿う断面図、第７図は本発明の更
に他の実施例を示す断面図である。 １０……バイポーラトランジスタ単位、１１……接合形
電界効果トランジスタ単位。
び第３図は本発明の他の実施例を示す概略断面図、第４
図は本発明装置をＭＯＳトランジスタと組合せた実施例
を示す回路図、第５図は第４図の装置の平面図、第６図
は第５図のＡ−Ａ線に沿う断面図、第７図は本発明の更
に他の実施例を示す断面図である。 １０……バイポーラトランジスタ単位、１１……接合形
電界効果トランジスタ単位。
Claims (2)
- 【請求項１】一対の主表面を有する半導体基体内にバイ
ポーラトランジスタ単位と接合形電界効果トランジスタ
単位とを一体形成した複合半導体装置単位を有する複合
半導体装置において、 バイポーラトランジスタ単位のコレクタ領域と接合形電
界効果トランジスタ単位のドレイン領域とが同一半導体
領域により形成されるとともに、 バイポーラトランジスタ単位のエミッタ領域と接合形電
界効果トランジスタ単位のソース領域とが同一半導体領
域により形成され、 前記半導体基体の一方の主面における、バイポーラトラ
ンジスタ単位のコレクタ領域と接合形電界効果トランジ
スタ単位のドレイン領域の露出部に第１の主電極手段を
接続し、 前記半導体基体の他方の主面における、バイポーラトラ
ンジスタ単位のエミッタ領域と接合形電界効果形トラン
ジスタ単位のソース領域の露出部に第２の主電極手段を
接続し、 バイポーラトランジスタ単位のベース領域と接合形電界
効果形トランジスタ単位のゲート領域とに制御電極手段
を接続したことを特徴とする複合半導体装置。 - 【請求項２】特許請求の範囲第１項において、複数の複
合半導体装置単位を有することを特徴とする複合半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017033A JPH0622275B2 (ja) | 1984-02-03 | 1984-02-03 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59017033A JPH0622275B2 (ja) | 1984-02-03 | 1984-02-03 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163461A JPS60163461A (ja) | 1985-08-26 |
| JPH0622275B2 true JPH0622275B2 (ja) | 1994-03-23 |
Family
ID=11932687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59017033A Expired - Lifetime JPH0622275B2 (ja) | 1984-02-03 | 1984-02-03 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622275B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436036B2 (ja) * | 1974-12-26 | 1979-11-07 |
-
1984
- 1984-02-03 JP JP59017033A patent/JPH0622275B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163461A (ja) | 1985-08-26 |
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