JPH06224428A - 電界効果トランジスタ及びその形成方法 - Google Patents

Abstract

(57)【要約】 【目的】 短チャネルの影響と直列抵抗の両方が小さく
なる超短チャネルＦＥＴ構造を提供する。 【構成】 電界効果トランジスタは、第１導電型の半導
体基板３１、半導体基板表面より下方に第１の距離だけ
伸びた被着金属３３、被着金属３３に隣接し電界効果ト
ランジスタのゲートの下方に、第１の距離よりも短い第
２の距離だけ伸びた第２導電型の領域３４を含む。領域
３４はキャリアを導電チャネルに注入する浅い接合部を
与え、金属３３は浅い接合部の下方に低い障壁高さのシ
ョットキー・バリアを与え、これらの組合わせにより、
空乏領域とパンチスルーの影響が少なくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的には、電界効果ト
ランジスタ構造に関し、具体的にいうと、超短チャネル
ＭＯＳＦＥＴ構造に関する。

【０００２】

【従来の技術】トランジスタの設計は、一般にはバイポ
ーラ・トランジスタと電界効果トランジスタの２種類に
分けられる。バイポーラ・トランジスタは極めて高い性
能レベルが得られ、基板の占有領域については、その接
合部を基板に対して垂直な方向に順次に形成できるの
で、極めて小規模になるよう開発されている。しかし、
バイポーラ・トランジスタを支える基本的な原理は、ト
ランジスタが「オン」状態すなわち導電状態にある時に
ベース電流すなわち入力電流を要するものである。ま
た、コンダクタンスは半導体接合部の両端に生じるの
で、適正な動作にはバイアス電圧が必要である。

【０００３】逆に電界効果トランジスタ（ＦＥＴ）の導
電は、必ずしも接合部を要しないチャネルを通して生じ
る。ただし、ＦＥＴの設計によっては性能を改良するた
めに接合部が追加されている。チャネルの幅従って抵抗
値は導電経路から絶縁されたゲートによって制御され
る。従って、ＦＥＴの制御には連続電流は不要であり、
導電状態を変化させる時には、ゲートのキャパシタンス
を充電／放電させるに充分な小さい電流があればよい。

【０００４】電界効果トランジスタは従って、特に論理
回路に有益である。導電を維持するために電流が不要と
いう事実から「ファン・アウト」、つまり回路全体の前
段の素子すなわち入力素子によって、信頼性を損なわず
に駆動できる素子数が増加する。トランジスタの状態変
化の間にのみ入力電流が必要なので、消費電力と放熱条
件は一般には低く、概ね所要最大スイッチング速度及び
導電チャネルの電流と抵抗に依存する。更に、電界効果
トランジスタを使用して論理回路が開発されると、チャ
ネルの小さい抵抗による放熱は、ファン・アウト（駆動
される素子の数等）を適切に制限する際に必要な比較的
小さい電流によって制限される。

【０００５】しかし電界効果トランジスタは論理回路に
対する適性が大きいので、バイポーラ・トランジスタよ
りもかなりの程度まで小型化を進めようとする動きがあ
る。導電状態が変化する際の所要電流は、ゲート・キャ
パシタンスの関数である。従って、応答速度、消費電力
（及び放熱）、及び所要電流（及びファン・アウト）は
ゲート・キャパシタンスに依存し、ゲート・キャパシタ
ンスはゲートの大きさまたはドレイン／ソース間チャネ
ル長と共に小さくすることができる。また集積論理回路
では、導電長が短ければ速度が増すので、同じチップ上
に出来るだけ多くの要素を形成することが望ましい。

【０００６】論理回路設計で、いわゆる相補型金属酸化
膜半導体（ＣＭＯＳ）設計が一般的になっている背景に
は、ノイズ耐性、動作電圧範囲の広さ、その他の性質
等、多くの理由があるが、同等の論理機能を得るには、
他のＦＥＴ技術よりも多くのトランジスタが必要であ
る。各相補回路のトランジスタの１つには、反対導電型
の不純物ウェルも必要である。こうした追加構造がチッ
プ上のスペースを占め、これもその上に形成されるトラ
ンジスタを小型化しようとする動きに拍車をかける。

【０００７】電界効果トランジスタの小型化にはいくつ
か制限のあることが分かってきている。なかでもおそら
く最も重要なことは、基板に対して平行ではない導電路
すなわちチャネルを持つ電界効果トランジスタを形成す
ることが極めて困難なことである。そのため一般には、
トランジスタをゲートまたは導電チャネルの寸法よりも
小さくすることはできない。更に導電チャネルを小さく
するとトランジスタの性能に悪影響が出る。

【０００８】ＦＥＴの直列抵抗は導電チャネルの断面積
と長さの関数である。ＦＥＴの制御に必要な電圧を制限
し、漏れとパンチスルーを制限するには、導電チャネル
の深さを制限することが望ましい。この深さは一般に
は、ソースとドレインのコンタクトが半導体物質の本
体、例えば導電チャネル物質と反対導電型の浅い注入不
純物を持つ構造に伸びる深さによって制限される。この
ような注入物が１５００未満の長さで導電チャネル物質
にまで伸びると、普通これらは浅い接合部と呼ばれる。
浅い接合部を用いる場合は直列抵抗が大きくなる。直列
抵抗は従って、ＦＥＴの付随的相互コンダクタンスを損
なわないためには低い値にしなければならない。一般に
ＦＥＴの付随的相互コンダクタンスが大きければ大きい
ほど、回路動作は高速になる。低い直列抵抗はしばしば
ソースとドレインのシリサイド化（金属とシリコンの界
面に金属シリサイドを形成すること）によって、或いは
タングステン等の金属をソースとドレインの領域に選択
的に被着することによって得られる。しかし、これを浅
い接合部で一貫して実現するのは難しい。シリサイド化
により表面のシリコンが消費され、漏れ電流が増加する
ことがある。導電チャネルの断面積を小さくして直列抵
抗を増加させることは、導電チャネルを短くすることに
よって完全に補償することはできない。小型化と低い直
列抵抗のいずれにも短い導電チャネルが望ましいが、導
電チャネル長が約０．２５μｍより短くなると、しきい
電圧（ドレイン電流が急激に増加し始める電圧）は、ド
レイン接合部と共有される電荷のために減少する。同様
に漏れとパンチスルーの影響も大きくなる。漏れ電流す
なわち「オフ」状態の電流はしきい電圧が減少するため
に増加し、チップの待機電流が増加してしまう。しきい
電圧が大きく低下すると、素子は「パンチスルーになっ
た」という。しきい値の減少は導電チャネルの深さを小
さくすることによって制限することができるが、チャネ
ル深さを小さくすると直列抵抗が損なわれるのは上述の
通りである。

【０００９】ＦＥＴの性能は、キャリア（電子または正
孔）移動度が大きくなると相互コンダクタンスが増加す
る低温動作によって改良される。しかし従来技術では、
低温用途のＦＥＴは、しきい電圧と酸化物の厚みを「室
温設計」の面からスケーリングしただけである。従って
関連する設計問題や矛盾する設計問題が、実質上、ＦＥ
Ｔを性能の劣化なく形成できる最小サイズを制限すると
みられる。今までのところ、直列抵抗と短チャネルの影
響を少なくしようとする試みは、追加領域の形成を必要
としている。例えばショットキー・バリアや、いわゆる
軽度ドープのドレイン構造等であり、これらはプロセス
のステップ数を増やし、また、極めて小さいフィーチャ
寸法ではマスクの位置合わせ条件が厳しくなるために生
産歩留りを下げる可能性が大きい。

【００１０】

【発明が解決しようとする課題】本発明の目的は、短チ
ャネルの影響と直列抵抗が小さくなる超短チャネルＦＥ
Ｔ構造を提供することである。

【００１１】本発明の他の目的は、ＣＭＯＳ設計に適用
でき、プロセスのステップ数を少なくして、位置合わせ
の許容差をより緩やかにして生産可能な高性能電界効果
トランジスタ構造を提供することである。

【００１２】本発明の他の目的は、ＣＭＯＳ技術で容易
に実現できる簡素化された高性能ＦＥＴ設計を提供する
ことである。

【００１３】

【課題を解決するための手段】本発明の目的を達成する
ための電界効果トランジスタは、第１導電型の半導体基
板、半導体基板の表面より下方に第１の距離だけ伸びた
被着金属、及び該被着金属に隣接し、電界効果トランジ
スタのゲートの下方に第１の距離よりも短い第２の距離
だけ伸びた、第２導電型の領域を含むものである。

【００１４】本発明の別の態様によれば、電界効果トラ
ンジスタを形成する方法は、ゲート酸化物層、ゲート電
極物質層、及びゲート電極物質層を覆う酸化物層を、浅
い分離トレンチが中に形成された第１導電型の半導体物
質の層上に形成するステップ、上記の層をパターニング
して１対の浅い分離トレンチの間のほぼ中央の領域以外
の層を全て取り除くステップ、第２導電型の不純物を、
上記層の残りの部分と浅いトレンチの端部間に第１の深
さに注入するステップ、上記層の残りの部分に側壁スペ
ーサを形成するステップ、上記浅いトレンチと上記側壁
の間の半導体物質をその表面から第１の深さを超える第
２の深さまで取り除くステップ、及び該除去ステップで
形成された空所に金属を被着するステップを含む。

【００１５】

【実施例】各図を参照する。図１は従来のＦＥＴ構造１
０を示す。この例ではＮチャネルＦＥＴ（Ｎ−ＦＥＴ）
を示しているが、不純物の導電型は、図１及び本発明の
他の全ての図でＰチャネルＦＥＴ（Ｐ−ＦＥＴ）に置き
換えることができる。従って、図の構造及び不純物の導
電型を逆にした同様の構造は、拡張によりＰ−ＦＥＴを
少なくとも１つ、Ｎ−ＦＥＴを少なくとも１つ有するＣ
ＭＯＳ回路に応用することができる。導電チャネルが形
成されるＰ型基板または層１１は、注入等の方法により
ウェルとして形成することもできる。側壁酸化物１６を
有するＮ＋ゲート領域１２は、絶縁ゲート酸化物１３に
よってＰ型基板または層１１から分離される。ソースと
ドレインのＮ＋領域１４の接合部は、電流を流すため
に、ゲート酸化物の下のチャネルの境界に形成される。
これらの領域の上には、上述のように直列抵抗及び接触
抵抗を下げるためにチタン・シリサイド等の金属シリサ
イド１５が重ねられる。ただし、Ｎ＋領域１４によって
形成される接合部は浅い接合タイプではない。導電はこ
の種のＦＥＴでは、ゲート１２への電圧印加により、ゲ
ート１２の下のソースとドレインのＮ＋領域１４の間に
伸びた反転領域の存在または生成によって得られる。

【００１６】図２は、従来のショットキー・バリアＦＥ
Ｔ２０を示す。これもＮ−ＦＥＴ型であり、Ｐ型基板ま
たは層２１上に形成される。ゲート構造２２は、ゲート
酸化物２３と側壁酸化物２６を含み、実質上図１と同様
である。ただし、ソースとドレインの構造が金属シリサ
イド領域１５と、反対導電型にドープされる半導体領域
１４として与えられるのではなく、タングステン等の金
属２４が浅いトレンチに被着され、ゲート酸化物の深さ
を超えて伸びる。この場合、金属２４とＰ型物質の間に
電位障壁が形成され、Ｐ型物質内にある距離だけ伸び
る。この障壁はまた、図１の従来のＦＥＴとほぼ同じよ
うに、漏れを少なくし直列抵抗を下げる。導電もほぼ同
じように生じる。すなわちショットキー接合部またはダ
イオードは、図１の従来のＦＥＴの接合部とほぼ同じよ
うにチャネルにキャリアを注入するために用いられる。
ソース端のショットキー・バリアは、キャリアをチャネ
ルに注入するのに用いられる。これは従来のＦＥＴ１０
と同様である。キャリアは、従来のＦＥＴ１０に比べて
導電を下げる傾向を示す同様のショットキー・バリアを
横切ってドレイン側で抽出される。また、チャネル長が
０．２５μｍ未満の超短チャネルＦＥＴのドレイン電流
は、注入領域が比較的小さいことによる、ソースのショ
ットキー・ダイオードの熱電子放射限度によって制限さ
れる。

【００１７】超短チャネルＦＥＴの好適な構造を図３に
示す。図は全ていくらか理想的な形で示しており、実寸
によらない。図３乃至図９の本発明の説明を明確にし、
本発明の新規の構造を容易に対比できるように、ゲート
の横寸法は図１、図２のＦＥＴと同様にしている。ただ
し本発明は低温の場合、図１、図２の構造よりもゲート
寸法をかなり小さくしても高い性能を示すものである。

【００１８】本発明に従ったＦＥＴ３０は、基板または
層３１を含み、トランジスタが形成される領域は、酸化
物または他の絶縁物質から形成される浅い分離トレンチ
３２によって分離される。ソースとドレインの被着金属
３３（好適にはタングステン）は、ソースとドレイン３
３に隣接し、それらの間に伸びたＦＥＴの導電チャネル
にソースとドレインを接続する役目をもつ浅い接合構造
３４を超えて基板または層３１内へ伸びている。Ｎ＋ポ
リシリコンまたはポリサイドのゲート３５は、ゲート絶
縁体３７（好適には基板物質の酸化物から形成される）
によって導電チャネルから絶縁される。ゲート酸化物３
７は、ソースとドレインの被着金属３３の間の浅い接合
構造３４の上に伸びる。ゲートの酸化物側壁３８は、ゲ
ート端と、ソースとドレインの被着金属３３の端部との
間の領域を覆う。ゲート側壁３８はまた、好適には薄い
（４０ｎｍ等）窒化物のスペーサ３９で覆われる。ゲー
ト上には、任意にポリサイドまたはタングステン（特に
ゲートにポリサイドが用いられる場合）等の金属のキャ
ップ３６を設けることができる。

【００１９】本発明の超短チャネルＦＥＴ３０は、表面
的には図２のショットキー・バリアＦＥＴと同じように
見えるが、全く異なる。それは、ＦＥＴ３０にチャネル
厚みを制御するためとキャリアの注入部として用いられ
る浅い接合部と、ソースとドレインの両側のショットキ
ー・バリアとが含まれ、空乏領域が少なくなり、パンチ
スルーが制御されるからである。浅い接合構造３４は、
低エネルギ（ヒ素で１０ＫｅＶ乃至２０ＫｅＶ等）でＮ
＋が注入されて形成され、極めて浅い（５０ｎｍ以下
等）状態に保たれ、これが空乏領域を少なくし、よって
パンチスルー効果を少なくするように働く。コンタクト
の大部分にショットキー・バリアを用いることで、空乏
領域の両端の障壁エネルギが減少する。障壁が低くなる
とトランジスタが室温で動作する際、またトランジスタ
が超短チャネル（０．２５μｍ未満等）を持つように形
成される時に漏れが大きくなるが、低温では電子エネル
ギがショットキー・バリアの高さよりも低くなるので漏
れは大幅に低減する。例えば７７°Ｋの時、漏れは数桁
減少する（例えば、１００万分の１乃至はそれ以上）。
超短チャネルは直列抵抗を下げ、シリサイド化が不要に
なる。従って拡がり抵抗がない。つまり、空乏領域を少
なくするために浅い接合構造のキャリア注入部とショッ
トキー・バリアを組合わせ、これを低温で利用すること
により高性能のトランジスタを形成することができる。
ソース端の浅いＮ＋接合部は、ショットキー・バリアＦ
ＥＴのドレイン電流の熱電子放射限度をなくす。ドレイ
ン（高電圧）端の浅い接合部は、チャネルからのキャリ
ア抜き取りに対する障壁をなくし、よってショットキー
・バリアＦＥＴ２０に比べて直列抵抗が減少する。従っ
て、性能は従来のＦＥＴに匹敵するか、それ以上に向上
し、しかも短チャネル効果は大幅に少なくなる。

【００２０】図４乃至図８を参照し、本発明の好適な製
造方法について説明する。本発明の原理は大きいトラン
ジスタや非低温素子に応用できるが、超短チャネルＦＥ
Ｔを形成する際には、マスキングとパターニングのプロ
セスでの位置合わせの許容差が大きな問題になる。

【００２１】このプロセスの説明のための前置きとして
いうと、周知のようにタングステン等の金属を、酸化物
表面ではなく、露出した半導体物質にのみ選択的に被着
することができる。従って、以下の製造プロセスの説明
から明らかなように、本発明に従って、トランジスタが
形成される領域上に半導体と酸化物の所望のパターンを
維持することによって、位置合わせの精度がどの程度で
あれ、必要なステップはパターニング１回だけであり、
このステップでさえも位置合わせの許容差はかなり大き
い。プロセスに必要なステップ数は少なく、このステッ
プ数もトランジスタを完成させる際に、ソースとドレイ
ンの被着金属の形成を公知のコンタクト・スタッド形成
ステップと組合わせることによって、更に少なくするこ
とができる。

【００２２】まず図４を参照する。層または基板３１
（これは層または基板内の反対導電型のウェルでもよ
い）は、浅い絶縁体（酸化物等）の分離トレンチ３２を
持つように形成されているとする。トレンチ３２はトラ
ンジスタが形成される層または基板上の位置を画成す
る。基板または層３１はまた、ＣＭＯＳ集積回路を形成
するように、Ｐ型とＮ型の両方の領域またはウェルを持
つこともできる。これら浅いトレンチは、好適にはトラ
ンジスタ設計のチャネル長の少なくとも５倍（例えば、
１．０μｍ乃至２．０μｍ）の距離だけ分離される。こ
の間隔は、好適にはこの領域内のゲート位置に関して高
い歩留りで達成できる位置合わせの許容差をもとにす
る。ただし他の場合には、この間隔を短く保ち、製造歩
留りを高くしたまま集積密度を最大にするのが望まし
い。

【００２３】図５に示す通り、本発明に従ったトランジ
スタが形成されるチップの領域上には被覆酸化層５１が
形成される。これは好適には、周知の方法で酸素を含む
雰囲気中の熱処理によって行なわれる。この酸化物層の
後、好適にはＮ＋ポリシリコンまたは金属シリサイドの
ゲート電極物質層５２が被着され、これに続いて別の酸
化物層５３が形成される。これらの層は全て全面被覆層
であり、本発明に従ったトランジスタを含まない領域の
マスキング精度は比較的低い。また、このポリシリコン
をマスクし、Ｐ＋とＮ＋にドープすることでＰ−ＦＥＴ
とＮ−ＦＥＴを形成することができる。実際にはこのマ
スキングもほとんど必要ない。これら３層はゲートが形
成される部分を除いて全てエッチング（好適には反応性
イオン・エッチング（ＲＩＥ））によって取り除かれる
からである（図６の６１参照）。

【００２４】ゲート６１の形成は物質の層のパターニン
グを要する、本発明に従ったプロセスで唯一のステップ
である。パターニングのためのマスクなどの位置合わせ
は、ソースとドレインの被着金属と浅い接合部を形成す
るのに充分なスペースをとりさえすれば、分離トレンチ
の間のある点にゲート領域６１を位置づけるのに充分な
精度であればよい。従って位置合わせの許容差は少なく
ともゲート長と同じ程度に大きい。

【００２５】また、ゲートを形成するエッチングの後、
表面全体は酸化物か半導体（シリコンが望ましいが、ゲ
ルマニウム等の半導体物質も使用できる）のいずれかか
ら成る。従って低エネルギでＮ型不純物を注入して浅い
接合前駆体構造６２、６２'を半導体内に形成するステ
ップは、実質上セルフ・マスキングである。この浅いイ
オン注入の後、ゲート絶縁体の側壁３８が形成される。

【００２６】図６に示す表面は酸化物か半導体のままで
ある。つまり図７に示すように、適当なエッチング剤
（好適には塩素を含むドライ・エッチング剤）を選択す
ることによって、半導体層３１をセルフ・マスキングの
形で選択的にエッチングし、トレンチ７１を約１００ｎ
ｍの深さまで形成することができ、浅い接合構造が完全
な形で形成される。次に図８に示す通り、半導体上のエ
ッチングされた領域に金属８１が選択的に被着され、ソ
ースとドレインのコンタクト・パッドが形成され、浅い
接合部の下にショットキー・バリアが形成される。この
金属被着の後、エッチングによって酸化物８２が取り除
かれ、ゲート電極３５が露出される。被着物８１の金属
としてはタングステンが望ましい。これはこの処理のエ
ッチング停止層として有効だからである。酸化物はまた
８３の領域でエッチングの影響を受けるが、これらの領
域のエッチングは、トランジスタまたは浅い分離トレン
チの分離特性には影響しない。次にポリサイドやタング
ステンがゲートの空所８２に選択的に被着される。これ
もまた、被着金属８１上の領域８４に物質を被着させる
ことになるが、ここでもトランジスタまたは浅い分離ト
レンチの処理或いは電気的特性は影響を受けない。これ
に代えて、ゲート・キャップをシリサイド化によって形
成することもできる。

【００２７】図９は、図７、図８のプロセスに対応する
本発明の変形例である。ここでは金属の選択的被着では
なくシリサイドの選択的形成が、好適にはシリサイド化
と選択的ウェット・エッチングによって行なわれ、トレ
ンチ７１の底部に金属シリサイドが形成される。これは
本発明には必要ないが、界面の均一性が改良されるので
望ましいと言える。

【００２８】また、本発明に従った上記のＦＥＴ形成方
法は、ただ不純物のタイプを逆にするだけでＰ−ＦＥＴ
の形成にも応用できる。またＮ−ＦＥＴやＰ−ＦＥＴの
場合、ゲートのいずれかの側で角度を変えた注入処理を
行なうことで、パンチスルーの影響を少なくすることが
できる。ＣＭＯＳ集積回路の場合、Ｎ−ＦＥＴとＰ−Ｆ
ＥＴの両方のトランジスタを同じ基板上に形成すること
ができ、位置合わせの許容差を大きくすることなく、両
方のタイプのトランジスタについて多くのステップを同
時に行なえる。

【００２９】上記の内容から分かるように、本発明に従
ったトランジスタとその製造方法から、集積度が極めて
高い用途に適し、複雑な製造過程が少ない高性能トラン
ジスタが得られる。本発明に従ったＦＥＴの直列抵抗は
減少し、短チャネルの影響は事実上なくなる。

【００３０】

【発明の効果】短チャネルの影響と直列抵抗値の両方が
小さく、ＣＭＯＳ設計に適用でき、また、少ないステッ
プ数のプロセスで位置合わせの許容差をより緩やかにし
て生産可能な、高性能な超短チャネル電界効果トランジ
スタ構造が得られる。

【図面の簡単な説明】

【図１】従来のＦＥＴ構造の断面図である。

【図２】従来のショットキー・バリアＦＥＴの断面図で
ある。

【図３】本発明に従って完成したトランジスタの断面図
である。

【図４】本発明に従ったＦＥＴ構造の製造段階を示す図
である。

【図５】本発明に従ったＦＥＴ構造の製造段階を示す図
である。

【図６】本発明に従ったＦＥＴ構造の製造段階を示す図
である。

【図７】本発明に従ったＦＥＴ構造の製造段階を示す図
である。

【図８】本発明に従ったＦＥＴ構造の製造段階を示す図
である。

【図９】本発明の変形例に従った、図７、図８の製造段
階の第２実施例を示す図である。

【符号の説明】

１０ ＦＥＴ構造 １１、３１ 基板または層 １２ Ｎ＋ゲート酸化物 １３ 絶縁ゲート酸化物 ２０ ショットキー・バリアＦＥＴ ２３ ゲート酸化物 ２６ 側壁酸化物 ３０ 超短チャネルＦＥＴ ３２ 浅い分離トレンチ ３３ ソースとドレイン ３４ 浅い接合構造 ３８ ゲート側壁 ３９ スペーサ ５１ 被覆酸化物層 ５２ ゲート電極物質層 ６２ 浅い接合前駆体構造 ７１ トレンチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セシャドリ・サバンナ アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、ルート 376、ナンバー・エフ−15、ホープウェ ル・ガーデン・アパートメント （番地な し)

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 上記半導体基板の表面の下方に第１の距離だけ伸びた被
   着金属と、 上記被着金属に隣接し、電界効果トランジスタのゲート
   の下方に上記第１の距離よりも短い第２の距離だけ伸び
   た第２導電型の領域とを含む電界効果トランジスタ。
2. 【請求項２】ゲート酸化物層、ゲート電極物質層、及び
   ゲート電極物質層を覆う酸化物層を、浅い分離トレンチ
   が中に形成された第１導電型の半導体物質の層上に形成
   するステップと、 上記層をパターニングして、１対の上記浅い分離トレン
   チの間のほぼ中央の領域以外の上記層を全て取り除くス
   テップと、 第２導電型の不純物を上記層の残りの部分と上記浅いト
   レンチの端部の間に第１の深さまで注入するステップ
   と、 上記層の残りの部分に側壁スペーサを形成するステップ
   と、 上記浅いトレンチと上記側壁との間の上記半導体物質
   を、その表面から上記第１の深さを超える第２の深さま
   で取り除くステップと、 上記除去ステップで形成された空所に金属を被着するス
   テップとを含む、電界効果トランジスタの形成方法。