JPH0627195A - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
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- JPH0627195A JPH0627195A JP4180987A JP18098792A JPH0627195A JP H0627195 A JPH0627195 A JP H0627195A JP 4180987 A JP4180987 A JP 4180987A JP 18098792 A JP18098792 A JP 18098792A JP H0627195 A JPH0627195 A JP H0627195A
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- measured
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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Abstract
(57)【要約】
【目的】 ピン数の多いＬＳＩを数多く一括して試験を
行う。 【構成】 複数のＬＳＩが設けられる被測定ボード25
と、機能動作が確認されている標準モジュール23とに、
予め定めたテスト規格に基づいてテスト用信号をパルス
発生部21が入力制御部22を介して供給する。標準ＩＣモ
ジュール23からの出力信号が出力制御部24を介して被測
定の出力制御部26に供給される。パルス発生部21からの
各入力信号は、時分割的に被測定ボード23上の各ＬＳＩ
に供給される。これらＬＳＩからの各出力信号は、時分
割的に被測定の出力制御部26に供給される。被測定の出
力制御部26は、時分割で供給された被測定ボード25上の
各ＬＳＩからの出力信号と、標準ＩＣモジュール23から
の出力信号とを比較判別し、その結果をテスタ本体20に
供給する。テスタ本体20は、その結果を表示装置３また
は出力装置４に表示する。
行う。 【構成】 複数のＬＳＩが設けられる被測定ボード25
と、機能動作が確認されている標準モジュール23とに、
予め定めたテスト規格に基づいてテスト用信号をパルス
発生部21が入力制御部22を介して供給する。標準ＩＣモ
ジュール23からの出力信号が出力制御部24を介して被測
定の出力制御部26に供給される。パルス発生部21からの
各入力信号は、時分割的に被測定ボード23上の各ＬＳＩ
に供給される。これらＬＳＩからの各出力信号は、時分
割的に被測定の出力制御部26に供給される。被測定の出
力制御部26は、時分割で供給された被測定ボード25上の
各ＬＳＩからの出力信号と、標準ＩＣモジュール23から
の出力信号とを比較判別し、その結果をテスタ本体20に
供給する。テスタ本体20は、その結果を表示装置３また
は出力装置４に表示する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの試験装置に関
し、特に多数のＬＳＩを試験する装置に関する。
し、特に多数のＬＳＩを試験する装置に関する。
【０００２】
【従来の技術】従来、ＬＳＩの試験装置としては、例え
ば図５に示すようなものがある。この試験装置は、被測
定端子１０に接続された多数のＬＳＩをテストするもの
である。被測定端子１０は、多数の配線１３を介してテ
ストステーション９に接続され、このテストステーショ
ン９は、多数の配線１２を介してフォーマット制御部８
に接続されている。
ば図５に示すようなものがある。この試験装置は、被測
定端子１０に接続された多数のＬＳＩをテストするもの
である。被測定端子１０は、多数の配線１３を介してテ
ストステーション９に接続され、このテストステーショ
ン９は、多数の配線１２を介してフォーマット制御部８
に接続されている。
【０００３】フォーマット制御部８には、テストパター
ン発生装置６からテスト用の入力信号が供給されると共
に、タイミング発生装置７からタイミング信号も供給さ
れ、さらに電源装置５から各被測定ＬＳＩに供給すべき
電源電圧も供給されている。フォーマット制御部８は、
これらタイミング信号、テスト用入力信号及び電源電圧
を規定のテストパターン信号に調整し、配線１２、テス
トステーション９、配線１３及び被測定端子１０を介し
て各被測定ＬＳＩに同時に供給する。
ン発生装置６からテスト用の入力信号が供給されると共
に、タイミング発生装置７からタイミング信号も供給さ
れ、さらに電源装置５から各被測定ＬＳＩに供給すべき
電源電圧も供給されている。フォーマット制御部８は、
これらタイミング信号、テスト用入力信号及び電源電圧
を規定のテストパターン信号に調整し、配線１２、テス
トステーション９、配線１３及び被測定端子１０を介し
て各被測定ＬＳＩに同時に供給する。
【０００４】このテストパターン信号に応じて各被測定
ＬＳＩがそれぞれ発生した出力信号は、テストステーシ
ョン９において、これら出力信号それぞれに対する期待
値データと比較され、その比較結果は、テスト用コンピ
ュータ２に取り込まれ、ここで処理されて、ＣＲＴ等で
構成された表示装置３またはプリンター等で構成された
出力装置４に出力される。
ＬＳＩがそれぞれ発生した出力信号は、テストステーシ
ョン９において、これら出力信号それぞれに対する期待
値データと比較され、その比較結果は、テスト用コンピ
ュータ２に取り込まれ、ここで処理されて、ＣＲＴ等で
構成された表示装置３またはプリンター等で構成された
出力装置４に出力される。
【０００５】電源装置５、テストパターン発生装置６、
タイミング発生装置７は、テスト用コンピュータ２によ
って制御され、テスト用コンピュータ２は、テストデー
タファイル１１に記憶されている各種テストデータのう
ち、入力部１によって指定されたテストデータに基づい
て電源装置５、テストパターン発生装置６、タイミング
発生装置７を制御する。また、テストステーション９
が、各被測定ＬＳＩの出力信号と比較する期待値データ
も、このテストデータに基づいて発生している。なお、
テストデータファイル１１に記憶されている各テストデ
ータは、他のコンピュータによって行われたシミュレー
ション等に基づいて作成されている。
タイミング発生装置７は、テスト用コンピュータ２によ
って制御され、テスト用コンピュータ２は、テストデー
タファイル１１に記憶されている各種テストデータのう
ち、入力部１によって指定されたテストデータに基づい
て電源装置５、テストパターン発生装置６、タイミング
発生装置７を制御する。また、テストステーション９
が、各被測定ＬＳＩの出力信号と比較する期待値データ
も、このテストデータに基づいて発生している。なお、
テストデータファイル１１に記憶されている各テストデ
ータは、他のコンピュータによって行われたシミュレー
ション等に基づいて作成されている。
【０００６】
【発明が解決しようとする課題】このように従来の試験
装置では、テスト用入力信号の供給が各被測定ＬＳＩに
同時に行われ、かつ各被測定用ＬＳＩからの出力信号の
テストステーション９への供給が同時に行われている。
従って、同時に試験することができる被測定ＬＳＩの数
は、フォーマット制御部８とテストステーション９との
間の配線１２の数と、テストステーション９と被測定用
端子１０との間の配線１３の数とによって、制限され
る。よって、被測定ＬＳＩの規模が増大したり、ピン数
が増加したりした場合に、このような被測定ＬＳＩでも
多数同時に試験できる試験装置を新たに開発しなければ
ならず、多くの人手と期間が必要である。しかも、量産
されるＬＳＩを試験するため、試験能力を向上させよう
とすると、このような試験装置を何台も必要であるの
で、大きな投資となる。
装置では、テスト用入力信号の供給が各被測定ＬＳＩに
同時に行われ、かつ各被測定用ＬＳＩからの出力信号の
テストステーション９への供給が同時に行われている。
従って、同時に試験することができる被測定ＬＳＩの数
は、フォーマット制御部８とテストステーション９との
間の配線１２の数と、テストステーション９と被測定用
端子１０との間の配線１３の数とによって、制限され
る。よって、被測定ＬＳＩの規模が増大したり、ピン数
が増加したりした場合に、このような被測定ＬＳＩでも
多数同時に試験できる試験装置を新たに開発しなければ
ならず、多くの人手と期間が必要である。しかも、量産
されるＬＳＩを試験するため、試験能力を向上させよう
とすると、このような試験装置を何台も必要であるの
で、大きな投資となる。
【０００７】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明では、複数の被測定ＬＳＩが設けられる
ボードと、機能動作が確認されている標準モジュール
と、予め定めたテスト規格に基づいて上記標準モジュー
ルと上記ボード上の各被測定ＬＳＩにテスト用信号を供
給するテスト信号供給手段と、上記テスト用信号に対す
る上記標準モジュールと上記各被測定ＬＳＩとの出力信
号とを取り込んで比較判別する手段と、上記テスト信号
供給手段からのテスト用信号を上記被測定ＬＳＩに順次
切換供給すると共にこの切換に同期して上記被測定ＬＳ
Ｉからの出力信号を順次切り換えて上記比較判別手段に
供給する切換制御手段とを、具備するものである。
ために、本発明では、複数の被測定ＬＳＩが設けられる
ボードと、機能動作が確認されている標準モジュール
と、予め定めたテスト規格に基づいて上記標準モジュー
ルと上記ボード上の各被測定ＬＳＩにテスト用信号を供
給するテスト信号供給手段と、上記テスト用信号に対す
る上記標準モジュールと上記各被測定ＬＳＩとの出力信
号とを取り込んで比較判別する手段と、上記テスト信号
供給手段からのテスト用信号を上記被測定ＬＳＩに順次
切換供給すると共にこの切換に同期して上記被測定ＬＳ
Ｉからの出力信号を順次切り換えて上記比較判別手段に
供給する切換制御手段とを、具備するものである。
【０００８】
【作用】本発明によれば、標準モジュールにテスト用信
号が供給され、これに応じて標準モジュールが発生した
出力信号が、比較判別手段に供給される。また、切換制
御手段がテスト用信号を順次切り換えて、各被測定用Ｌ
ＳＩに順次供給する。これに応じて各被測定用ＬＳＩが
順次出力信号を発生し、これらが順次比較判別手段に供
給される。従って、比較判別手段は、標準モジュールの
出力信号と、各被測定用ＬＳＩの出力信号とを順次比較
判別する。
号が供給され、これに応じて標準モジュールが発生した
出力信号が、比較判別手段に供給される。また、切換制
御手段がテスト用信号を順次切り換えて、各被測定用Ｌ
ＳＩに順次供給する。これに応じて各被測定用ＬＳＩが
順次出力信号を発生し、これらが順次比較判別手段に供
給される。従って、比較判別手段は、標準モジュールの
出力信号と、各被測定用ＬＳＩの出力信号とを順次比較
判別する。
【０００９】
【実施例】この実施例は、図１に示すように、テスタ本
体２０を有し、これはＣＰＵ、メモリ等によって構成さ
れている。このテスタ本体２０には、図５に示した試験
装置と同様に、入力部１、表示装置３、出力装置４、電
源装置５、テストデータファイル１１が設けられてい
る。これらについての説明は省略する。
体２０を有し、これはＣＰＵ、メモリ等によって構成さ
れている。このテスタ本体２０には、図５に示した試験
装置と同様に、入力部１、表示装置３、出力装置４、電
源装置５、テストデータファイル１１が設けられてい
る。これらについての説明は省略する。
【００１０】テスタ本体２０には、パルス発生部２１も
設けられており、これは、テストデータファイル１１か
ら入力部１のコマンドに応じてテスタ本体２０が読みだ
したデータに基づいてパルス信号を発生する。このパル
ス信号は、入力制御部２２に供給される。入力制御部２
２は、テスタ本体２０からの制御に基づいてパルス発生
部２１からのパルス信号の電気的特性を調整し、後述す
る各種パルス信号を標準ＩＣモジュール２３、被測定ボ
ード２５に供給する。
設けられており、これは、テストデータファイル１１か
ら入力部１のコマンドに応じてテスタ本体２０が読みだ
したデータに基づいてパルス信号を発生する。このパル
ス信号は、入力制御部２２に供給される。入力制御部２
２は、テスタ本体２０からの制御に基づいてパルス発生
部２１からのパルス信号の電気的特性を調整し、後述す
る各種パルス信号を標準ＩＣモジュール２３、被測定ボ
ード２５に供給する。
【００１１】標準ＩＣモジュール２３は、正しく動作す
ることが確認されたＬＳＩチップ、若しくはＩＣやトラ
ンジスタ等で構成された回路または、プログラム可能な
ＬＳＩ、例えばＰＬＤ、ＦＰＧＡ、ＥＰＲＯＭ等であ
る。これには、電源装置５から電源電圧ＶＤＤが供給さ
れ、入力制御部２２からクロック信号ＣＬＫが供給さ
れ、さらに入力制御部２２から各種入力信号が供給され
る。これら入力信号に応じた各出力信号は、出力制御部
２４に供給される。出力制御部２４は、これら出力信号
をテスタ本体２０及び被測定の出力制御部２６に供給す
る。
ることが確認されたＬＳＩチップ、若しくはＩＣやトラ
ンジスタ等で構成された回路または、プログラム可能な
ＬＳＩ、例えばＰＬＤ、ＦＰＧＡ、ＥＰＲＯＭ等であ
る。これには、電源装置５から電源電圧ＶＤＤが供給さ
れ、入力制御部２２からクロック信号ＣＬＫが供給さ
れ、さらに入力制御部２２から各種入力信号が供給され
る。これら入力信号に応じた各出力信号は、出力制御部
２４に供給される。出力制御部２４は、これら出力信号
をテスタ本体２０及び被測定の出力制御部２６に供給す
る。
【００１２】被測定ボード２５は、図２に示すように、
被測定用対象物Ｓ１、Ｓ２・・・（これらは標準ＩＣモ
ジュール２３に対応するものである。）を備えるもの
で、これら被測定用対象物Ｓ１、Ｓ２・・・には、電源
電圧ＶＤＤやクロック信号ＣＬＫが電源端子５９、クロ
ック端子５８を介してそれぞれ供給されている。これら
被測定用対象物Ｓ１、Ｓ２・・・の入力側及び出力側に
は、それぞれ入力制御ゲートＧ１、Ｇ２、Ｇ７、Ｇ８、
Ｇ９、Ｇ１０・・・と、出力制御ゲートＧ３、Ｇ４、Ｇ
５、Ｇ６、Ｇ１１、Ｇ１２・・・が設けられている。こ
れら各制御ゲートは、フリップ・フロップ、ＡＮＤゲー
トをそれぞれ内蔵するものである。
被測定用対象物Ｓ１、Ｓ２・・・（これらは標準ＩＣモ
ジュール２３に対応するものである。）を備えるもの
で、これら被測定用対象物Ｓ１、Ｓ２・・・には、電源
電圧ＶＤＤやクロック信号ＣＬＫが電源端子５９、クロ
ック端子５８を介してそれぞれ供給されている。これら
被測定用対象物Ｓ１、Ｓ２・・・の入力側及び出力側に
は、それぞれ入力制御ゲートＧ１、Ｇ２、Ｇ７、Ｇ８、
Ｇ９、Ｇ１０・・・と、出力制御ゲートＧ３、Ｇ４、Ｇ
５、Ｇ６、Ｇ１１、Ｇ１２・・・が設けられている。こ
れら各制御ゲートは、フリップ・フロップ、ＡＮＤゲー
トをそれぞれ内蔵するものである。
【００１３】これら各制御ゲートには、それぞれ入力制
御部２２から制御端子５１を介して後述するテスト制御
信号が供給されている。また、被測定用対象物Ｓ１の入
出力制御ゲートＧ１、Ｇ３には、入力制御部２２から測
定サイクル信号Ｔ１が供給され、被測定用対象物Ｓ２の
入出力制御ゲートＧ２、Ｇ４には、入力制御部２２から
測定サイクル信号Ｔ２が供給され、被測定用対象物Ｓ３
の入出力制御ゲートＧ５、Ｇ７には、入力制御部２２か
ら測定サイクル信号Ｔ３が供給される。以下、同様に他
の被測定用対象物の入出力制御ゲートにも、対応する測
定サイクル信号が供給されている。この測定サイクル信
号は、各被測定対象物の数と同数だけ発生させられる。
御部２２から制御端子５１を介して後述するテスト制御
信号が供給されている。また、被測定用対象物Ｓ１の入
出力制御ゲートＧ１、Ｇ３には、入力制御部２２から測
定サイクル信号Ｔ１が供給され、被測定用対象物Ｓ２の
入出力制御ゲートＧ２、Ｇ４には、入力制御部２２から
測定サイクル信号Ｔ２が供給され、被測定用対象物Ｓ３
の入出力制御ゲートＧ５、Ｇ７には、入力制御部２２か
ら測定サイクル信号Ｔ３が供給される。以下、同様に他
の被測定用対象物の入出力制御ゲートにも、対応する測
定サイクル信号が供給されている。この測定サイクル信
号は、各被測定対象物の数と同数だけ発生させられる。
【００１４】また各入力制御ゲートＧ１、Ｇ２、Ｇ７、
Ｇ８、Ｇ９、Ｇ１０・・には、入力制御部２２から入力
端子５６を介して各種入力信号が供給され、これら入力
信号は、各入力制御ゲートＧ１、Ｇ２、Ｇ７、Ｇ８、Ｇ
９、Ｇ１０・・に供給されているテスト制御信号及び測
定サイクル信号に応じて各被測定用対象物Ｓ１、Ｓ２・
・・に供給される。これら入力信号に応じた各出力信号
は、各出力制御ゲートＧ３、Ｇ４、Ｇ５、Ｇ６、Ｇ１
１、Ｇ１２から出力端子５７を介して被測定の出力制御
部２６に供給される。
Ｇ８、Ｇ９、Ｇ１０・・には、入力制御部２２から入力
端子５６を介して各種入力信号が供給され、これら入力
信号は、各入力制御ゲートＧ１、Ｇ２、Ｇ７、Ｇ８、Ｇ
９、Ｇ１０・・に供給されているテスト制御信号及び測
定サイクル信号に応じて各被測定用対象物Ｓ１、Ｓ２・
・・に供給される。これら入力信号に応じた各出力信号
は、各出力制御ゲートＧ３、Ｇ４、Ｇ５、Ｇ６、Ｇ１
１、Ｇ１２から出力端子５７を介して被測定の出力制御
部２６に供給される。
【００１５】被測定の出力制御部２６は、比較回路を内
蔵しており、標準ＩＣモジュール２３からの出力信号
と、被測定ボード２５から供給された出力信号とを比較
し、その比較結果を、テスト制御信号及び測定サイクル
信号に基づいてテスタ本体２０に供給する。
蔵しており、標準ＩＣモジュール２３からの出力信号
と、被測定ボード２５から供給された出力信号とを比較
し、その比較結果を、テスト制御信号及び測定サイクル
信号に基づいてテスタ本体２０に供給する。
【００１６】この試験装置では、図３に示すように、ま
ずテスト規格仕様のデータを入力部１より指定入力する
と、テストデータファイル１１から指定されたデータが
テスタ本体２０に導入される（ステップＳ４０）。この
とき、例えば標準ＩＣモジュール２３、被測定ボード２
５に供給する電圧や、クロック信号の周波数、電圧レベ
ル、デュティー比、各テストサイクル信号Ｔ１、Ｔ２・
・・、各入力信号Ｉ１、Ｉ２・・・のタイムチャート、
ディレイ等を入力部１から指定すると、それに対応した
データを基に、テスタ本体２０で処理され、その処理結
果がパルス発生部２１に送られて、そこでクロック信号
ＣＬＫ、各入力信号Ｉ１、Ｉ２・・・をテスト規格に従
って発生する（ステップＳ４１）。
ずテスト規格仕様のデータを入力部１より指定入力する
と、テストデータファイル１１から指定されたデータが
テスタ本体２０に導入される（ステップＳ４０）。この
とき、例えば標準ＩＣモジュール２３、被測定ボード２
５に供給する電圧や、クロック信号の周波数、電圧レベ
ル、デュティー比、各テストサイクル信号Ｔ１、Ｔ２・
・・、各入力信号Ｉ１、Ｉ２・・・のタイムチャート、
ディレイ等を入力部１から指定すると、それに対応した
データを基に、テスタ本体２０で処理され、その処理結
果がパルス発生部２１に送られて、そこでクロック信号
ＣＬＫ、各入力信号Ｉ１、Ｉ２・・・をテスト規格に従
って発生する（ステップＳ４１）。
【００１７】このとき、テスタ本体２０で指定された値
の制御信号に応じた電圧が、電源部５より発生される。
パルス発生部２１が発生したクロック信号、入力信号Ｉ
１、Ｉ２・・・が入力制御部２２を介して標準ＩＣモジ
ュール２３に供給される（ステップＳ４２）。なお、後
述するように、これらの信号は、被測定ボード２５にも
供給される。
の制御信号に応じた電圧が、電源部５より発生される。
パルス発生部２１が発生したクロック信号、入力信号Ｉ
１、Ｉ２・・・が入力制御部２２を介して標準ＩＣモジ
ュール２３に供給される（ステップＳ４２）。なお、後
述するように、これらの信号は、被測定ボード２５にも
供給される。
【００１８】クロック信号ＣＬＫ、各入力信号Ｉ１、Ｉ
２・・・が標準ＩＣモジュール２３に供給されたことに
より、標準ＩＣモジュール２３が動作し、これら入力信
号と、これら入力信号に応じて発生した各出力信号と
は、出力制御部２４を介してテスタ本体２０のメモリ標
準ファイルや、被測定の出力制御部２６に送られる（ス
テップＳ４３）。
２・・・が標準ＩＣモジュール２３に供給されたことに
より、標準ＩＣモジュール２３が動作し、これら入力信
号と、これら入力信号に応じて発生した各出力信号と
は、出力制御部２４を介してテスタ本体２０のメモリ標
準ファイルや、被測定の出力制御部２６に送られる（ス
テップＳ４３）。
【００１９】このような状態において、図４に示すよう
にテスト制御信号ＣＯＮと各テストサイクル信号Ｔ１、
Ｔ２・・・がパルス発生部２１から入力制御部２２を介
してテスタ本体２０、被測定ボード２５に供給される
（ステップＳ４４）。これに応じて各被測定対象物Ｓ
１、Ｓ２・・・の測定サイクルを制御する（ステップＳ
４５）。
にテスト制御信号ＣＯＮと各テストサイクル信号Ｔ１、
Ｔ２・・・がパルス発生部２１から入力制御部２２を介
してテスタ本体２０、被測定ボード２５に供給される
（ステップＳ４４）。これに応じて各被測定対象物Ｓ
１、Ｓ２・・・の測定サイクルを制御する（ステップＳ
４５）。
【００２０】即ち、テスト制御信号ＣＯＮは、各入出力
ゲートに供給され、各テストサイクル信号のうちＴ１
が、入出力制御ゲートＧ１、Ｇ３内のフリップフロップ
を介して、このゲート内のＡＮＤゲートに供給される。
これに同期して測定サイクル信号Ｔ１もＡＮＤゲートに
供給されるので、被測定対象物Ｓ１の各入出力制御ゲー
トが開かれる。この開かれた入力制御ゲートＧ１を介し
て被測定対象物Ｓ１に、クロック端子５８、入力端子５
６からクロック信号ＣＬＫ、各入力信号Ｉ１、Ｉ２・・
・が供給される。これによって、被測定対象物Ｓ１から
出力信号Ｏ１、Ｏ２・・・が発生する。これら各出力信
号Ｏ１、Ｏ２・・・が開かれている出力制御ゲートＧ
３、出力端子５７を介して被測定の出力制御部２６へ供
給される。
ゲートに供給され、各テストサイクル信号のうちＴ１
が、入出力制御ゲートＧ１、Ｇ３内のフリップフロップ
を介して、このゲート内のＡＮＤゲートに供給される。
これに同期して測定サイクル信号Ｔ１もＡＮＤゲートに
供給されるので、被測定対象物Ｓ１の各入出力制御ゲー
トが開かれる。この開かれた入力制御ゲートＧ１を介し
て被測定対象物Ｓ１に、クロック端子５８、入力端子５
６からクロック信号ＣＬＫ、各入力信号Ｉ１、Ｉ２・・
・が供給される。これによって、被測定対象物Ｓ１から
出力信号Ｏ１、Ｏ２・・・が発生する。これら各出力信
号Ｏ１、Ｏ２・・・が開かれている出力制御ゲートＧ
３、出力端子５７を介して被測定の出力制御部２６へ供
給される。
【００２１】次にテストサイクル信号Ｔ１が消失し、Ｔ
２が発生したときにも、同様に入出力制御ゲートＧ２、
Ｇ４が同時に開かれ、各クロック信号ＣＬＫ、各入力信
号Ｉ１、Ｉ２・・・が被測定対象物Ｓ２に入力制御ゲー
トＧ２を介して供給される。これによって発生した出力
信号Ｏ１、Ｏ２・・・が開かれている出力制御ゲートＧ
４より、出力端子５７を介して被測定の出力制御部２６
へ供給される。以下、同様に、テストサイクル信号によ
って制御されて、各被測定対象物の入出力信号を被測定
対象の出力制御部２６へ供給する（ステップＳ４６）。
即ち、時分割で各被測定対象物Ｓ１、Ｓ２・・・の各出
力信号Ｏ１、Ｏ２・・・が被測定の出力制御部２６へ供
給される。
２が発生したときにも、同様に入出力制御ゲートＧ２、
Ｇ４が同時に開かれ、各クロック信号ＣＬＫ、各入力信
号Ｉ１、Ｉ２・・・が被測定対象物Ｓ２に入力制御ゲー
トＧ２を介して供給される。これによって発生した出力
信号Ｏ１、Ｏ２・・・が開かれている出力制御ゲートＧ
４より、出力端子５７を介して被測定の出力制御部２６
へ供給される。以下、同様に、テストサイクル信号によ
って制御されて、各被測定対象物の入出力信号を被測定
対象の出力制御部２６へ供給する（ステップＳ４６）。
即ち、時分割で各被測定対象物Ｓ１、Ｓ２・・・の各出
力信号Ｏ１、Ｏ２・・・が被測定の出力制御部２６へ供
給される。
【００２２】このようにして時分割で被測定の出力制御
部２６へ供給された被測定対象物Ｓ１、Ｓ２・・・の各
出力信号Ｏ１、Ｏ２・・・は、標準ＩＣモジュール２３
から得た各出力信号のうち対応するものと比較判定さ
れ、その比較結果はテスタ本体２０に供給される（ステ
ップＳ４７）。テスタ本体２０では、その比較結果を出
力装置４または表示装置３に表示する（ステップＳ４
８）。これによって各被測定対象物の良否が判明する。
なお、量産品を被測定対象物とする場合には、この判別
結果を用いて、量産品に対して選別が行われる。
部２６へ供給された被測定対象物Ｓ１、Ｓ２・・・の各
出力信号Ｏ１、Ｏ２・・・は、標準ＩＣモジュール２３
から得た各出力信号のうち対応するものと比較判定さ
れ、その比較結果はテスタ本体２０に供給される（ステ
ップＳ４７）。テスタ本体２０では、その比較結果を出
力装置４または表示装置３に表示する（ステップＳ４
８）。これによって各被測定対象物の良否が判明する。
なお、量産品を被測定対象物とする場合には、この判別
結果を用いて、量産品に対して選別が行われる。
【００２３】なお、各測定サイクル信号Ｔ１、Ｔ２・・
・は非常に短いサイクルタイムとして行われ、この短い
サイクルで良否判定が行われる。
・は非常に短いサイクルタイムとして行われ、この短い
サイクルで良否判定が行われる。
【００２４】このように時分割的に各被測定対象物Ｓ
１、Ｓ２・・・に各入力信号を供給し、かつ各出力信号
を出力しているので、被測定ボード２５において必要な
配線数は、１つの被測定対象物へ入力する各入力信号の
数と、１つの被測定対象物から出力される出力信号の数
と、電源供給線の数と、クロック信号の供給線の数と、
テスト制御信号を供給する線の数と、各被測定対象物の
数と同数の各テストサイクル信号の供給線の数との合計
数だけであり、もし、測定対象物の数を増加させる場合
には、テストサイクル信号の供給線の数を増加させるだ
けで対応できる。
１、Ｓ２・・・に各入力信号を供給し、かつ各出力信号
を出力しているので、被測定ボード２５において必要な
配線数は、１つの被測定対象物へ入力する各入力信号の
数と、１つの被測定対象物から出力される出力信号の数
と、電源供給線の数と、クロック信号の供給線の数と、
テスト制御信号を供給する線の数と、各被測定対象物の
数と同数の各テストサイクル信号の供給線の数との合計
数だけであり、もし、測定対象物の数を増加させる場合
には、テストサイクル信号の供給線の数を増加させるだ
けで対応できる。
【００２５】上記の実施例では、標準ＩＣモジュール２
３は、ＬＳＩ等のチップとしたが、ＰＬＤ、ＦＰＧＡ等
の書換え容易なチップまたはボード等を標準ＩＣモジュ
ール２３として使用することもできる。この場合、ＬＳ
Ｉチップの仕様変更、開発ディバックが行い易いので、
試作開発の時間が短縮される。また、その試作の結果が
良好であれば、その試作品をそのまま標準ＩＣモジュー
ル２３として使用することができる。
３は、ＬＳＩ等のチップとしたが、ＰＬＤ、ＦＰＧＡ等
の書換え容易なチップまたはボード等を標準ＩＣモジュ
ール２３として使用することもできる。この場合、ＬＳ
Ｉチップの仕様変更、開発ディバックが行い易いので、
試作開発の時間が短縮される。また、その試作の結果が
良好であれば、その試作品をそのまま標準ＩＣモジュー
ル２３として使用することができる。
【００２６】上記の実施例では、標準ＩＣモジュール２
３の各出力信号と、被測定対象物からの出力信号は、被
測定の出力制御部２６で比較判定するように構成した
が、テスタ本体２０に標準ＩＣモジュール２３の各出力
信号を記憶させておき、テスタ本体２０において被測定
対象物からの出力信号と比較判定するように構成しても
よい。
３の各出力信号と、被測定対象物からの出力信号は、被
測定の出力制御部２６で比較判定するように構成した
が、テスタ本体２０に標準ＩＣモジュール２３の各出力
信号を記憶させておき、テスタ本体２０において被測定
対象物からの出力信号と比較判定するように構成しても
よい。
【００２７】
【発明の効果】以上のように、本発明によれば、切換制
御手段によって、複数個の被測定対象物であるＬＳＩに
時分割的に入力信号を供給し、各被測定対象物からの出
力信号を時分割的に出力するように構成しているので、
多数の被測定ＬＳＩの良否を短時間で試験することがで
きる。また、本発明によれば、各被測定対象物の入力側
及び出力側にそれぞれ入力ゲート手段と、出力ゲート手
段とを設け、これらゲート手段をゲート開放信号によっ
て順次開放させるように構成しているので、被測定対象
物の数を増加させる必要が生じた場合でも、ゲート開放
手段へ供給する信号の数を増加させるだけでよく、新た
に入力信号を供給するための配線や、出力信号を出力す
るための配線を増加させる必要がなく、一括して測定す
る被測定対象物の数を容易に増加させることができ、処
理能力をアップすることが容易である。また、標準モジ
ュールとして、ＰＬＤ、ＦＰＧＡ等の書換え容易なチッ
プまたはボード等を使用する場合には、その開発試作が
容易であり、その開発が完了すると、その試作品をその
まま標準モジュールとして使用できるので、テストパタ
ーンの編集等の作業が不要となり、省力化を図ることが
できる。
御手段によって、複数個の被測定対象物であるＬＳＩに
時分割的に入力信号を供給し、各被測定対象物からの出
力信号を時分割的に出力するように構成しているので、
多数の被測定ＬＳＩの良否を短時間で試験することがで
きる。また、本発明によれば、各被測定対象物の入力側
及び出力側にそれぞれ入力ゲート手段と、出力ゲート手
段とを設け、これらゲート手段をゲート開放信号によっ
て順次開放させるように構成しているので、被測定対象
物の数を増加させる必要が生じた場合でも、ゲート開放
手段へ供給する信号の数を増加させるだけでよく、新た
に入力信号を供給するための配線や、出力信号を出力す
るための配線を増加させる必要がなく、一括して測定す
る被測定対象物の数を容易に増加させることができ、処
理能力をアップすることが容易である。また、標準モジ
ュールとして、ＰＬＤ、ＦＰＧＡ等の書換え容易なチッ
プまたはボード等を使用する場合には、その開発試作が
容易であり、その開発が完了すると、その試作品をその
まま標準モジュールとして使用できるので、テストパタ
ーンの編集等の作業が不要となり、省力化を図ることが
できる。
【図１】本発明によるＬＳＩ試験装置の１実施例のブロ
ック図である。
ック図である。
【図２】同実施例において使用する被測定ボードのブロ
ック図である。
ック図である。
【図３】同実施例のフローチャートである。
【図４】同実施例のタイミングチャートである。
【図５】従来のＬＳＩ試験装置のブロック図である。
１ 入力部 ３ 表示装置 ４ 出力装置 ５ 電源装置 ２０ テスタ本体 ２１ パルス発生部 ２２ 入力制御部 ２３ 標準ＩＣモジュール ２４ 出力制御部 ２５ 被測定ボード ２６ 被測定の出力制御部
Claims (2)
- 【請求項１】 複数の被測定ＬＳＩが設けられるボード
と、機能動作が確認されている標準モジュールと、予め
定めたテスト規格に基づいて上記標準モジュールと上記
ボード上の各被測定ＬＳＩにテスト用信号を供給するテ
スト信号供給手段と、上記テスト用信号に対する上記標
準モジュールと上記各被測定ＬＳＩとの出力信号とを取
り込んで比較判別する手段と、上記テスト信号供給手段
からのテスト用信号を上記被測定ＬＳＩに順次切換供給
すると共にこの切換に同期して上記被測定ＬＳＩからの
出力信号を順次切り換えて上記比較判別手段に供給する
切換制御手段とを、具備するＬＳＩ試験装置。 - 【請求項２】 予め定めたテスト規格に基づいてテスト
用信号を発生するテスト信号発生手段と、機能動作が確
認されており上記テスト用信号が供給される標準モジュ
ールと、複数の被測定ＬＳＩの入力側にそれぞれ設けら
れ上記テスト用信号が供給されている入力ゲート手段
と、上記被測定ＬＳＩの出力側にそれぞれ設けられ上記
被測定ＬＳＩの出力信号が供給されている出力ゲート手
段と、上記各入力ゲート手段及び上記各出力ゲート手段
のうち対応するものに順次ゲート開放信号を供給するゲ
ート開放信号発生手段と、開放された上記出力ゲート手
段を介して出力された上記被測定ＬＳＩからの出力信号
と上記標準モジュールの出力信号とを比較判別する比較
判別手段とを、具備するＬＳＩ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180987A JPH0627195A (ja) | 1992-07-08 | 1992-07-08 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180987A JPH0627195A (ja) | 1992-07-08 | 1992-07-08 | Ｌｓｉ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0627195A true JPH0627195A (ja) | 1994-02-04 |
Family
ID=16092764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4180987A Pending JPH0627195A (ja) | 1992-07-08 | 1992-07-08 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627195A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000052487A1 (en) * | 1999-03-01 | 2000-09-08 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6480978B1 (en) | 1999-03-01 | 2002-11-12 | Formfactor, Inc. | Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons |
| US6499121B1 (en) | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| US6603323B1 (en) | 2000-07-10 | 2003-08-05 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| KR100441089B1 (ko) * | 2001-12-17 | 2004-07-21 | 엘지전자 주식회사 | 집적회로 검사장치 및 그 검사방법 |
| KR100694413B1 (ko) * | 2005-04-09 | 2007-03-12 | 주식회사 메모리앤테스팅 | 메모리 테스트 장치 및 그 테스트 방법 |
-
1992
- 1992-07-08 JP JP4180987A patent/JPH0627195A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681363B1 (ko) * | 1999-03-01 | 2007-02-12 | 폼팩터, 인크. | 테스트 시스템 |
| US6452411B1 (en) | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6480978B1 (en) | 1999-03-01 | 2002-11-12 | Formfactor, Inc. | Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons |
| JP2002538464A (ja) * | 1999-03-01 | 2002-11-12 | フォームファクター，インコーポレイテッド | 既知の良品デバイスを使用して期待する応答を生成するための集積回路デバイスの効率的な同時テスト |
| US6499121B1 (en) | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| US6559671B2 (en) | 1999-03-01 | 2003-05-06 | Formfactor, Inc. | Efficient parallel testing of semiconductor devices using a known good device to generate expected responses |
| US6678850B2 (en) | 1999-03-01 | 2004-01-13 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| WO2000052487A1 (en) * | 1999-03-01 | 2000-09-08 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6603323B1 (en) | 2000-07-10 | 2003-08-05 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| US7276922B2 (en) | 2000-07-10 | 2007-10-02 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| US7960990B2 (en) | 2000-07-10 | 2011-06-14 | Formfactor, Inc. | Closed-grid bus architecture for wafer interconnect structure |
| KR100441089B1 (ko) * | 2001-12-17 | 2004-07-21 | 엘지전자 주식회사 | 집적회로 검사장치 및 그 검사방법 |
| KR100694413B1 (ko) * | 2005-04-09 | 2007-03-12 | 주식회사 메모리앤테스팅 | 메모리 테스트 장치 및 그 테스트 방법 |
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