JPH06295989A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH06295989A JPH06295989A JP5082908A JP8290893A JPH06295989A JP H06295989 A JPH06295989 A JP H06295989A JP 5082908 A JP5082908 A JP 5082908A JP 8290893 A JP8290893 A JP 8290893A JP H06295989 A JPH06295989 A JP H06295989A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- voltage
- drain
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000000034 method Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 208000027385 essential tremor 2 Diseases 0.000 description 1
- 208000031534 hereditary essential 2 tremor Diseases 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 素子数の増大化およびプロセスの複雑化を回
避する。 【構成】 過電流から保護するＭＯＳＦＥＴ１のゲート
をゲート７，８の２つに分割し、ドレイン−ソース間に
設けた抵抗回路６によりドレイン端子４の電圧を検出
し、その上昇に従って、分離したＭＯＳＦＥＴＭ１，Ｍ
２を順次オフすることができるＭＯＳＦＥＴ９，１０を
設ける。
避する。 【構成】 過電流から保護するＭＯＳＦＥＴ１のゲート
をゲート７，８の２つに分割し、ドレイン−ソース間に
設けた抵抗回路６によりドレイン端子４の電圧を検出
し、その上昇に従って、分離したＭＯＳＦＥＴＭ１，Ｍ
２を順次オフすることができるＭＯＳＦＥＴ９，１０を
設ける。
Description
【０００１】
【産業上の利用分野】この発明は、過電流保護機能を内
蔵したＭＯＳ型半導体装置に関するものである。
蔵したＭＯＳ型半導体装置に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置を図３を参照
しながら説明する。図３は従来の過電流保護機能を内蔵
した横型ＭＯＳＦＥＴの回路構成図である。このＭＯＳ
型半導体装置の電流検出部分は、電流を検出されるＭＯ
ＳＦＥＴ（以下被検出ＭＯＳＦＥＴ）Ｍ３と並列に、被
検出ＭＯＳＦＥＴＭ３のゲート幅と一定の比の関係にあ
るゲート幅を有する電流検出用ＭＯＳＦＥＴ１２（以下
センスＭＯＳＦＥＴ）と、センスＭＯＳＦＥＴ１２に流
れる電流を検出する抵抗Ｒ６（以下センス抵抗）により
構成されている。
しながら説明する。図３は従来の過電流保護機能を内蔵
した横型ＭＯＳＦＥＴの回路構成図である。このＭＯＳ
型半導体装置の電流検出部分は、電流を検出されるＭＯ
ＳＦＥＴ（以下被検出ＭＯＳＦＥＴ）Ｍ３と並列に、被
検出ＭＯＳＦＥＴＭ３のゲート幅と一定の比の関係にあ
るゲート幅を有する電流検出用ＭＯＳＦＥＴ１２（以下
センスＭＯＳＦＥＴ）と、センスＭＯＳＦＥＴ１２に流
れる電流を検出する抵抗Ｒ６（以下センス抵抗）により
構成されている。
【０００３】また、回路部分は、基準電圧発生回路１
３、センス抵抗Ｒ６に生じた電圧と基準電圧とを比較す
るコンパレータ１４、コンパレータ１４の出力によりＯ
Ｎ−ＯＦＦするＭＯＳＦＥＴ１５により構成されてい
る。被検出ＭＯＳＦＥＴＭ３に電流が流れると、一定の
比の電流がセンスＭＯＳＦＥＴ１２およびセンス抵抗Ｒ
６にも流れ、センス抵抗Ｒ６には電圧が生じる。センス
抵抗Ｒ６に生じた電圧はコンパレータ１４において基準
電圧発生回路１３の基準電圧と比較され、過電流が流れ
て基準電圧より大きくなればコンパレータ１４より信号
が出力される。この信号により次段のＭＯＳＦＥＴ１５
がオンとなり、被検出ＭＯＳＦＥＴＭ３のゲート電圧を
しきい値電圧以下に下げ、被検出ＭＯＳＦＥＴＭ３をオ
フにする。
３、センス抵抗Ｒ６に生じた電圧と基準電圧とを比較す
るコンパレータ１４、コンパレータ１４の出力によりＯ
Ｎ−ＯＦＦするＭＯＳＦＥＴ１５により構成されてい
る。被検出ＭＯＳＦＥＴＭ３に電流が流れると、一定の
比の電流がセンスＭＯＳＦＥＴ１２およびセンス抵抗Ｒ
６にも流れ、センス抵抗Ｒ６には電圧が生じる。センス
抵抗Ｒ６に生じた電圧はコンパレータ１４において基準
電圧発生回路１３の基準電圧と比較され、過電流が流れ
て基準電圧より大きくなればコンパレータ１４より信号
が出力される。この信号により次段のＭＯＳＦＥＴ１５
がオンとなり、被検出ＭＯＳＦＥＴＭ３のゲート電圧を
しきい値電圧以下に下げ、被検出ＭＯＳＦＥＴＭ３をオ
フにする。
【０００４】
【発明が解決しようとする課題】このように構成された
従来のＭＯＳ型半導体装置では、正確なセンス比を得る
ために、基準電圧発生回路１３やコンパレータ１４を使
用しており、過電流保護機能を内蔵させるために、素子
数を増加させ、プロセスを複雑にする必要があった。
従来のＭＯＳ型半導体装置では、正確なセンス比を得る
ために、基準電圧発生回路１３やコンパレータ１４を使
用しており、過電流保護機能を内蔵させるために、素子
数を増加させ、プロセスを複雑にする必要があった。
【０００５】この発明の目的は、プロセスの複雑化、構
成素子の増大化を招くことなく、過電流保護機能を内蔵
したＭＯＳ型半導体装置を構成することにある。
成素子の増大化を招くことなく、過電流保護機能を内蔵
したＭＯＳ型半導体装置を構成することにある。
【０００６】
【課題を解決するための手段】この発明のＭＯＳ型半導
体装置は、被検出ＭＯＳＦＥＴのゲート電極をいくつか
に分離し、ドレイン電圧を検出するために、ドレイン−
ソース間にドレイン電圧分圧用抵抗回路を設けている。
また、分離した全てのゲートには入力抵抗を設け、ゲー
ト−ソース間には、分圧されたドレイン電圧により制御
されてゲート電圧をしきい値電圧以下に下げる複数個の
駆動素子を設けている。さらに、駆動素子を制御する抵
抗回路は、分割したゲート電極と同数の出力を有し、全
ての出力が異なる分割比とし、ドレイン電圧が上昇する
につれて複数個の駆動素子が順次動作する構成としてい
る。
体装置は、被検出ＭＯＳＦＥＴのゲート電極をいくつか
に分離し、ドレイン電圧を検出するために、ドレイン−
ソース間にドレイン電圧分圧用抵抗回路を設けている。
また、分離した全てのゲートには入力抵抗を設け、ゲー
ト−ソース間には、分圧されたドレイン電圧により制御
されてゲート電圧をしきい値電圧以下に下げる複数個の
駆動素子を設けている。さらに、駆動素子を制御する抵
抗回路は、分割したゲート電極と同数の出力を有し、全
ての出力が異なる分割比とし、ドレイン電圧が上昇する
につれて複数個の駆動素子が順次動作する構成としてい
る。
【０００７】
【作用】この発明によれば、ドレイン電圧の上昇に伴
い、分割されたゲート電極の電位がしきい値以下とな
り、そのゲート電極により駆動されるＭＯＳＦＥＴはオ
フとなる。したがって、被検出ＭＯＳＦＥＴ全体でゲー
ト幅が短くなり、流れる電流値は減少する。
い、分割されたゲート電極の電位がしきい値以下とな
り、そのゲート電極により駆動されるＭＯＳＦＥＴはオ
フとなる。したがって、被検出ＭＯＳＦＥＴ全体でゲー
ト幅が短くなり、流れる電流値は減少する。
【０００８】このように、構成素子として抵抗と駆動素
子を追加するだけで過電流保護機能を内蔵したＭＯＳ型
半導体装置を構成することができる。
子を追加するだけで過電流保護機能を内蔵したＭＯＳ型
半導体装置を構成することができる。
【０００９】
【実施例】図１はこの発明のＭＯＳ型半導体装置の一実
施例の内部等価回路図、図２は被検出ＭＯＳＦＥＴ部分
のポリシリコンゲートの平面図である。図１および図２
において、１は被検出ＭＯＳＦＥＴ、２はポリシリコン
ゲート、７は左右に分割した左側のゲート（図２上）、
８は右側のゲート（図２上）、Ｍ１はゲート７により駆
動されるＭＯＳＦＥＴ、Ｍ２はゲート８により駆動され
るＭＯＳＦＥＴ、６はドレイン電圧を分圧する抵抗回路
を示している。Ｍ１とＭ２で被検出ＭＯＳＦＥＴ１を構
成する。
施例の内部等価回路図、図２は被検出ＭＯＳＦＥＴ部分
のポリシリコンゲートの平面図である。図１および図２
において、１は被検出ＭＯＳＦＥＴ、２はポリシリコン
ゲート、７は左右に分割した左側のゲート（図２上）、
８は右側のゲート（図２上）、Ｍ１はゲート７により駆
動されるＭＯＳＦＥＴ、Ｍ２はゲート８により駆動され
るＭＯＳＦＥＴ、６はドレイン電圧を分圧する抵抗回路
を示している。Ｍ１とＭ２で被検出ＭＯＳＦＥＴ１を構
成する。
【００１０】図２に示すように、被検出ＭＯＳＦＥＴ１
のゲートポリシリコン２は、２つに分割され（ここで
は、ゲート幅の分割比は１：１）、それぞれに電極３を
設けている。また、図１に示すように、ドレイン端子４
とソース端子５の間に抵抗回路６を設け、分割比の異な
る２つの出力を有している。さらに、分割した２つのゲ
ート７，８には、入力抵抗Ｒ４，Ｒ５を設けるととも
に、それぞれのゲート−ソース間にはＮチャネルＭＯＳ
ＦＥＴ９，１０を設けている。
のゲートポリシリコン２は、２つに分割され（ここで
は、ゲート幅の分割比は１：１）、それぞれに電極３を
設けている。また、図１に示すように、ドレイン端子４
とソース端子５の間に抵抗回路６を設け、分割比の異な
る２つの出力を有している。さらに、分割した２つのゲ
ート７，８には、入力抵抗Ｒ４，Ｒ５を設けるととも
に、それぞれのゲート−ソース間にはＮチャネルＭＯＳ
ＦＥＴ９，１０を設けている。
【００１１】ＮチャネルＭＯＳＦＥＴ９，１０は抵抗回
路６の出力により駆動させ、ドレイン端子４の電圧があ
る値以上になると、ゲート７，８の電圧をしきい値電圧
以下に下げる働きをしている。（ここでは、ＭＯＳＦＥ
Ｔ９が低いドレイン電圧で動作する。）また、抵抗Ｒ４
は、オン状態で、ＭＯＳＦＥＴ９が動作してゲート７の
電位が低下し、ＭＯＳＦＥＴＭ１がオフしても、ゲート
８の電位はゲート端子１１の電圧値を維持するためのも
のである。また、抵抗Ｒ５は、ＭＯＳＦＥＴ１０に過電
流が流れることを防止している。
路６の出力により駆動させ、ドレイン端子４の電圧があ
る値以上になると、ゲート７，８の電圧をしきい値電圧
以下に下げる働きをしている。（ここでは、ＭＯＳＦＥ
Ｔ９が低いドレイン電圧で動作する。）また、抵抗Ｒ４
は、オン状態で、ＭＯＳＦＥＴ９が動作してゲート７の
電位が低下し、ＭＯＳＦＥＴＭ１がオフしても、ゲート
８の電位はゲート端子１１の電圧値を維持するためのも
のである。また、抵抗Ｒ５は、ＭＯＳＦＥＴ１０に過電
流が流れることを防止している。
【００１２】実使用状態において、オン状態で負荷がシ
ョートするなどして、被検出ＭＯＳＦＥＴ１のドレイン
−ソース間に過電流が流れようとすると、ドレイン端子
４の電圧が上昇する。ドレイン電圧が上昇すると、抵抗
回路６の抵抗Ｒ１と抵抗Ｒ２＋Ｒ３の分割比で与えられ
る電圧がＭＯＳＦＥＴ９のゲート端子に印加され、しき
い値電圧を超えるとＭＯＳＦＥＴ９はオンし、ゲート７
の電圧を低下させ、しきい値電圧以下に下がるとＭＯＳ
ＦＥＴＭ１はオフとなる。その結果、ゲート幅が１／２
となり、ドレイン−ソース間電流は減少する。
ョートするなどして、被検出ＭＯＳＦＥＴ１のドレイン
−ソース間に過電流が流れようとすると、ドレイン端子
４の電圧が上昇する。ドレイン電圧が上昇すると、抵抗
回路６の抵抗Ｒ１と抵抗Ｒ２＋Ｒ３の分割比で与えられ
る電圧がＭＯＳＦＥＴ９のゲート端子に印加され、しき
い値電圧を超えるとＭＯＳＦＥＴ９はオンし、ゲート７
の電圧を低下させ、しきい値電圧以下に下がるとＭＯＳ
ＦＥＴＭ１はオフとなる。その結果、ゲート幅が１／２
となり、ドレイン−ソース間電流は減少する。
【００１３】さらに電流が流れようとすると、ドレイン
電圧もさらに上昇し、抵抗Ｒ１＋Ｒ２と抵抗Ｒ３の分割
比で与えられる電圧が、ＭＯＳＦＥＴ１０のしきい値電
圧を超えると、ＭＯＳＦＥＴ１０がオンとなりＭＯＳＦ
ＥＴＭ２がオフとなる。その結果、被検出ＭＯＳＦＥＴ
１は完全にオフし、ドレイン−ソース間電流は流れなく
なる。以上のようにして、被検出ＭＯＳＦＥＴ１を過電
流から保護することができる。
電圧もさらに上昇し、抵抗Ｒ１＋Ｒ２と抵抗Ｒ３の分割
比で与えられる電圧が、ＭＯＳＦＥＴ１０のしきい値電
圧を超えると、ＭＯＳＦＥＴ１０がオンとなりＭＯＳＦ
ＥＴＭ２がオフとなる。その結果、被検出ＭＯＳＦＥＴ
１は完全にオフし、ドレイン−ソース間電流は流れなく
なる。以上のようにして、被検出ＭＯＳＦＥＴ１を過電
流から保護することができる。
【００１４】一方、このデバイスを構成している素子の
構造は、被検出ＭＯＳＦＥＴ１はメッシュ状にセルを配
置したＮチャネル縦形二重拡散ＭＯＳＦＥＴ、抵抗につ
いてはイオン注入を行ったポリシリコン抵抗、ＭＯＳＦ
ＥＴ９，１０はＰ型ウェルの内部に形成したＮチャネル
横型ＭＯＳＦＥＴを使用している。したがって、単一の
Ｎチャネル縦形二重拡散ＭＯＳＦＥＴのプロセスにＮチ
ャネル横型ＭＯＳＦＥＴを形成するためのＰ型ウェルを
形成する工程を追加するだけで、過電流保護機能を内蔵
したＭＯＳＦＥＴを構成することができる。
構造は、被検出ＭＯＳＦＥＴ１はメッシュ状にセルを配
置したＮチャネル縦形二重拡散ＭＯＳＦＥＴ、抵抗につ
いてはイオン注入を行ったポリシリコン抵抗、ＭＯＳＦ
ＥＴ９，１０はＰ型ウェルの内部に形成したＮチャネル
横型ＭＯＳＦＥＴを使用している。したがって、単一の
Ｎチャネル縦形二重拡散ＭＯＳＦＥＴのプロセスにＮチ
ャネル横型ＭＯＳＦＥＴを形成するためのＰ型ウェルを
形成する工程を追加するだけで、過電流保護機能を内蔵
したＭＯＳＦＥＴを構成することができる。
【００１５】このように、このＭＯＳ型半導体装置によ
れば、被検出ＭＯＳＦＥＴ１のゲート２を２つに分離
し、抵抗回路６によりドレイン電圧を検出して、その上
昇に伴い、２つに分離したＭＯＳＦＥＴを順次オフする
ことができる回路構成とすることにより、素子数につい
ては、単一のＮチャネル縦形二重拡散ＭＯＳＦＥＴに５
素子追加するだけで、プロセスについては、Ｎチャネル
横型ＭＯＳＦＥＴを形成するためのＰ型ウェルを形成す
る工程を追加するだけで、過電流保護機能を内蔵したＭ
ＯＳＦＥＴを構成することができる。
れば、被検出ＭＯＳＦＥＴ１のゲート２を２つに分離
し、抵抗回路６によりドレイン電圧を検出して、その上
昇に伴い、２つに分離したＭＯＳＦＥＴを順次オフする
ことができる回路構成とすることにより、素子数につい
ては、単一のＮチャネル縦形二重拡散ＭＯＳＦＥＴに５
素子追加するだけで、プロセスについては、Ｎチャネル
横型ＭＯＳＦＥＴを形成するためのＰ型ウェルを形成す
る工程を追加するだけで、過電流保護機能を内蔵したＭ
ＯＳＦＥＴを構成することができる。
【００１６】
【発明の効果】この発明によれば、被検出ＭＯＳＦＥＴ
のゲートをいくつかに分離し、ドレイン−ソース間に設
けたドレイン電圧分圧用抵抗回路によりドレイン電圧を
検出し、その上昇に応じて分離したＭＯＳＦＥＴを順次
オフすることができる駆動回路を設けることにより、素
子数の増大化、プロセスの複雑化を招くことなく過電流
保護機能を内蔵したＭＯＳ型半導体装置を構成すること
ができる。
のゲートをいくつかに分離し、ドレイン−ソース間に設
けたドレイン電圧分圧用抵抗回路によりドレイン電圧を
検出し、その上昇に応じて分離したＭＯＳＦＥＴを順次
オフすることができる駆動回路を設けることにより、素
子数の増大化、プロセスの複雑化を招くことなく過電流
保護機能を内蔵したＭＯＳ型半導体装置を構成すること
ができる。
【図１】この発明のＭＯＳ型半導体装置の一実施例の内
部回路図である。
部回路図である。
【図２】図１におけるＭＯＳ型半導体装置の被検出ＭＯ
ＳＦＥＴのポリシリコンゲートの平面図である。
ＳＦＥＴのポリシリコンゲートの平面図である。
【図３】従来のＭＯＳ型半導体装置の内部回路構成図で
ある。
ある。
１ 被検出ＭＯＳＦＥＴ ２ ポリシリコンゲート ３ ゲート電極 ４ ドレイン端子 ５ ソース端子 ６ ドレイン電圧分圧用抵抗回路 ９ ＭＯＳＦＥＴ １０ ＭＯＳＦＥＴ １１ ゲート端子 Ｍ１ 分割された左側のゲート（図２上）に駆動される
ＭＯＳＦＥＴ Ｍ２ 分割された右側のゲート（図２上）に駆動される
ＭＯＳＦＥＴ Ｒ１ ドレイン−ソース間電圧を分割する抵抗 Ｒ２ ドレイン−ソース間電圧を分割する抵抗 Ｒ３ ドレイン−ソース間電圧を分割する抵抗
ＭＯＳＦＥＴ Ｍ２ 分割された右側のゲート（図２上）に駆動される
ＭＯＳＦＥＴ Ｒ１ ドレイン−ソース間電圧を分割する抵抗 Ｒ２ ドレイン−ソース間電圧を分割する抵抗 Ｒ３ ドレイン−ソース間電圧を分割する抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (2)
- 【請求項１】 複数個のゲートおよび複数個のゲート電
極が形成されたＭＯＳＦＥＴと、 このＭＯＳＦＥＴのドレイン−ソース間に接続されたド
レイン電圧分圧用抵抗回路と、 前記ＭＯＳＦＥＴの各ゲート電極とソースの間にそれぞ
れ接続され、前記ドレイン電圧分圧用抵抗回路で分圧さ
れたドレイン電圧により制御されて前記ＭＯＳＦＥＴの
各ゲートのゲート電圧をしきい値電圧以下に下げる複数
個の駆動素子とを備えたＭＯＳ型半導体装置。 - 【請求項２】 ドレイン電圧分圧用抵抗回路の分割比を
全て異なる値とし、ドレイン電圧が上昇するにつれて複
数個の駆動素子が順次動作する構成とした請求項１記載
のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05082908A JP3126540B2 (ja) | 1993-04-09 | 1993-04-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05082908A JP3126540B2 (ja) | 1993-04-09 | 1993-04-09 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295989A true JPH06295989A (ja) | 1994-10-21 |
| JP3126540B2 JP3126540B2 (ja) | 2001-01-22 |
Family
ID=13787359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05082908A Expired - Fee Related JP3126540B2 (ja) | 1993-04-09 | 1993-04-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3126540B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8041817B2 (en) | 2000-06-30 | 2011-10-18 | At&T Intellectual Property I, Lp | Anonymous location service for wireless networks |
| US7428411B2 (en) | 2000-12-19 | 2008-09-23 | At&T Delaware Intellectual Property, Inc. | Location-based security rules |
| US7116977B1 (en) | 2000-12-19 | 2006-10-03 | Bellsouth Intellectual Property Corporation | System and method for using location information to execute an action |
| US7245925B2 (en) | 2000-12-19 | 2007-07-17 | At&T Intellectual Property, Inc. | System and method for using location information to execute an action |
| US7181225B1 (en) | 2000-12-19 | 2007-02-20 | Bellsouth Intellectual Property Corporation | System and method for surveying wireless device users by location |
-
1993
- 1993-04-09 JP JP05082908A patent/JP3126540B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3126540B2 (ja) | 2001-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100687018B1 (ko) | 과열보호회로를 구비한 반도체장치 및 그것을 이용한전자회로 | |
| JP2003197913A (ja) | 半導体集積回路 | |
| JPH1014099A (ja) | 過電流検出回路 | |
| JPH01227520A (ja) | 電力用半導体装置 | |
| JPH08102539A (ja) | パワーｍｏｓｆｅｔ | |
| JP3052648B2 (ja) | 半導体装置 | |
| JPH0888323A (ja) | 半導体集積回路装置 | |
| JPH09507369A (ja) | 保護形スイッチ | |
| US5903034A (en) | Semiconductor circuit device having an insulated gate type transistor | |
| US5128823A (en) | Power semiconductor apparatus | |
| JP3537061B2 (ja) | 半導体装置 | |
| KR920010818B1 (ko) | 반도체 디바이스 | |
| JP3126540B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH05102402A (ja) | 半導体装置 | |
| JPH0242764A (ja) | 縦型ｍｏｓｆｅｔ | |
| JPS6167952A (ja) | Ｃｍｏｓ半導体装置 | |
| JP2668887B2 (ja) | パワーｍｏｓｆｅｔおよびその製造方法 | |
| JP3983754B2 (ja) | 過熱保護回路を備えた半導体装置およびそれを用いた電子回路 | |
| JP3431127B2 (ja) | 電子装置および電子スイッチ装置 | |
| JP3802412B2 (ja) | Ｍｏｓトランジスタ出力回路 | |
| EP0921619A2 (en) | A power source circuit of a semiconductor integrated circuit | |
| JP2893792B2 (ja) | 過電流防止機能付のパワーｍｏｓトランジスタ | |
| JPH0478022B2 (ja) | ||
| JP2003338555A (ja) | 電子スイッチ装置及びその製造方法 | |
| JP2503670B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |