JPH06326271A - 半導体メモリセル及びその製造方法 - Google Patents

半導体メモリセル及びその製造方法

Info

Publication number
JPH06326271A
JPH06326271A JP6048637A JP4863794A JPH06326271A JP H06326271 A JPH06326271 A JP H06326271A JP 6048637 A JP6048637 A JP 6048637A JP 4863794 A JP4863794 A JP 4863794A JP H06326271 A JPH06326271 A JP H06326271A
Authority
JP
Japan
Prior art keywords
layer
electrode
semiconductor
forming
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6048637A
Other languages
English (en)
Other versions
JP2686228B2 (ja
Inventor
Jong M Choi
ム− チョイ ジョング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of JPH06326271A publication Critical patent/JPH06326271A/ja
Application granted granted Critical
Publication of JP2686228B2 publication Critical patent/JP2686228B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】半導体メモリセルにおいて、キャパシターの容
量を大きく増大させること、および、ソース〜ドレイン
間の漏洩電流を減少させて、信頼性を大きく改善させる
こと。 【構成】上記目的は、高密度半導体装置に好適なよう
に、平板キャパシターをトランジスタの下部に配置する
ようにした半導体メモリセルとすること及びその製造方
法とすることによって達成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリセル及びそ
の製造方法に係り、特に、高密度半導体装置に好適なよ
うに、平板キャパシターをトランジスタの下部に配置す
るようにした半導体メモリセル及びその製造方法に関す
る。
【０００２】
【従来の技術】広く用いられている DRAM (Dynamic Ran
dom Access Memory)装置のメモリセルは、一般に、キャ
パシターとトランジスタとから構成される。これらの D
RAM メモリセルの中、積層タイプのキャパシタを用いる
メモリセルの形成方法について、以下に例示して説明す
る。
【０００３】まず、図２の A に示すように、半導体基
板１上に酸化物層２及び窒化物層３を順次形成し、次い
で、フォトレジストを塗布し、フォトマスク作業を進め
て、活性化領域パターン４を形成する。
【０００４】次いで、図２の B に示すように、隔離層
を形成するために、フォトレジストの活性化領域パター
ン４をマスクとして用いることによって、窒化物層３及
び酸化物層２をエッチングし、さらに、フォトレジスト
を除去して、フィールドイオン注入５を行う。
【０００５】次いで、図２の C に示すように、酸化処
理を行って、隔離層６を形成する。次に、窒化物層３及
び酸化物層２を除去し、さらに、しきい電圧を調整する
ためにイオン注入を行う。
【０００６】上記工程終了後、図２の D に示すよう
に、全表面にゲート絶縁層７を形成し、次に、ゲート電
極用としてポリシリコン層８、酸化シリコンからなる層
間絶縁層９を順次形成した後、その上にフォトレジスト
を塗布し、フォトマスキング作業を介して、トランジス
タのゲート形成用のフォトレジストパターン10を形成す
る。
【０００７】次に、図２の E に示すように、フォトレ
ジストパターン10をマスクとする異方性エッチングによ
って、層間絶縁層９、ポリシリコン層８及びゲート絶縁
層７を順次除去してゲート電極を形成した後、不純物イ
オンを注入して、軽度にドープしたドレイン(LDD)領域
を形成し、さらに酸化膜の蒸着及びエッチングバックに
よってゲート電極側面に側壁11を形成した後イオン注入
を行って、高濃度にドープしたソース/ドレイン領域を
形成する。
【０００８】次に、層間絶縁層12を被覆し、キャパシタ
ーのノード電極と接触すべきコンタクト領域を形成する
ためにコンタクトホールを開け、ポリシリコンを蒸着し
てキャパシターの記憶電極を形成した後、フォトエッチ
ングプロセスを適用することによって記憶電極であるノ
ード電極13を形成し、該ノード電極の表面を誘電体膜14
で被覆して、その上にプレート電極15を形成する。
【０００９】上記工程の終了後、BPSG 16を塗布して平
坦化し、メタライズ層17を形成する。
【００１０】
【発明が解決しようとする課題】上記した従来の積層タ
イプの半導体メモリセルにおいては、キャパシターの容
量は、記憶電極の厚さ及び形状によって決定される表面
積によって決定されるが、キャパシタンスの増大には限
界があり、積層構造は平坦化工程の進行を困難にする。
【００１１】キャパシターの形状を種々の形態に変化さ
せた変形集積セル構造においては、容量の増大をある程
度達成することが可能ではあるが、構造の複雑性によっ
てキャパシターのノード電極とプレート電極との間に短
絡の生じる可能性があり、収量を低下させる結果とな
る。さらに、工程マージンが下がり、半導体装置形成間
に種々の問題に遭遇することになる。
【００１２】本発明の目的は、上記従来技術の有してい
た課題を解決することにある。すなわち、位相を改善す
るように DRAM セルのトランジスタの下部に平面キャパ
シターを形成し、記憶ノードの６面すなわち前、後、
左、右、上、下を誘電体層及びプレート電極で囲み、こ
れによって、キャパシターの容量を大きく増大させるこ
とにある。さらに、トランジスタを薄膜半導体フィルム
で作製し、これによって、ソース〜ドレイン間の漏洩電
流を著しく減少させ、半導体装置の信頼性を大きく改善
する。
【００１３】
【課題を解決するための手段】上記目的は、下記工程を
含む半導体メモリセルの製造方法とすることによって達
成することができる。すなわち、まず半導体基板上に第
１の誘電体層を形成し、該第１の誘電体層上に第１の半
導体層を形成し、フォトエッチング法によって上記第１
の半導体層をエッチングして、記憶電極を形成する工
程；記憶電極の表面上に第２の誘電体層を形成し、全面
に第２の半導体層を形成して、プレート電極を形成する
工程；上記プレート電極上に絶縁層を形成し、記憶電極
が接続される部位上にコンタクトホールを開口する工
程；全表面に誘電体層を形成し、異方性エッチングによ
って、コンタクトホールの側面に第３の誘電体層を形成
する工程；コンタクトホール上に第３の半導体層を堆積
し、これをエッチングバックして記憶電極に接続するプ
ラグを形成し、さらに全表面に第４の半導体層を形成す
る工程；最後に、上記第４の半導体層上に記憶電極に接
続される素子を形成する工程。
【００１４】上記第１〜第３の半導体層はドープしたポ
リシリコンからなるものであり、また、第１〜第３の誘
電体層はシリコン酸化物からなるものである。また、第
１〜第３の誘電体層は、シリコン酸化物層及びシリコン
窒化物層からなる積層構造を用いることができる。基板
はシリコン基板であり、その最上層部分は高濃度不純物
でドープされたものである。なお、基板は、シリコン基
板上に絶縁層を設けたものであってもよい。
【００１５】また、本発明の半導体メモリセルは、下記
構成からなるものである。すなわち、基板上に平板状に
形成された記憶電極、誘電体層及びプレート電極からな
る埋め込みキャパシタ；及び該キャパシタ上に形成した
トランジスタで、該トランジスタのソース/ドレイン領
域が、上記キャパシタの記憶電極に接続されているも
の。ここで、上記キャパシタは下記要素からなるもので
ある。半導体基板上に平板状に形成した第１の誘電体
層；該第１の誘電体層上に形成した第１の半導体層から
なる記憶電極；上記記憶電極の表面上に形成した第２の
誘電体層；上記第２の誘電体層上に形成したプレート電
極；該プレート電極上に形成した絶縁層；及び、上記絶
縁層及びプレート電極を貫通するプラグで、プレート電
極から絶縁され、上記記憶電極に電気的に接続され、ト
ランジスタのソース/ドレイン領域に接続されているも
の。
【００１６】
【作用】なお、上記トランジスタ上に積層タイプのキャ
パシタを形成した場合には、より大きな容量を得ること
ができる。
【００１７】
【実施例】以下、本発明の半導体メモリセル及びその製
造方法について、実施例によって具体的に説明する。本
発明の半導体メモリセルの製造工程を説明するセル部の
部分断面図を図１に示す。まず、図１の A に示すよう
に、基板21上に第１の誘電体層22を30〜150Åの厚さで
形成する。次に、第１の半導体層を1000〜4000Åの厚さ
で堆積し、次いで、フォトエッチング法によって記憶電
極23を形成する。続いて、第２の誘電体層24を30〜150
Åの厚さで形成し、上記記憶電極が誘電体層で完全に囲
まれるようにする。
【００１８】次に、第２の半導体層を1000〜3000Åの厚
さで堆積し、キャパシタのプレート電極を形成する。次
いで、プレート電極25上に、絶縁層26を500〜3000Åの
厚さで形成する。この絶縁層はシリコン酸化物及びシリ
コン窒化物からなるものである。半導体層である基板21
は、導体とするために、ｐタイプあるいはｎタイプの不
純物をドープする。この層は絶縁物層であってもよい。
【００１９】次に、図１の B に示すように、キャパシ
タの記憶電極に接続し、トランジスタのソース/ドレイ
ン領域に接続するように、コンタクトホールをフォトエ
ッチング法によって形成する。次いで、絶縁層26をエッ
チングし、上記絶縁層をマスクとして、プレート電極及
び第２の誘電体層をエッチングする。次いで、記憶電極
23の所定部分をエッチングしてコンタクトホールを形成
する。次に、全表面に、第３の誘電体層28を30〜150Å
の厚さに蒸着する。ここで、第１、第２及び第３の誘電
体層は、熱酸化層、CVD 酸化層及び窒化物層の中から選
ばれる何れか一つであってもよく、酸化物層及び窒化物
層からなる積層構造であってもよい。
【００２０】次に、図1の C に示すように、マスクを用
いることなく第３の誘電体層28を異方性エッチングし
て、コンタクトホールの側壁のみに第３の誘電体層28'
を残留させる。
【００２１】続いて、図１の D に示すように、第３の
導電層を蒸着、エッチングバックし、コンタクトホール
中に第３の導電層を充填した形でプラグ27を形成した
後、その上に、第４の半導体層29を適切な厚さに蒸着さ
せる。次いで、素子間を隔離するために、上記第４の半
導体層29を部分的に酸化させ、隣接素子を相互に隔離す
る素子隔離層30を形成する。
【００２２】ここで、上記第１〜第４の半導体層はポリ
シリコンからなるものであり、この中、第１〜第３の半
導体層は高濃度にドープし、一方、第４の半導体層はド
ープをしないかあるいは極めて低濃度でドープしたもの
とする。
【００２３】次いで、図１の E に示すように、通常の
工程でゲート絶縁層31、ゲート電極ポリシリコン層32及
びゲート上部絶縁層33を順次蒸着、エッチングバックし
て、ゲート電極を形成する。その後、イオン注入を行
い、ソースＳ及びドレインＤを形成する。次いで、全表
面に酸化物層を蒸着し、エッチングバックしてゲート上
に側壁34を形成する。さらに、平坦化のために BPSG 35
を塗布し、その後、金属配線と接続される部分にコンタ
クトホールを形成した後、金属層をパターニングするこ
とによってメモリセルの製造を完了する。
【００２４】図１の D に示した第３の半導体層上に素
子隔離絶縁層を形成してから後の工程は、一般的なトラ
ンジスタ形成工程であって、既知の手法で実施すればよ
いが、プラグ27と接続される部分は、キャパシタの記憶
電極に接続される回路部分を形成するものでなければな
らない。
【００２５】さらに、基板及び第２の半導体層は電気的
に接続してもよく、これによって、基板はプレート電極
の一部として用いられ、効率を上げることができる。
【００２６】また、他の実施例として、トランジスタが
形成される半導体層29の下部に平板キャパシタを形成し
た後、図２に関連して述べたような積層タイプのキャパ
シタを形成することもできる。これによって、１個の D
RAM セルが２つのキャパシタを有することとなり、キャ
パシタの容量を増大させることができる。
【００２７】
【発明の効果】以上述べてきたように、本発明によっ
て、トランジスタの下部に積層キャパシタではなく平板
キャパシタを形成し、記憶ノード電極を誘電体層及びプ
レート電極によって完全に囲まれるように形成すること
ができるので、容量を大きく増大させることができる。
また、セルを薄膜トランジスタ層で形成し、ゲートを絶
縁層によって囲むことができるので、ソース〜ドレイン
間の漏洩電流を極めて減少させることができるので、半
導体メモリ装置の信頼性を改善することができる。
【図面の簡単な説明】
【図１】本発明による半導体メモリセルの製造方法の手
順を示す断面図。
【図２】従来技術における半導体メモリセルの製造方法
の手順を示す断面図。
【符号の説明】
１…半導体基板、２…酸化物層、３…窒化物層、４…活
性領域パターン、５…フィールドイオン注入、６…素子
隔離層、７…ゲート絶縁層、８…ゲート電極ポリシリコ
ン層、９…層間絶縁膜、10…フォトレジストパターン、
11…側壁、12…層間絶縁層、13…ノード電極、14…誘電
体膜、15…プレート電極、16… BPSG 、17…メタライズ
層、21…半導体基板、22…第１誘電体層、23…記憶電
極、24…第２誘電体層、25…プレート電極、26…絶縁
層、27…プラグ、28、28'…第３誘電体層、29…第４半
導体層、30…素子隔離層、31…ゲート絶縁層、32…ゲー
ト電極ポリシリコン層、33…ゲート上部絶縁層、34…側
壁、35… BPSG 、36…金属。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】下記工程からなることを特徴とする半導体
    セルの製造方法。基板上に第１の誘電体層を形成し、次
    いで該第１の誘電体層上に第１の半導体層を形成した
    後、該第１の半導体層を選択的にエッチングして第１の
    記憶電極を形成する工程；次いで、第２の誘電体膜を形
    成し、さらに、第２の半導体層を形成し、キャパシタの
    プレート電極を形成する工程；次いで、上記プレート電
    極上に絶縁層を形成し、さらに上記第１の記憶電極上に
    コンタクトホールを開口する工程；次いで、全面に第３
    の誘電体層を形成した後、異方性エッチングによって上
    記コンタクトホールの側面に第３の誘電体層を形成する
    工程；次いで、上記コンタクトホール上に第３の半導体
    層を形成し、エッチングバックによって記憶電極に接続
    するプラグを形成した後、第４の半導体層を形成する工
    程；次いで、上記第４の半導体層上に前記記憶電極と接
    続される素子を形成する工程。
  2. 【請求項２】上記第１〜第３の半導体層が、ドープした
    ポリシリコンからなることを特徴とする請求項１記載の
    半導体メモリセルの製造方法。
  3. 【請求項３】上記絶縁層を CVD シリコン酸化膜で形成
    し、上記第１〜第３の誘電体層がシリコン酸化物層から
    なることを特徴とする請求項１記載の半導体メモリセル
    の製造方法。
  4. 【請求項４】上記第１〜第３の誘電体層が、酸化物層及
    び窒化物層からなる積層構造から形成されていることを
    特徴とする請求項１記載の半導体メモリセルの製造方
    法。
  5. 【請求項５】上記基板がシリコン基板であって、不純物
    が高濃度に注入された基板であることを特徴とする請求
    項１記載の半導体メモリセルの製造方法。
  6. 【請求項６】上記基板がシリコン基板上に絶縁層を形成
    した基板であることを特徴とする請求項１記載の半導体
    メモリセルの製造方法。
  7. 【請求項７】上記コンタクトホールをキャパシタの記憶
    電極の一部までをエッチングによって除去することによ
    り形成することを特徴とする請求項１記載の半導体メモ
    リセルの製造方法。
  8. 【請求項８】上記第２の半導体層を金属で形成したこと
    を特徴とする請求項１記載の半導体メモリセルの製造方
    法。
  9. 【請求項９】上記工程が、さらに、上記基板と上記第２
    の半導体層とを電気的に接続する工程を含むことを特徴
    とする請求項１記載の半導体メモリセルの製造方法。
  10. 【請求項１０】下記構成からなることを特徴とする DRA
    M 半導体メモリセル。基板に記憶電極、誘電体膜、プレ
    ート電極が平板状に形成された埋め込みキャパシタ；該
    キャパシタ上部に形成され、かつ、一つのソースまたは
    ドレイン領域が上記キャパシタの記憶電極と電気的に接
    続されたトランジスタ。
  11. 【請求項１１】上記キャパシタが下記構成からなること
    を特徴とする請求項10記載の半導体メモリセル。半導体
    基板上に形成した第１の誘電体層；上記第１の誘電体層
    上に第１の半導体層で形成した記憶電極；上記記憶電極
    表面に形成した第２誘電体層；上記第２誘電体層上に形
    成したプレート電極；上記プレート電極上に形成した絶
    縁層；上記絶縁膜とプレート電極とを貫通してプレート
    電極と接続し、記憶電極と電気的に接続し、ソース領域
    またはドレイン領域とを接続するプラグ。
  12. 【請求項１２】上記トランジスタが、上記ソース領域ま
    たはドレイン領域上部に形成した積層キャパシタからな
    ることを特徴とする請求項10記載の半導体メモリセル。
JP6048637A 1993-03-22 1994-03-18 半導体メモリセル及びその製造方法 Expired - Fee Related JP2686228B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930004375A KR0135067B1 (ko) 1993-03-22 1993-03-22 반도체 장치의 메모리셀 제조방법 및 구조
KR93-4375 1993-03-22

Publications (2)

Publication Number Publication Date
JPH06326271A true JPH06326271A (ja) 1994-11-25
JP2686228B2 JP2686228B2 (ja) 1997-12-08

Family

ID=19352545

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6048637A Expired - Fee Related JP2686228B2 (ja) 1993-03-22 1994-03-18 半導体メモリセル及びその製造方法

Country Status (4)

Country Link
US (2) US5418177A (ja)
JP (1) JP2686228B2 (ja)
KR (1) KR0135067B1 (ja)
DE (1) DE4407532C2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396452A (en) * 1993-07-02 1995-03-07 Wahlstrom; Sven E. Dynamic random access memory
US6242772B1 (en) 1994-12-12 2001-06-05 Altera Corporation Multi-sided capacitor in an integrated circuit
US5585285A (en) 1995-12-06 1996-12-17 Micron Technology, Inc. Method of forming dynamic random access memory circuitry using SOI and isolation trenches
US5731217A (en) * 1996-10-08 1998-03-24 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with a filled upper transistor substrate and interconnection thereto
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
US5926700A (en) 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
US5818069A (en) 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US5888872A (en) 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US6242298B1 (en) * 1997-08-29 2001-06-05 Kabushiki Kaisha Toshiba Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US5976945A (en) 1997-11-20 1999-11-02 Vanguard International Semiconductor Corporation Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
CN114695268B (zh) * 2020-12-30 2024-06-21 长鑫存储技术有限公司 存储器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6224379A (ja) * 1985-07-24 1987-02-02 Matsushita Electric Ind Co Ltd 手動副走査形読取装置
JPS62133755A (ja) * 1985-12-06 1987-06-16 Sony Corp 半導体装置
JPH03296265A (ja) * 1990-04-16 1991-12-26 Nec Corp 半導体メモリ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58154256A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
KR920010461B1 (ko) * 1983-09-28 1992-11-28 가부시끼가이샤 히다찌세이사꾸쇼 반도체 메모리와 그 제조 방법
JPS60250665A (ja) * 1984-05-25 1985-12-11 Mitsubishi Electric Corp 半導体記憶装置
JP2861243B2 (ja) * 1990-04-27 1999-02-24 日本電気株式会社 ダイナミック型ランダムアクセスメモリセル
WO1991018418A1 (fr) * 1990-05-23 1991-11-28 Oki Electric Industry Co., Ltd. Dispositif de memoire a semi-conducteurs et procede de production de ce dispositif
JPH0775247B2 (ja) * 1990-05-28 1995-08-09 株式会社東芝 半導体記憶装置
US5272103A (en) * 1991-02-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor
US5292677A (en) * 1992-09-18 1994-03-08 Micron Technology, Inc. Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6224379A (ja) * 1985-07-24 1987-02-02 Matsushita Electric Ind Co Ltd 手動副走査形読取装置
JPS62133755A (ja) * 1985-12-06 1987-06-16 Sony Corp 半導体装置
JPH03296265A (ja) * 1990-04-16 1991-12-26 Nec Corp 半導体メモリ

Also Published As

Publication number Publication date
US5650957A (en) 1997-07-22
US5418177A (en) 1995-05-23
KR940022840A (ko) 1994-10-21
KR0135067B1 (ko) 1998-04-20
DE4407532C2 (de) 1998-07-02
JP2686228B2 (ja) 1997-12-08
DE4407532A1 (de) 1994-09-29

Similar Documents

Publication Publication Date Title
JP2633650B2 (ja) 半導体記憶装置およびその製造方法
JP2825245B2 (ja) スタックトキャパシタｄｒａｍセル及びその製造方法
JP2827728B2 (ja) 半導体記憶装置およびその製造方法
JP3199717B2 (ja) 半導体装置およびその製造方法
US5162890A (en) Stacked capacitor with sidewall insulation
US5604146A (en) Method to fabricate a semiconductor memory device having an E-shaped storage node
US5270238A (en) Method of making a semiconductor memory device having a double-stacked capacitor structure
KR20020067981A (ko) 액세스 속도를 향상시킨 반도체 메모리 장치
JPH0529563A (ja) 半導体集積回路装置及びその製造方法
JP2686228B2 (ja) 半導体メモリセル及びその製造方法
KR100425399B1 (ko) 커패시터를갖는반도체장치의제조방법
JP2932540B2 (ja) 半導体メモリ装置
JP2001168285A (ja) 半導体装置およびその製造方法
JP2680376B2 (ja) 半導体記憶装置およびその製造方法
JPH06196652A (ja) 半導体メモリ装置
JPH0669449A (ja) ダイナミックｒａｍの配線構造およびその製造方法
US5872048A (en) Processing methods of forming an electrically conductive plug to a node location
JP3355511B2 (ja) 半導体装置の製造方法
US5536671A (en) Method for fabricating capacitor of a semiconductor device
JPH09260605A (ja) トランジスタの製造方法とそのトランジスタ
KR100228344B1 (ko) 반도체 장치의 전하저장전극 형성방법
US20050009269A1 (en) Semiconductor device and method of manufacturing semiconductor device
US5324970A (en) Interconnection structure in semiconductor device
KR100447981B1 (ko) 반도체소자의캐패시터및그의제조방법
JPH05175424A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080815

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080815

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090815

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090815

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100815

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100815

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120815

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130815

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees