JPH06326997A

JPH06326997A - 再編成変換装置、ブロックベース画像圧縮装置、画像復号装置及び画素変換方法

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Publication number: JPH06326997A
Application number: JP6050626A
Authority: JP
Inventors: Eru Shiyuwarutsu Edowaado; エルシュワルツエドワード
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1993-05-12
Filing date: 1994-03-22
Publication date: 1994-11-25
Anticipated expiration: 2019-10-06
Also published as: US5446560A; JP3574467B2

Abstract

(57)【要約】【目的】ラスターからブロックへの画素変換又はブロ
ックからラスターへの画素変換に必要なメモリを削減す
る。イメージバンド幅の選択の自由度を増加させる。【構成】１イメージバンド分の記憶容量をもつ１個の
バンドメモリ６２を用いる。リード／ライトコントロー
ラ６６は、画素毎にバンドメモリ６２をリード−モディ
ファィド−ライト動作させる。アドレス発生器６４は、
バンドメモリ６２の書き込み及び読み出しのためのアド
レスシーケンスを発生する。ラスター順（又はブロック
順）の入力画素のバンドメモリ６２への書き込み動作
と、バンドメモリ６２からのブロック順（又はラスター
順）の画素読み出し動作とが並行して実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル画像変換の分
野に係り、特に、デジタル画像の画素をラスター順の画
素ストリームよりブロック順の画素ストリームへ、また
はその逆方向へ変換する技術に関する。

【０００２】

【従来の技術】典型的なデジタル化された画像は画素値
の集合によって表現され、各画素値は画像を覆う２次元
格子上の１点における画像の色を示す。モノクロ画像の
場合、画素値は、その格子点における画像の明暗の度合
いを示す。カラー画像の場合、画素値は輝度に関する１
成分（Ｙ）と、色差に関する２成分（Ｃr，Ｃb）、ある
いは他のカラー空間、例えばＣＹＭＫ（シアン−黄−マ
ゼンタ−黒）やＲＧＢ（赤−緑−青）等の成分からな
る。画素値に従った色または明暗度合を持つドットを、
物理的なディスプレイ装置（テレビジョンやプリンタ
等）によって、画素値の格子点に対応した位置に表示す
ることによって、画像を見ることができる。画像ソース
からディスプレイ装置へ、ある決まった順序で画素が与
えられる場合、画像ソース及びディスプレイ装置はその
画素順序に従わねばならない。例えば、ノンインターレ
ース方式のコンピュータ用モニターは、表示すべき画素
を、ある決まった順序すなわちラスター順で受け取る。

【０００３】ラスター順では、画像の左上の画素よりス
タートし、画像の最上ラインの画素が左側から右側のも
のへと続き、その後に画像の次ラインの画素が左側から
右側へと続き、以下、画像の最下ラインの右下の画素ま
で同様に続く。普通、ある画像の画素のすぐ後に、次の
画像の画素が続く。多数画像のストリームのための一つ
の規格が、ＭＰＥＧ（Ｍoving Ｐictures Ｅxperts Ｇr
oup）の”Ｃoding ofＭoving Ｐictures and Ａssociat
ed Ａudio−for Ｄigital Ｓtorage Ｍedia”に述べら
れている。多数画像ストリームの一用途は、テレビジョ
ンモニターに表示されるような動画像を生成することで
ある。

【０００４】デジタル画像の画素は、画像ソースから、
ラスター順ディスプレイ装置でなくデジタルビデオプロ
セッサへ与えられる。画像用語では、”画像ソース”は
画像を提供するもので、”画像シンク（sink）”は画像
を利用するものである。ビデオプロセッサで遂行される
処理の一つが画像の圧縮である。圧縮の一規格であるＪ
ＰＥＧ（Ｊoint Ｐhotographic Ｅxperts Ｇroup）は、
まず画像を８×８画素の正方領域からなるブロックに分
割し、つぎに、１ブロックずつ順に圧縮する。画像圧縮
に関する従来技術で知られているように、画素を１ブロ
ックずつ圧縮すると、殆どの画像で良好な圧縮率を得ら
れる。しかしながら、画素のブロック分割は、圧縮すべ
き画像がラスター順の画像ソースより供給される場合、
ビデオプロセッサが、１ブロックの画素全部を受け取る
まで多数の走査ラインの画素を記憶しなければならない
という、一つの問題を招来する。これとは逆に、ＪＰＥ
Ｇビデオ伸長装置（decompressor）の出力では画像がブ
ロック順で与えられることとなっているが、このような
ブロック順で画像が与えられる場合、画像シンクがラス
ター順の装置のときには、画素ストリームをブロック順
からラスター順へ変換しなけれはならない。８×８のブ
ロック順の場合、左上画素が最初に与えられ、続いて最
上行の７画素が左から右へ順に与えられるが、これはラ
スター順の場合と同様である。しかし、８番目の画素の
後に、第２ラインの最左の８画素が続く。このパターン
を最初のブロックの第８行まで繰り返すと、第２ブロッ
クの左上画素（画像の最上ラインの左から９番目の画
素）が６５番目に出力されるべき画素となる。このよう
にして、第１ブロックの画素の次には、その右側の第２
ブロックの画素が続き、さらにその右側の第３ブロック
の画素が続き、最終的に画像の右端に到達する。このブ
ロックの行は一つのイメージバンド（image band）を定
義する。最初のイメージバンドの後に次のイメージバン
ドが続くというようにして、最終的に画像全体が得られ
る。画素の並べ替え（再編成）に関するこれ以上の技術
的背景については、ＪＰＥＧの”ＣＤ１０９１８−１
ＤigitalＣompression and Ｃoding of Ｃontinuous-Ｔ
one Ｓtill Ｉmage”を参照されたい。

【０００５】ラスター順画像をブロック順画像へ再編成
するためのある変換装置は、１バンドずつ、ラスター順
画像を２次元配列に読み込み、各画素をそのラスター位
置に対応したメモリロケーションに格納する。一つのバ
ンド全体が配列に格納されると（配列は少なくとも１つ
のバンドの画素分の容量を持つ）、これら画素はブロッ
ク順にメモリより読み出される。この変換装置は、ラス
ター順画素が連続ストリームをなし、かつ、ブロック順
画素を連続ストリームで出力しなければならない場合に
は、実用的とはいえない。その理由は、配列を満たして
いる期間に出力ストリームに大きな空白が生じ、また、
配列を吐き出している期間に入力が全く受付られないた
め入力ストリームに大きな遮断時間が生じるからであ
る。

【０００６】ブロック順画像をラスター順画像へ変換す
る同様の変換装置がある。

【０００７】上記問題に対する解決法の一つは、２つの
バンドメモリを使用し、それらを切り替えることによっ
て連続的な入力及び出力を維持することである。一方の
メモリを満たしている間に、他方のメモリを吐き出す。
満たしていた側のメモリが満杯になり、かつ、吐き出し
ていた側のメモリが空になった時に（これは同時でけれ
ばならない）、それらの役割を入れ替える。これは”ピ
ンポン”メモリとして知られている。

【０００８】図１は、そのような２つのバンドメモリを
用いて再編成を行なう再編成変換装置１０を示す。ラス
ターからブロックへの変換とブロックからラスターへの
変換とは対称であるので、ここではラスターからブロッ
クへの変換装置の一つのケースに限って詳細に述べる。

【０００９】変換装置１０は、バンドメモリ０（１
６）、バンドメモリ１（１８）、マルチプレクサ２０、
アドレス発生器２２，２４、及びインバータ２６からな
る。ラスター順に画素ストリームを取り込む入力が、両
方のバンドメモリ０，１のデータ入力に結合される。状
態信号を取り込むラインが、バンドメモリ０の書き込み
イネーブル入力に結合されるとともに、インバータ２６
を介してバンドメモリ１の書き込みイネーブル入力にも
結合される。バンドメモリ０，１の出力はマルチプレク
サ２０の入力に結合されるが、このマルチプレクサ２０
は状態信号によって制御されるセレクト入力を有する。
バンドメモリ０のアドレスはアドレス発生器２２によっ
て与えられるが、バンドメモリ１のアドレスはアドレス
発生器２４によって与えられる。アドレス発生器２２，
２４は画素クロックによってクロッキングされるが、こ
の画素クロックは画素ストリームより作成されるか、あ
るいは、画素ストリームに同期した他の信号源より供給
される。アドレス発生器２２は読み書きされるバンドメ
モリ０内のロケーションを指定するアドレスを発生し、
アドレス発生器２４はバンドメモリ１内の読み書きされ
るロケーションのアドレスを発生する。

【００１０】最初に、状態信号が値０に設定されるが、
これは現在状態が状態０であることを示す。状態０にお
いては、状態信号によりバンドメモリ１に対する入力画
素ストリームの書き込みがイネーブルされ、また、マル
チプレクサ２０はバンドメモリ０からの画素を出力す
る。このようにして、状態０において、バンドメモリ１
に画素が蓄積され、バンドメモリ０から画素が吐き出さ
れる。バンドメモリ１が満杯になり、かつバンドメモリ
０が空になると、状態が状態１に変わる。

【００１１】状態１では動作が逆になり、状態信号によ
ってバンドメモリ０に対する入力画素ストリームの書き
込みがイネーブルされ、マルチプレクサ２０はバンドメ
モリ１からの画素を出力するので、バンドメモリ０に画
素が蓄積され、バンドメモリ１から画素が吐き出され
る。画素の再編成（並べ替え）が起こるのは、アドレス
発生器２２，２４によって発生されたアドレスシーケン
スが、一方のバンドメモリが蓄積中で他方のメモリが吐
き出し中に一巡した時である。

【００１２】ラスターからブロックへの変換装置の場
合、アドレス発生器２４は状態０でラスター順のアドレ
スシーケンスを発生し、次に状態１でバンドメモリ１の
画素をブロック順に読み出すアドレスシーケンスを発生
することになろう。アドレス発生器２２も同様に動作す
るが、ラスター順のアドレスを状態１で発生し、ブロッ
ク順のアドレスを状態０で発生する。このようにして、
連続した画素ストリームをバンドメモリ０又は１に取り
込み、書き込み中でないバンドメモリより連続した画素
ストリームを出力させることができる。

【００１３】この変換装置１０は首尾よく再編成を行な
うが、装置実現に必要なチップ・コストが大きい。例え
ば８画素×８画素のブロックで、画像幅が４０９６画素
（５１２ブロック）であり、各画素を８ビット（１バイ
ト）のデータで表現する場合、バンドメモリ０，１は６
４ｋ（６５５３６）バイトのＲＡＭを必要とする。

【００１４】上記説明で指摘したように、画像をブロッ
ク順からラスター順へ又はその逆方向へ変換するため
の、大容量のメモリを用いない改良された手段が望まれ
る。

【００１５】

【発明が解決しようとする課題】よって本発明の目的
は、ブロックからラスター及びラスターからブロックへ
の画素変換（並べ替え）を、より少ないメモリを用いて
実行する改良された装置及び方法を提供することにあ
る。

【００１６】本発明のもう一つの目的は、画素変換にお
けるイメージバンド幅の選択自由度を増大することにあ
る。

【００１７】

【課題を解決するための手段】やや具体的に述べれば、
本発明により提供される再編成変換装置は、イメージバ
ンドをラスター順に読み込んでブロック順に出力し、及
び／又は、イメージバンドをブロック順に読み込んでラ
スター順に出力する。一つのバンドメモリが、一つのイ
メージバンド中の画素数に相当する個数の画素を格納す
るために用意される。アドレス発生器がバンドメモリの
アドレス入力に接続されるが、このアドレス発生器はバ
ンドメモリを適当な順序に順序付ける一つのカウンタア
レイ(counter array）からなる。アドレス・シーケンシ
ングの”適当な”順序とは、あるイメージバンドを入力
順（ラスター順又はブロック順）に書き込み、出力順に
出力できるような順序である。カウンタアレイは画素ク
ロックによってインクリメントされ、また、カウンタア
レイ中のカウンタから出るキャリー信号の一部はキャリ
ー信号ルーター（router）によって決められた先へ送ら
れるが、このキャリー信号ルーターは状態マシン及び内
部接続に基づいてキャリー信号の送り先を決める。

【００１８】キャリー信号ルーターは、カウンタアレイ
中のカウンタ群を一つの大きなカウンタとして動作させ
るように、カウンタのキャリー出力線とキャリー入力線
とを接続する。キャリー信号ルーターは、最上位のカウ
ンタのキャリー出力信号を状態マシンへ送り、また、ク
ロックまたは分周クロックを最下位のカウンタのキャリ
ー入力へ送る。状態マシンは、最上位のカウンタのキャ
リー出力によってクロックされた時に、状態を変化させ
ることによって、カウンタアレイ中のカウンタのキャリ
ー入出力接続を変更してカウンタアレイからバンドメモ
リへ出力されるアドレスシーケンスを変更する。状態マ
シン及びキャリー信号ルーターのセッティングの仕方に
よって、カウンタ群がブロックからラスターへの変換を
するか、ラスターからブロックへの変換をするかが決ま
る。

【００１９】第１の実施例においては、アドレス発生器
は、イメージバンドの幅が各ブロックの高さの整数乗で
ある場合における入力画素の再編成を行なわせる。一例
では、イメージバンドの幅が４０９６画素（５１２ブロ
ック）又は５１２画素（６４ブロック）で、８画素×８
画素のブロックの再編成が行なわれる。

【００２０】第２の実施例においては、アドレス発生器
は、イメージバンドの幅があるベース数の整数乗で、各
ブロックの高さも同ベース数の整数乗である場合におけ
る入力画素の再編成を行なわせる。これら二つの整数乗
は同一であっても相違してもよい。一例では、イメージ
バンドの幅が２５６画素（３２ブロック）で、８画素×
８画素のブロックの再編成が行なわれる。

【００２１】第３の実施例においては、アドレス発生器
は、イメージバンドの幅がブロックの高さの整数倍であ
る場合における入力画素の再編成を行なわせる。一例で
は、イメージバンド幅が６４０画素（８０ブロック）
で、８画素×８画素のブロックの再編成が行なわれる。

【００２２】他の実施例では、アドレスのシーケンシン
グはＲＯＭによって与えられる。このＲＯＭ内にはアド
レス発生器の連続した出力と等価なものが連続したアド
レスに格納されているが、このＲＯＭに対するアドレス
はシーケンシャルカウンタによって与えられる。

【００２３】ある実施例では画素はカラー成分及び／又
はサブサンプルされた成分からなるが、他の実施例では
モノクロ画像が再編成される。

【００２４】

【作用】上にやや具体的に述べた本発明によれば、１つ
のバンドメモリを使用して、画素の並べ替え（再編成）
変換を効率的に行なうことができる。そして、ハードウ
エアコストとイメージバンド幅とに関連して、第１の実
施例によればハードウエアコストを最小にでき、第２の
実施例によればハードウエアコストは第２実施例より増
加するがイメージバンド幅の選択の自由度が増大し、さ
らに第３の実施例によればイメージバンド幅の選択の自
由度が一層増大する。

【００２５】なお、本発明の構成及び作用は、以下の説
明によって、より明確になろう。また、本発明は、上記
説明の範囲に限定されるものではなく、特許請求の範囲
の記載によって定義されるものである。

【００２６】

【実施例】本発明は、１バンド分のメモリだけを用い
て、ラスターからブロック（又はブロックからラスタ
ー）への変換を遂行すべくなされたものである。これを
達成するため、”リード−モディファイ−ライト”（re
ad-modify-write）メモリ動作が各画素毎に利用され
る。本発明が解決すべき一つの問題は、単一のバンドメ
モリに対して適当な順序で画素が読み書きされるような
シーケンスでアドレスを発生する必要があることであ
る。一つのイメージバンドがバンドメモリに書き込まれ
る順序は、すぐ上に述べた従来のイメージバンドの書き
込み順とは異なるが、その順序は結局は同じことにな
る。

【００２７】以下の説明を通して、いくつかネーミング
法を用いる。ブロック順画像のブロックそれ自体はラス
ターパターンに配列されているので、一度に処理するブ
ロックは１バンド分すなわち１行分だけでよい。よっ
て、特にことわらない限り、処理の単位は１つのイメー
ジバンド、すなわち、１ブロックの高さで幅が画像幅に
等しい範囲のブロック群である。したがって、画像を構
成するバンド数（画像の高さを意味する）は重要でな
い。画像幅とブロックサイズについていくつか例を出す
が、これに限定されるものではない。

【００２８】値を表わすのに、以下の記号を用いる。Ｗ
はイメージバンドの幅（画像幅でもある）をブロック数
で表わすために用いられる。イメージバンドは常にブロ
ック整数個分の幅である。Ｂはブロックの幅を画素数で
表わすために用いられ、Ｍはブロックの高さを画素数で
表わすために用いられる。ＢとＭが等しい場合、ブロッ
クは正方形の画素ブロックである。ある実施例において
は、Ｍはある整数を表わし、Ｐはある整数のベース数を
表わし、Ｑはある整数のベースのべき指数である。Ｗ，
Ｂ，Ｍ，Ｎ，Ｐ，Ｑはそれぞれ独立に設計上の都合に応
じ任意の正整数値をとることができるが、ある種の値は
（例えばＭ＝０又は１，Ｂ＝０又は１等々）は不適切又
は無意味である。

【００２９】ここでは３つの実施例を提示して、ハード
ウエアコストとイメージバンド幅との兼ね合いを説明す
る。３つの実施例中、第１の実施例により最小のハード
ウエアコストが達成され。この第１実施例においては、
１バンドあたりのブロック数はバンド高さのべきである
（すなわち、あるＭ，Ｎに対しＷ＝Ｍ^N）。

【００３０】第２実施例においては、イメージバンド幅
の選択に関する柔軟度が増加するが、ハードウエアコス
トの増大という犠牲をともなう場合もある。柔軟度の増
加によって、幅（ブロック数）が任意のベース数の任意
整数乗であるのと同様（高さもまた当該ベース数の整数
乗である）、画像幅（ブロック数）をバンド高さの任意
のべきとすることができるようになる（すなわち、ある
Ｐ，Ｎ及びＱに対して、Ｗ＝Ｐ^Nブロック、Ｍ＝Ｐ^Q画
素）。

【００３１】第３実施例においては、ハードウエアコス
トはさらに増加するが、さらに高い柔軟度が得られる。
第３実施例では、イメージバンド中のブロック数をバン
ド高さの任意倍とすることができる（すなわち、あるＭ
及びＮに対しＷ＝Ｍ×Ｎ）。これら３実施例をモノクロ
画像を処理する場合について説明した後、一般的ケース
について、カラー画像の処理までサブサンプリングを伴
う場合と伴わない場合について説明する。

【００３２】場合によっては、説明を簡単にするため、
ある一方向の変換だけ、例えばラスターからブロックへ
の変換だけについて論じる。しかし、ラスターからブロ
ックへの変換とブロックからラスターへの変換は本質的
に対称であるので、ある一方向の変換を論じる場合、そ
の説明は他の方向の変換にもあてはまる。この説明中に
おいて用いられる”再編成変換装置”なる用語は、ブロ
ック順からラスター順へ変換する変換装置、ラスター順
からブロック順へ変換する変換装置、あるいは、そのど
ちらの方向の変換も制御の設定又は切り替えに応じて実
行する変換装置を意味するものである。

【００３３】図２は画素をブロック順からラスター順へ
も、ラスター順からブロック順へも変換する再編成変換
装置６０のブロック図である。この変換装置６０がラス
ター順からブロック順への変換のために使用される場合
を考える。変換装置６０は、ラスター順で受け取った入
力画素をブロック順に出力される時まで格納するための
一つのバンドメモリ６２と、一つのアドレス発生器６４
とからなるが、アドレス発生器６４の詳細については他
の図面と関連させて説明する。バンドメモリ６２はラス
ター順画素ストリームを受け取るための画素入力と、ブ
ロック順の画素ストリームを出力するための画素出力を
有する。アドレス発生器６４は、各画素の入力のタイミ
ングをとるための画素クロック入力と、内部のカウンタ
及びレジスタを規定の初期状態へリセットするためのリ
セット入力と、変換方向入力と、アドレスバス７０によ
ってバンドメモリ６２のアドレス入力に接続されたアド
レス出力とを有する。

【００３４】画素クロック信号、リセット信号及び変換
方向信号がアドレス発生器６４の画素クロック入力、リ
セット入力及び変換方向入力へそれぞれ与えられる。画
素クロック信号はリード／ライトコントローラ６６のク
ロック入力へも与えられるが、このリード／ライトコン
トローラ６６はバンドメモリ６２のリード（read）制御
入力に接続された出力とライト（write）制御入力に接
続された出力を有する。ある実施例では、画素クロック
信号とリセット信号は入力中の画像データから作られ、
また、ソフトウエアによって実現する実施例では、画素
クロックを仮想クロックとしてもよい。以下の説明で
は、リセット信号はリセット中に論理１、その他の期間
に論理０となる論理信号であり、変換（再編成）方向信
号はブロックからラスターへの変換のとき論理０、ラス
ターからブロックへの変換のとき論理１になる論理信号
であるとする。

【００３５】アドレス発生器６４は、バンドメモリ６２
に対するアドレスのストリームを発生するが、このスト
リーム中のアドレスの順序によって画素が並べ替えられ
る。画素クロックの１個毎に、バンドメモリ６２より１
画素が出力され、かつ、再編成変換装置６０の入力の１
画素がバンドメモリ６２に入れられる。しかしながら、
処理されるべき最初のイメージバンドでバンドメモリ６
２が一杯になった後は、入って来る画素を格納するため
の場所は、出ていく画素によって空いたバンドメモリ・
ロケーションだけである。リード／ライトコントローラ
６６は、バンドメモリ６２のリード制御線及びライト制
御線を操作することによって、１つの画素がバンドメモ
リ６２から読み出されて出力された後に、その場所に新
しい入力画素が格納されるようにする。

【００３６】アドレス発生器６４によって供給されるア
ドレスは、このリード−ゼン−ライトサイクル（read−
then−write cycle）の間変化しないので、出力画素と
入力画素は同一アドレスを用いる。当然、変換装置６０
は再編成変換装置であるから、アドレス発生器６４のア
ドレス出力に出るアドレスのシーケンスはイメージバン
ド毎に違っているが、これは、もし同一であると画素は
入力された時と同じ順番で出力されることになったしま
うからである。しかし、アドレス発生器６４によって出
力されるアドレスのシーケンスは、バンド内のブロック
数Ｗ、ブロック幅Ｂ、ブロック高さＭによって部分的に
決まる。３種類（クラス）のアドレス発生器について以
下に述べるが、それぞれ、あるＷ，Ｂの選択値の組み合
わせに適合する（ただしＷ，Ｎの値によっては２種類以
上のアドレス発生器を用い得る）。

【００３７】画素の順序がどのようであろうと、最初の
画素はイメージバンドの左上コーナーの画素であり、ま
た、最後の画素はイメージバンドの右下コーナーの画素
である。後に明かになるように、アドレスシーケンスの
パターンは、イメージバンド毎に変化し（有効なケース
の場合）、イメージバンドの最後の画素まで続くが、し
かし、結局はパターンは繰り返す。一つの状態によって
特定のパターンを識別でき、状態０は、これは任意では
あるが、アドレス発生器がリセットに続き最初のイメー
ジバンドを読み込んでいる時の（すなわち、リセット信
号が１から０に変化した時の）アドレス発生器の状態で
ある。

【００３８】＜クラス１：Ｂ（幅）×Ｍ（高さ）画素／
ブロック；Ｗ＝Ｍ^Nブロック＞アドレス発生器の第１実
施例は、画像幅Ｗ（ブロック数）がブロックの高さＭの
整数乗である再編成変換装置に用いられる。ここで図３
及び図４と関連して、アドレス発生器の一例を説明す
る。このアドレス発生器はブロックサイズがＢ＝８×Ｍ
＝８、イメージバンドあたりの画像幅Ｗが５１２
（８³）ブロック又は６４（８²）ブロック（それぞれ４
０９６画素又は５１２画素）の画像の再編成を行なうラ
スターからブロックへの再編成変換装置に使用される。

【００３９】図３はアドレス発生器１００のブロック図
で、このアドレス発生器は５１２ブロック幅、８×８の
ブロックのイメージバンド中の画素を再編成するために
変換装置６０で使用できる。アドレス発生器１００は、
０から７までカウントできる５個のカウンタ１０４（番
号０から４）、及びキャリールーター(carry router)１
０６からなる。カウンタ０〜４のキャリー出力（Ｃ０〜
Ｃ４）はキャリー出力バス１１０によりキャリールータ
ー１０６へ与えられる。カウンタ１〜４のカウント入力
（Ｅ１〜Ｅ４）はキャリールーター１０６の出力をカウ
ントイネーブルバス１１２により受けるように接続され
ている。カウンタ０のカウント入力は画素クロックであ
る。各カウンタ１０４はリセット信号が付勢された時に
リセットされる。リセット信号と変換方向信号がキャリ
ールーター１０６へ与えられる。

【００４０】Ｍ＝８であるから、各カウンタ１０４は３
個のビットカウンタ１０２によって容易に実現される。
ここで、カウンタ１０４はそのカウント入力（すなわ
ち、カウンタ１０４の最下位ビットのカウンタ１０２の
カウント入力）の１個毎に１ずつカウントアップし、現
在カウント値（モジュロ８）を３本のビット線に出力
し、また７から０への遷移時にキャリー信号を出力す
る。図３に示すように、５個のカウンタ１０４は合計１
５ビットのカウンタ１０２を提供し、イメージバンド
（４０９６画素幅×８画素高さ）中の２¹⁵（３２７６
３）個の画素の１つ１つのアドレス指定が可能である。
これらのアドレス線は、Ａ₁₄からＡ₀までの番号がつけ
られており、バンドメモリ６２のようなバンドメモリへ
接続される。バス１１０上のキャリー出力Ｃ４〜Ｃ０か
らバス１１２上のカウント入力Ｅ４〜Ｅ０への特定の接
続によって、アドレス線Ａ₁₄〜Ａ₀上のアドレス出力の
シーケンスは適当な再編成が行なわれるものになる。

【００４１】カウンタ１０４のカウント入力の信号の付
勢によって、その付勢時に同カウンタはインクリメント
されるか、あるいは、同カウンタは画素クロックと同期
してインクリメントできるようになるが、いずれである
かは構成に依存する。

【００４２】適当なアドレスシーケンスをバンドメモリ
に供給するために、キャリールーター１０６は、５つの
キャリー信号Ｃ０〜Ｃ４中の４つの信号を４つのカウン
ト入力Ｅ１〜Ｅ４へ送り、残りのキャリー信号でイメー
ジバンドの終了を指示する。キャリー接続がＣ０→Ｅ１，Ｃ１→Ｅ２，Ｃ２→Ｅ３，Ｃ３→Ｅ４の場合、アドレス発生器１００は０から３２７６７まで
のアドレスを値の小さい順番でアドレス線Ａ₁₄〜Ａ₀に
出力し、Ａ₁₄からのキャリーでイメージバンドの終了を
指示する。これは状態０における最初の接続である（後
述のように、現在の状態はキャリールーター１０６の内
部で与えられる）。後に述べるように、キャリー信号Ｃ
４は、付勢された時に、状態の遷移を生じさせるが、こ
れが適当であるのは、Ｃ４の駆動されるのが最初のイメ
ージバンドの読み込みが完了した直後（画素クロックの
３２７６８”発”の後）だけであるからである。

【００４３】当然のことながら、Ｂ又はＭが８以外であ
る他の実施例では、カウンタ１０４の全部がモジュロ８
のカウンタとなることはなく、カウンタ０はモジュロＢ
のカウンタ、カウンタ１〜４はモジュロＭのカウンタと
なろう。この例では、Ｎ＝３であるが、これ以外のＮの
値でも、カウンタ１〜４の機能はＮ＋１個のモジュロＭ
カウンタによって得られる。

【００４４】図４はキャリールーター１０６のブロック
図である。キャリールーター１０６はマルチプレクサア
レイ１２０と状態マシン１２２からなる。マルチプレク
サアレイ１２０は、この例では、４個のマルチプレクサ
１２４（Ｍ１，Ｍ２，Ｍ３，Ｍ４）からなり、また、状
態マシン１２２は２ビットカウンタ１２６とマルチプレ
クサ１２８からなる。各マルチプレクサは４つのデータ
入力の１つを選択する（one-of-four）型のマルチプレ
クサで、それぞれのセレクト入力は状態バス１３０によ
りカウンタ１２６の状態出力に接続されている。５個の
マルチプレクサは、Ｃ０〜Ｃ４の各入力がＥ１〜Ｅ４と
して出力されるか、あるいはマルチプレクサ１２８の出
力となるように接続されている。マルチプレクサ１２８
の出力は、信号線１３２を介してカウンタ１２６のクロ
ック入力へ与えられる。キャリールーター１０６に対す
るリセット入力はカウンタ１２６のリセット入力へ与え
られ、変換方向信号はカウンタ１２６のＵＰ／ＤＯＷＮ
＃入力に与えられる。

【００４５】先に言及したように、マルチプレクサ１２
４，１２８はそれぞれ、入力の１つを選択して出力する
が、この選択はカウンタ１２６の”状態”によって決め
られる。Ｅ１〜Ｅ４出力はカウンタ１〜４（図３）のた
めのシーケンスを決定するので、マルチプレクサの入力
の接続方法によってアドレス発生器１００の出力するア
ドレスのシーケンスが決まる。マルチプレクサＭ１〜Ｍ
４の出力はＥ１〜Ｅ４にそれぞれ接続され、マルチプレ
クサＭ１〜Ｍ４の入力は第１表に示すとおりである。

【００４６】第１表キャリールーター１０６のマルチプレクサ入力状態Ｍ１Ｍ２Ｍ３Ｍ４信号線１３２０Ｃ０Ｃ１Ｃ２Ｃ３Ｃ４１Ｃ４Ｃ１Ｃ２Ｃ０Ｃ３２Ｃ４Ｃ１Ｃ０Ｃ３Ｃ２３Ｃ４Ｃ０Ｃ２Ｃ３Ｃ１ここで、リセットに続くアドレスシーケンスの発生につ
いて図４と関連させて説明する。

【００４７】リセット後は、カウンタ１２６は状態が状
態０であることを示している。状態０においては、各マ
ルチプレクサ１２４，１２８は、そのセレクト（ＳＥＬ
ＥＣＴ）入力が０であるので、すべて”０”入力を出力
に出す。その結果、キャリー出力の送り先は、ＣＯ→Ｅ
１，Ｃ１→Ｅ２，Ｃ２→Ｅ３，Ｃ３→Ｅ４となり、Ｃ４
がカウンタ１２６のクロックへ送られる。状態０におい
ては、カウンタ１０４は順次カウントアップしていき、
ついにＣ４が付勢されると、一つのイメージバンドの終
了である。キャリー出力Ｃ４はカウンタ１２６のクロッ
ク入力に入力されるので、キャリー出力Ｃ４は状態０か
ら状態１への遷移を起こさせる。状態１においては、キ
ャリーの送り先はＣ４→Ｅ１，Ｃ１→Ｅ２，Ｃ２→Ｅ３，Ｃ０→Ｅ４となり、Ｃ３はカウンタ１２６のクロック入力へ送られ
る。このパターンは状態が変化すると変化し、状態３に
続く状態０で初めから繰り返す。この例はラスターから
ブロックへの変換（方向＝１）の場合である。ブロック
からラスターへの変換の場合、変換方向信号は０であ
り、カウンタ１２６は状態０から状態３まで変化し、次
に状態２、状態１と変化して状態０へ戻る。このように
して、ラスターからブロックへの変換又はブロックから
ラスターへの変換のための適当なアドレスシーケンスが
発生される。

【００４８】要するに、状態０で発生されるアドレスは
シーケンシャルなものであり、状態１で発生されるアド
レスは、第１ブロックの第１画素行がアドレス指定さ
れ、続いて第１ブロックの第２画素行がアドレス指定さ
れるようなものである。画素はラスター順に読み込まれ
ているので、第１ブロックの第２画素行は最上位のモジ
ュロＭカウンタ１０４をインクリメントすることで見つ
かる。これは実際には、状態１においてキャリー出力Ｃ
０をカウンタ４のカウント入力へ結合することによって
なされる。カウンタ０は本質的にブロック内のある画素
行中の現在画素の位置を追跡しており、行の順序が変わ
っても、行中の画素の順序はラスター順、ブロック順の
いずれの場合も同一である。したがって、カウンタ０の
カウント入力は、アドレス発生器の状態が変わっても変
化しない。

【００４９】図３に示したキャリールーター１０６はＮ
＝３の場合のもので、いずれの方向への変換も可能であ
る。しかし、キャリールーター１０６は、ＵＰ／ＤＯＷ
Ｎ＃入力を除くか、又は入力を特定値に固定することに
よって、一方向の変換だけが必要な用途向けに容易に変
形できる。キャリールーター１０６はまた、マルチプレ
クサアレイ１２０にＮ＋１個のマルチプレクサを持たせ
るとともに、カウンタ１２６にＮ＋１個の状態を持たせ
ることによって、他のＮ値用に変形することもできる。

【００５０】例えば、Ｎ＝２（画像幅Ｗが６４ブロッ
ク）ならば、マルチプレクサアレイ１２０は３個のマル
チプレクサからなり、また、カウンタ１２６はラスター
からブロックへの順序変換の場合には状態０−１−２−
０−１−２，．．．と繰り返し、ブロックからラスター
への順序変換の場合には状態２−１−０−２−１−
０，．．．と繰り返すことになる。各マルチプレクサ１
２４は、３個の状態のそれぞれ毎に１つずつとして、３
個の入力しか必要でない。これらの入力の接続を第２表
に示す。

【００５１】第２表キャリールーターのマルチプレクサ入力（画像幅＝６４ブロック）状態Ｍ１Ｍ２Ｍ３信号線１３２０Ｃ０Ｃ１Ｃ２Ｃ３１Ｃ３Ｃ１Ｃ０Ｃ２２Ｃ３Ｃ０Ｃ２Ｃ１Ｎ＝３の場合と同様、Ｎ＝２の変換装置は、状態カウン
タがカウントアップすればラスターからブロックへの変
換装置であり、状態カウンタがカウントダウンすればブ
ロックからラスターへの変換装置である。Ｎ＝１用の変
換装置は、状態カウンタが２つの状態しかカウントしな
いので、どの変換方向についても同一であることは明ら
かであろう。また、画像幅が異なれば、必要とされるバ
ンドメモリのサイズが異なることも明かである。かかる
再編成変換装置は、画像が５１２画素の幅を持つ一般的
なビデオプロセシングシステムでの用途がある。

【００５２】キャリー入出力が接続変更可能（ルータブ
ル；routable）なアドレス発生器とバンドメモリが１個
だけの、ラスター順からブロック順へ又はブロック順か
らラスター順への画素順変換のための再編成変換装置に
ついて説明した。このような変換装置は、Ｂ画素幅でＭ
画素高さのブロックサイズを使用し、かつブロック数で
表わした画像幅がＭの整数乗である画像処理システムに
使用できる。

【００５３】図３及び図４に示したアドレス発生器は、
カウンタ１０４をモジュロ１６のカウンタ、すなわち４
ビットカウンタに変更することによって、１６×１６と
いうような８×８以外のブロックサイズ用に変形するこ
ともできる。１０×１０のブロックの場合、カウンタ１
０４は４ビットのＢＣＤ（２進化１０進）カウンタ又は
１０進カウンタになろう。

【００５４】＜クラス２：Ｂ×Ｍ画素／ブロック，Ｗ＝
Ｐ^Nブロック，Ｍ＝Ｐ^Q画素＞アドレス発生器の第２実施
例は、画像の幅Ｗ（ブロック数）がベース数Ｐの整数Ｎ
乗、ブロックの高さＭがベース数Ｐの整数Ｑ乗である再
編成変換装置に使用される。ここで、アドレス発生器の
一例を図５から図７と関連させて説明する。ここに示し
たアドレス発生器が使用される再編成変換装置において
は、Ｂ＝８，Ｐ＝２，Ｑ＝３（ブロックサイズは８×８
画素，Ｍ＝２³＝８，Ｗ＝２⁵＝３２ブロックすなわち２
５６画素）である。

【００５５】図５はアドレス発生器２００のブロック図
である。このアドレス発生器は３２ブロック幅、８画素
×８画素／ブロックのイメージバンドの画素順序変換の
ために変換装置６０で用いることができる。

【００５６】アドレス発生器２００は８個のカウンタユ
ニット２３０とモジュロ８のカウンタ２１１とのアレイ
２１０を有する。カウンタユニット２３０はモジュロ２
つまり１ビットのカウンタであって、以下に述べるよう
にカウンタ２１１の各ビットカウンタに論理を付加した
ものと同様である。各カウンタ２１１，２３０は、アド
レス出力Ａ₁₀〜Ａ₀に対応してＣ１０〜Ｃ０の記号を付
けて示されている。アドレス発生器２００は、３ビット
ずつローテート（回転）する８ビットのキャリー・ルー
ティング（routing）レジスタ２１２をも有し、このレ
ジスタの各セルはＳ１０からＳ３の記号で表わされてい
る。一つのカウンタユニット２３０の詳細を図７に示
す。カウンタ２１１は画素クロックによってクロッキン
グされ、キャリー信号としてＣＡＲＲＹ８信号を出力す
る。

【００５７】カウンタアレイ２１０はシーケンシャルア
ップカウンタ（sequential upcounter）として動作す
るもので、各ビットカウンタのキャリーはその左側のカ
ウンタのカウント入力をイネーブルし（Ｃ３はＣ１０
の”左側”カウンタであり、Ｃ１０はＣ３の”右側”の
カウンタである）、カウンタユニット２３０のキャリー
出力の一つはキャリールーティングレジスタ２１２へ送
られ、アレイ中のその隣の上位側のカウンタのキャリー
入力にはＣＡＲＲＹ８信号が与えられる。キャリールー
ティングレジスタ２１２は、各カウンタＣ１０〜Ｃ３の
ＳＥＬ入力を利用してどのキャリーを送るか決定する。
各カウンタユニット２３０は、ＳＥＬ入力及びアドレス
出力のほかに、ＣＹ出力，ＣＸ出力，Ｅ０入力，Ｅ１入
力を有する。Ｃ１０とＣ３は隣合うと考えられるため、
Ｃ１０〜Ｃ３は”循環接続”のカウンタの組、すなわ
ち、右側にも左側にもカウンタが１つずつある有限数の
カウンタの組を形成する。これらの入力及び出力の用い
られ方は図７を参照した説明中で明かにする。

【００５８】レジスタ２１２の内容は常に７ビットが論
理”０”で１ビットが論理”１”であるが、”１”の位
置はアドレス発生器の状態に応じて変わる。なお、この
状態はリセット後が状態０であるものとする。リセット
信号によって、状態０の間だけＳ３セルに”１”を出さ
せる。レジスタ２１２は３ビットずつローテートする
（rotate-by-３）カウンタであるので、後続の状態にお
いて、状態が遷移するたびに”１”が左または右へ３セ
ル分移動する。状態遷移は、ＯＲゲート２２０の出力が
真になることによって起きる。状態遷移時の”１”のロ
ーテート方向は、変換方向入力の値によって決まる。す
なわち、その値が０のときには、ブロックからラスター
への変換を示しており”１”を左へ３セル分移動させ
る。一方、値が１であると、ラスターからブロックへの
変換を示しているので”１”を右へ３セル分移動させ
る。

【００５９】状態０において、Ｓ３内の”１”がカウン
タＣ３のＳＥＬ入力に与えられ、カウンタＣ３のカウン
ト入力をカウンタＣ２のキャリー出力であるＣＡＲＲＹ
８信号に接続させる。”０”がＣ３のＳＥＬ入力に印加
された時に、そのカウント入力はＣ１０のキャリー出力
に接続される。そうでなくＳ３＝１の時は、Ｃ１０のキ
ャリー出力はレジスタ２１２のＲＯＴＡＴＥ３入力へ送
られるが、これについては後述する。他のカウンタＣ１
０〜Ｃ４のそれぞれのＳＥＬ入力は”０”であるため、
それらのキャリー出力（Ｃ１０以外）は左側のカウンタ
のカウント入力へ接続される。Ｃ１０がそのキャリー出
力を付勢すると、状態遷移が起こって、レジスタ２１２
は”１”を別の１つのカウンタユニット２３０に供給す
る。

【００６０】図６はレジスタ２１２をより詳細に示すブ
ロック図である。図示のように、Ｓ１０〜Ｓ３の各出力
は８個のデータラッチ２２２（０．．．７）中の一つの
出力であり、各データラッチの入力はマルチプレクサ２
２４（０．．．７）の出力にそれぞれ接続される。デー
タラッチ２２２（０．．．７）はそれぞれリセット信号
によってクリアされ、またＲＯＴＡＴＥ３信号によりク
ロッキングされる。各マルチプレクサ２２４（０．．．
７）は２つの入力を持ち、その一方を変換方向信号に基
づき選択して出力する。マルチプレクサ２２４
（０．．．７）の入力は第３表のとおりである。

【００６１】第３表レジスタ２１２内マルチプレクサ２２４の入力方向Ｍ10 Ｍ９Ｍ８Ｍ７Ｍ６Ｍ５Ｍ４Ｍ３ブロック→ラスター（０）Ｓ７Ｓ６Ｓ５Ｓ４Ｓ３Ｓ10 Ｓ９Ｓ８ラスター→ブロック（１）Ｓ５Ｓ４Ｓ３Ｓ10 Ｓ９Ｓ８Ｓ７Ｓ６２個のインバータ２２６，２２８も設けられているた
め、リセット信号によってデータラッチ２２２
（０．．．７）をクリアした時に、データラッチ２２２
（０）の内容が外部へ１として出力される。

【００６２】図７はカウンタユニット２３０を詳細に示
す。カウンタ２１１（Ａ２〜Ａ０）は単純なモジュロ８
カウンタを構成しているが、カウンタユニット２３０
は、そのキャリー出力の接続変更（リルーティング；re
routing）のための論理が付加されている。図７に示す
ように、カウンタユニット２３０は、アレイ２１０内の
第”ｉ”カウンタであり、ここでｉ＝３〜１０である。
前述のように、カウンタユニット２３０はＳＥＬ入力、
２つのキャリー出力ＣＸ，ＣＹ、２つのイネーブル（又
はカウント）入力Ｅ０，Ｅ１、及び１ビットの出力ＯＵ
Ｔを持ち、この出力ＯＵＴはアドレス発生器２００によ
り出力されるアドレスの第”ｉ”ビットとなる。Ｅ０入
力は前ビットのカウンタ、すなわちカウンタ”ｉ−１”
（ｉ＝３のときはＣ１０）のＣＹキャリー出力を受ける
ように接続され、Ｅ１入力はカウンタ２１１からのＣＡ
ＲＲＹ８信号を受けるように接続される。Ｅ０，Ｅ１信
号は２：１マルチプレクサ２３６に入力される。Ｓｉ信
号はマルチプレクサ２３６のセレクト入力に接続され
る。カウンタ２１１のキャリー出力は信号ＣＹとして出
力され、また、ＡＮＤゲート２３９の一つの入力であ
る。ＡＮＤゲート２３９のもう一つの入力は第”ｉ＋
１”カウンタユニット（ｉ＝１０のときはＣ３）のＳＥ
Ｌ入力であり、また、ＡＮＤゲート２３９の出力はカウ
ンタユニット２３０のＣＸ出力である。

【００６３】カウンタユニット２３０の動作は以下のと
おりである。カウンタユニット２３０（Ｓｉ）のＳＥＬ
入力が１の時に、そのＥ１入力のＣＡＲＲＹ８信号はカ
ウンタ２１１のカウント入力に接続されることによっ
て、ＣＡＲＲＹ８信号が付勢された時にカウンタ２１１
をインクリメントさせる。ある実施例では、キャリーが
付勢されたことがキャリー線上のパルスで示される。カ
ウンタユニット２３０のＳＥＬ入力が０の時、Ｅ０入力
のＣＹ_i-1信号はカウンタ２１１のカウント入力につな
がれる。カウンタ２１１の２回カウントに１回、”１”
から”０”にインクリメントされた時にキャリー信号が
カウンタ２１１より出力される。このキャリー信号はカ
ウンタユニット２３０のＣＹ_i出力に直接出力されると
ともに、Ｓ_i+1とＡＮＤされてからＣＸ_i出力に出力され
る。

【００６４】図５に戻って、アドレス発生器２００の動
作を説明する。リセットされると、キャリールーティン
グレジスタ２１２の内容は”０００００００１”である
のでカウンタＣ１０〜Ｃ０はすべて０に設定される。画
素クロックによってＡ２〜Ａ０を０から７までインクリ
メントし、０に戻るが、その時にＣ３のＥ１入力へのＣ
ＡＲＲＹ８線へキャリーを送出する。レジスタ２１２
は”０００００００１”に設定されているため、Ｃ３の
ＳＥＬ入力は１であるので、ＣＡＲＲＹ８信号はＣ３の
カウント入力に接続され、その結果、カウンタＣ３は０
から１に変化する。次の８クロックサイクルの後、ＣＡ
ＲＲＹ８は再び駆動され、Ｃ３は０に戻って、そのキャ
リー出力を付勢する。このプロセスの繰り返しによっ
て、他のカウンタＣ１０〜Ｃ４はＳＥＬ＝０であるた
め、Ｃ３からのキャリーが伝搬し、ついにＣ１０〜Ｃ０
がすべて０になるが、この時には２¹¹（２０４８）画素
の１つのイメージバンドの読み込みが完了しているはず
である。

【００６５】次の画素クロックサイクル（次のイメージ
バンドの最初の画素に対する第２０４９サイクル）の時
点で、ビットカウンタ全部が０になり、Ｃ１０がそのＣ
Ｙ出力を付勢する。ｉ＝１０に対するＳ_i+1はハイレベ
ル（high）であるので、Ｃ１０のＣＸ出力も付勢され
る。ＣＸ出力はすべてＯＲゲート２２０（図５）の入力
に接続されているので、ＯＲゲート２２０はキャリービ
ットをレジスタ２１２のＲＯＴＡＴＥ３入力に与える。
レジスタ２１２のＤＩＲ入力の状態に応じ、レジスタ２
１２内のセルの内容が左へ（ブロックからラスターへの
変換）、あるいは、右へ（ラスターからブロックへの変
換）、３セル分ローテートされる。レジスタ２１２は循
環型で、一方の端からシフトアウトされたセル内容は他
方の端へシフトインされる。したがって、ブロックから
ラスターへの変換の場合、キャリーレジスタ２１２の内
容は、０００００００１，００００１０００，０１００
００００，００００００１０，０００１００００，１０
００００００，０００００１００，００１０００００，
００００００００というシーケンスを繰り返す。一方、
ラスターからブロックへの変換の場合、キャリーレジス
タ２１２の内容は、０００００００１，００１００００
０，０００００１００，１０００００００，０００１０
０００，００００００１０，０１００００００，０００
０１０００というシーケンスを繰り返す。いずれの場合
でも、キャリーレジスタ２１２の内容は一つのイメージ
バンドの間中一定で、ＯＲゲート２２０の出力がハイレ
ベルになる時に変化する。

【００６６】論理的には、カウンタＣ１０〜Ｃ０は１１
ビットカウンタを構成し、０から２０４７までの値のビ
ットをアドレス線Ａ１０〜Ａ０へ整然と出力する。こ
の”整然と”とは、多数ビットカウンタにおいて一般的
であるように、Ａ１０が最上位ビットでＡ０が最下位ビ
ットであるという意味である。しかし、最初のイメージ
バンドの後は、最下位ビットはＳＥＬ＝１のカウンタ中
にあり、その右側のカウンタが最上位ビットである（Ｃ
１０がＣ３の”右側”である）。したがって、Ｃ１０〜
Ｃ３から構成される２⁸カウンタの最下位ビットから最
上位ビットまでがイメージバンド毎に３ビットずつロー
テートされることになる。前述のように、ブロックの１
行を構成する８ビットの組そのものは順番が入れ替わら
ないので、Ａ２〜Ａ０は変化しない。

【００６７】キャリー入力及び出力がルータブルな（ro
utable）ビットカウンタを持つアドレス発生器と単一の
バンドメモリを使用し、ラスター順からブロック順への
画素再編成及びブロック順からラスター順への画素再編
成のための再編成変換装置について説明した。このよう
な変換装置は、ブロックサイズが８画素幅・８画素高さ
で画像幅が３２ブロックのときに画像中の画素の再編成
を行なう場合に用いることができる。

【００６８】この種類（クラス）のアドレス発生器は、
それ以外のケースでも同様に用いることができ、例え
ば、１イメージバンドあたりのブロック数（Ｗ）及び画
素数で表わしたブロックの高さ（Ｍ）が共通のベース数
（Ｐ）の整数乗であるような画像処理システムすべて
に、同様に用いることができる。Ｗ＝Ｐ^N、Ｍ＝Ｐ^Q、ブ
ロック幅がＢ画素が一般的ケースである。図５乃至図７
の装置はＢ，Ｐ，Ｎ，Ｑの様々な値に合うよう容易に変
形できる。例えば一般的ケースでは、カウンタ２１１
は、モジュロＢのカウンタであってＣＡＲＲＹＢ信号を
カウンタユニット２３０りＥ１入力へ出力し、カウンタ
ユニット２３０はモジュロＰのカウンタであって、Ｎ＋
Ｑ個のカウンタユニット２３０が必要であり、また、レ
ジスタ２１２は状態が遷移するたびにＱセル分だけロー
テートするように設定される。ある実施例においては、
Ｑがプログラム可能であるため、レジスタ２１２を様々
なブロックサイズの場合に使用できる。

【００６９】図５乃至図７に示した実施例を、イメージ
バンド幅（ブロック数）及びブロック高さが共通のベー
ス整数のべきである場合について説明したが、本実施例
は第１の実施例と同じパラメータの場合、すなわち、イ
メージバンド幅がブロック高さのべきである（これはＱ
＝１と等価である）場合にも正常に動作する。さらに、
第１実施例は、イメージバンド幅がブロック高さのべき
ではなく、共通のベース整数のべきである（Ｑ＞１，す
なわちクラス２の例）場合に適合するように変形するこ
とも可能である。このような変形をするには、循環型シ
フトレジスタを、状態マシン及び同じルーティング選択
値の組を得るに十分な個数のマルチプレクサと置き換え
る。例えば、キャリールーターが上記例のようにルーテ
ィング選択値Ｓ１０〜Ｓ３を持つならば、図５乃至図７
に示した循環レジスタ又は同等のマルチプレクサと状態
マシンによって同じ値を得ることができる。

【００７０】＜クラス３：Ｂ×Ｍ画素／ブロック；Ｗ＝
Ｍ×Ｎ＞このアドレス発生器の第３実施例は、ブロック
数で表わした画像幅Ｗがある整数で、Ｂ×Ｍ×Ｎのアド
レスメモリが使用されている再編成変換装置に用いられ
る。かかる再編成変換装置においは、ＷはＮ以下であ
る。ここで、Ｂ＝８、Ｍ＝８、Ｗ＝８０、Ｎ＝１２８
（ブロックサイズが８×８画素、イメージバンド幅が８
０ブロックつまり６４０画素、８×８×１２８つまり８
１９２のアドレスメモリ）であるラスターからブロック
への再編成変換装置に使用するためのアドレス発生器の
具体例について、図８及び図９を参照して説明する。

【００７１】図８は、幅が８０ブロックで１ブロックあ
たり８×８画素のイメージバンド中の画素の再編成のた
めに変換装置６０で使用できるアドレス発生器のブロッ
ク図である。アドレス発生器２５０は、アドレス発生器
２００と類似しているが、各カウンタユニット２５８
（カウンタ２３０に類似のもので詳細は図９に示されて
いる）へ与えられるＣＡＲＲＹ６４０信号が追加されて
いる。ＣＡＲＲＹ６４０信号はクロック分周器２６２に
よって得られる。クロック分周器２６２は、８クロック
毎にＣ２より出力されるＣＡＲＲＹ８信号を受け取っ
て、ＣＡＲＲＹ８が８０回入力する毎にＣＡＲＲＹ６４
０キャリー出力にキャリーを出力する。クロック分周器
２６２の分周数は８０、すなわちブロック数で表わした
画像幅であるが、画像幅が異なれば、それに応じて分周
数も変わる。ある実施例では、クロック分周器２６２は
プログラマブル分周器である。

【００７２】この例においては、メモリ２５２は最低、
１イメージバンドについて、８０ブロック／バンド×８
行／ブロック×８画素／行すなわち５１２画素を保持す
るに足る大きさでなければならない。一般的にメモリは
２のべきのサイズのものしか得られないので、Ｍ及びＢ
が２のべきの時はＮも２のべきである。上記例で、５１
２０画素を保持するために８１９２サイズのメモリが一
般に用いられることになろう。

【００７３】メモリ２５２のアドレス線の取扱いを簡単
にするため、各１０２４ロケーション中の初めの６４０
ロケーションだけが使用される。メモリ２５２がこのパ
ターンで使用される場合、リセット後に最初のイメージ
バンドのために出力されるアドレスシーケンスは０，
１，２．．．６３９，１０２４，１０２５．．．１６６
３，２０４８．．．８１９２となろう。この例では、ア
レイ２５４中のカウンタユニットのキャリー入力とキャ
リー出力をＡ１２−Ａ１１−．．．−Ａ４−Ａ３−Ａ２
−Ａ１−Ａ０のパターンで接続することにより、単に
０．．．８１９２（２¹³＝８１９２）のシーケンスを出
力するように構成されている。このようにカウンタユニ
ットを構成した場合、スキッピング（skipping）シーケ
ンスを得るためにアレイ２５４に必要とされる唯一の変
更点は、１０２４画素の各セグメントの６４０番目の画
素まで達した時に当該セグメントの最後までスキップす
るための手段である。アドレス発生器２００（図５）の
場合と同様、２番目以降のイメージバンドに対するアド
レスシーケンスは、レジスタ２６０中の単一の”１”を
ローテートすることによって、すなわち、カウンタＣ１
２〜Ｃ３の”重み”をローテートすることによって得ら
れる。

【００７４】リセット後の最初のイメージバンドに関し
ては、キャリーレジスタ２６０の内容は”０００００
００００１”（スペースは読み易くするために挿入し
た）であり、また、カウンタＣ１２〜Ｃ３は通常の重み
を持ち、Ｃ１２が最上位、Ｃ３が最下位である（カウン
タ２１１Ａ２〜Ａ０は例外で、その重みは変化せず、
また、常にＣ１２〜Ｃ３のどの重みよりも低い）。した
がって、６４０画素がクロックインされた後、カウンタ
Ｃ１２〜Ｃ０の内容は”０００１０１０００００
００”（十進の６４０）となり、ＣＡＲＲＹ６４０信号
が付勢される。なお、アレイ２５４中のカウンタ出力の
値を監視して６４０カウントの終了を判定する論理によ
って、クロック分周器２６２の役割をさせてもよい。Ｃ
ＡＲＲＹ６４０信号が付勢された時に、カウンタＣ１２
〜Ｃ０の値が”００１００００００００００”（１
０２４）に変更される。同じように、１６６４のカウン
ト値に達した時に、カウント値は２０４８（”０１０
００００００００００”に変更される。スキッピン
グ論理は各１０２４画素セグメント毎に動作し、キャリ
ー信号を１０２４ビットカウンタへ送って、ビット５１
２からビット８までの全ビットをクリアする。ビット
４，ビット２，ビット１（Ａ２〜Ａ０）は、この時点で
は０であるので、クリアされる必要がない。

【００７５】上記例においては、画像幅が８０ブロック
の場合、カウンタＣ３，Ｃ４，Ｃ５，Ｃ６，Ｃ８も、こ
の時点で常に０になるけれどもクリアされる。というの
は、これらカウンタは、画像幅が８０でない一般的なケ
ースでは０にならないからである。

【００７６】図９はアレイ２５４中の”ｉ”番目のカウ
ンタユニット２５８を詳細に示すブロック図である。カ
ウンタユニット２５８の入力ＳＥＬ，Ｅ０，Ｅ１及び出
力ＣＸ，ＣＹの作用はカウンタユニット２３０（図７）
と同様であるが、２入力のＡＮＤゲート２７０，２７
２、３入力のＮＯＲゲート２７４及びＯＲゲート２７６
からなる論理が追加されている。カウンタユニット２５
８において、マルチプレクサ２３６の出力は、カウンタ
２３２のカウント入力へそのまま入力するのではなく、
ＯＲゲート２７６に入力する。ＯＲゲート２７６のもう
一つの入力はＡＮＤゲート２７０の出力に接続される。
ＡＮＤゲート２７０はＣＡＲＲＹ６４０信号とレジスタ
２６０からのＳＡ入力との”ＡＮＤ”をとる。ＡＮＤゲ
ート２７２の出力はカウンタ２３２のクリア入力に接続
されるが、同出力はＣＡＲＲＹ６４０信号とＮＯＲゲー
ト２７４の出力とを”ＡＮＤ”したものである。ＮＯＲ
ゲート２７４の入力は、レジスタ２６０の３つの出力Ｓ
Ａ，ＳＢ，ＳＣである（ＳＡはＡＮＤゲート２７０の入
力でもある）。実際の出力ＳＡ，ＳＢ，ＳＣはＳ１２〜
Ｓ３より選ばれ、カウンタユニット毎に異なる。第４表
は、レジスタ２６０のどの出力が各カウンタＣ１２〜Ｃ
３のＳＡ，ＳＢ，ＳＣ入力になるかを示している。

【００７７】第４表レジスタ２６０のカウンタＣ１２〜Ｃ３との接続Ｃ12 Ｃ11 Ｃ10 Ｃ９Ｃ８Ｃ７Ｃ６Ｃ５Ｃ４Ｃ３・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ＳＡＳ５Ｓ４Ｓ３Ｓ12 Ｓ11 Ｓ10 Ｓ９Ｓ８Ｓ７Ｓ６ＳＢＳ４Ｓ３Ｓ12 Ｓ11 Ｓ10 Ｓ９Ｓ８Ｓ７Ｓ６Ｓ５ＳＣＳ３Ｓ12 Ｓ11 Ｓ10 Ｓ９Ｓ８Ｓ７Ｓ６Ｓ５Ｓ４第４表に示した接続によって、カウンタアレイ２５４
（図８）は、カウンタの重みがどのようにローテートさ
れていようと関係なく、ある１０２４画素のセグメント
中の６４０画素をカウントした後に同セグメントの最後
へスキップするようになる。例えば、Ｓ３＝１（状態
０）のときには、Ｃ１２〜Ｃ３のＮＯＲゲートの入力
は、Ｃ１０（ＳＡ＝１），Ｃ１１（ＳＢ＝１）及びＣ１
２（ＳＣ＝１）を除き、すべて０になる。Ｃ９〜Ｃ３の
すべてのＮＯＲゲートの入力が０であるのでＣ９〜Ｃ３
のＮＯＲゲートの出力は１であり、その結果、ＣＡＲＲ
Ｙ６４０信号が付勢された時にカウンタ２３２がクリア
される（０に設定される）。カウンタＣ１２〜Ｃ１０の
内容は変化しない。ただし、Ｃ１０に関してはＳＡ＝１
であるため、Ｃ１０のカウント入力においてはキャリー
信号が付勢される。要するに、クリアと桁上がりの組み
合わせによって、ビット５１２からビット１をゼロクリ
アしてビット１０２４をインクリメントする。

【００７８】ビットの重みがローテートされた時、カウ
ンタユニット２５８の論理はそのビット重みに従う。例
えば、Ｃ７が最上位ビット（４０９６位のビット）でＣ
８が最下位ビット（８位のビット、Ａ２〜Ａ０は常に
４，２及び１の位のビットである）の時には、Ｃ６は２
０４８位のビット、Ｃ５は１０２４位のビット、Ｃ４は
５１２位のビット、Ｃ３は２５６位のビット、Ｃ１２は
１２８位のビット、Ｃ１１は６４位のビット、Ｃ１０は
３２位のビット、Ｃ９は３２位のビットである。この状
態において、レジスタ２６０は、”００００１００
０００”を保持するので、セレクト線Ｓ８は１、他のラ
インはすべて０である。第４表によれば、この状態にお
いて各カウンタユニット２５８のＳＡ，ＳＢ，ＳＣ入力
は、Ｃ７（ＳＣ＝１）、Ｃ６（ＳＢ＝１）、Ｃ５（ＳＡ
＝１）すなわち４０９６位、２０４８位，１０２４位の
ビットを除いて、０である。ＡＮＤゲート２７２，２７
４及びＮＯＲゲート２７４は、期待どおり作用し、Ｃ７
〜Ｃ５以外の全てをクリアしてＣ５へキャリーを送る。

【００７９】イメージバンド幅がブロック高さの倍数、
例えば８倍の場合のための画素再編成変換装置について
説明したが、この変換装置の様々な変形は当業者には明
かであろう。例えば、他のブロックサイズも可能であ
り、一例を挙げれば、１６×１６画素のブロックも可能
であり、そのためには１つのビットカウンタ２１１をビ
ットカウンタＡ２〜Ａ０に追加し、１つのカウンタユニ
ット２５８をアレイ２５４に追加し、１つのセルをレジ
スタ２６０（図８）に追加する。クロック分周器２６２
の分周比を変えることによって、他の画像幅も可能であ
る。プログラマブル分周器を使用することにより、同一
回路で複数種類の幅が可能になる。幅が固定の回路に構
成するのであれば、メモリ２５２の利用されないメモリ
セル（すなわち、幅が６４０の場合、６４０〜１０２
３，１６６４〜２０４７等々のメモリセル）は用意する
必要がない。

【００８０】＜他の実施例：ＲＯＭベースのアドレス発
生器＞図１０はＲＯＭをアドレス発生器として使用し
た、再編集変換装置の他の実施例を示す。この変換装置
３００は１つのバンドメモリ３０２を有し、このバンド
メモリ３０２は、入力バス３０４より入力画素を受け取
り、出力バス３０６に出力画素を出力する。バンドメモ
リ３０２に対して、リードオンリーメモリ（ＲＯＭ）３
０８によりアドレスバス３１０を介しアドレスが与えら
れる。カウンタ３１２は、クロック線３１４上の画素ク
ロック信号によってクロッキングされ、リセット線３１
６上の信号によってリセットされる。カウンタ３１２は
バス３１８を介しＲＯＭ３０８のアドレス入力と接続さ
れる。変換装置６０（図２）の場合と同様、バンドメモ
リ３０２から出力すべき画素が読み出される前に入力画
素が上書きされないようにするため、リード／ライトコ
ントローラ３２０が設けられている。

【００８１】変換装置３００をラスターからブロックへ
の変換装置であるとする。最初に、変換装置３００に与
えられた入力画素はメモリ３０２内の連続したロケーシ
ョンに書き込まれ、この時にカウンタ３１２は単にクロ
ックサイクル毎に１ずつカウントアップする。この時点
では、ＲＯＭ３０８内のデータは、ＲＯＭ３０８への入
力が、ＲＯＭ３０８のメモリ３０２への出力でもある、
というようなものである（状態０）。しかし、メモリ３
０２が一杯になった後は、入力画素の上書きはもっと複
雑である。

【００８２】メモリ３０２が１イメージバンド分の画素
で一杯になった直後から、画素をブロック順に出力でき
る。この新しい状態、つまり状態１では、画素は入力時
とは異なった順序で出力されるので、出力した画素のメ
モリロケーションを、入力する画素を格納するため再度
使用しなければならない。その結果、２番目のイメージ
バンドの入力画素は最初のイメージバンドとは違うパタ
ーンで格納されることになる。

【００８３】格納された画素を新しい順序で正しく出力
させるために必要なアドレスシーケンスはＲＯＭ３０８
内に格納されており、カウンタ３１２のカウントアップ
動作によって出力される。カウンタ３１２は、上記例で
は、最初のイメージバンドの最後で３２７６７までカウ
ントし（状態０）、第２イメージバンドの最初の画素で
カウント値は３２７６８になる（状態１）。したがっ
て、第２イメージバンドのための新しい画素順序はＲＯ
Ｍ３０８内の３２７６８より始まるロケーションに格納
されている。ある実施例では、ＲＯＭ３０８の内容は、
前述のアドレス発生器中のいずれかの動作をシミュレー
ションすることによって生成される。

【００８４】当然、場合によっては、例えば８×８ブロ
ックの場合、入力アドレス及び出力アドレスの最初の３
ビットは同一であるので、この３ビットはＲＯＭ３０８
に格納せず、カウンタ３１２から直接、メモリ３０２へ
送ることができ、こうすることで１状態あたり４０９６
個のＲＯＭロケーションしか必要でなくなる。

【００８５】＜カラー及びサブサンプリング（subsampl
ing）＞図１１はカラー画素前圧縮処理システム３８０
内のラスターからブロックへの変換装置のブロック図で
ある。この処理システム３８０は、その格別に必要とす
るときに画素を処理するための多重化・サブサンプリン
グ論理３８２、３個の先入れ・先出し（ＦＩＦＯ）メモ
リ３８４、３個の再編成メモリ３８６、及び、アドレス
発生器３８８からなる。３つのラスター順の入力画素ス
トリーム（Ｙ，Ｃ_r，Ｃ_b）が論理３８２に入力する。Ｆ
ＩＦＯメモリ３８４は、論理３８２の出力に接続され、
必要な場合に論理３８２より出力される３つの出力画素
ストリーム（Ｙ，Ｃ_r，Ｃ_b）を成分ブロックにバッファ
する。アドレス発生器６４（Ｆｉｇ．２）の場合と同
様、アドレス発生器３８８はクロック入力、リセット入
力、アドレス出力を有する。アドレス発生器３８８のア
ドレス出力は、３個の再編成メモリ３８６のアドレス入
力にアドレスバス３９０により接続され、同バスは各再
編成メモリ３８６に同一のアドレスを供給する。

【００８６】カラー画素処理動作においては、変換装置
３８０は、クロック毎に、画素の３つのカラー成分を論
理３８２に読み込んで処理し、処理後の成分をメモリ３
８６に格納する。これらの処理後の成分はラスター順に
メモリ３８６に書き込まれ、ある遅延時間後、アドレス
発生器３８８の働きにより、画素はブロック順にメモリ
３８６より論理３８２に読み出される。論理３８２は、
その画素を、恐らくさらに処理してからＦＩＦＯメモリ
３８４へ出力する。論理３８２は、サブサンプルされた
カラー成分に関する問題に対処するために設けられてい
る。

【００８７】アドレス発生器３８８の動作はアドレス発
生器６４の動作と同じである。すなわち、メモリの各ロ
ケーションは、ある状態ではあるシーケンスでアドレス
指定され、次の状態では次のシーケンスでアドレス指定
されるが、各状態で全てのアドレスが出力され、かつ状
態は最終的に繰り返しになる。アドレス発生器３８８と
アドレス発生器６４との一つの相違点は、アドレス発生
器３８８の単一の出力によって３個の再編集メモリ３８
６を並列に制御することである。実質的には、変換装置
６０は、１クロックあたり３つの入力カラー画素を１つ
の値としてメモリ６２に格納するならば、メモリ３８６
及びアドレス発生器３８８の組み合わせと等価である。

【００８８】論理３８２は、サブサンプリング・プロト
コルに従ってカラー成分をサブサンプリングするよう
な、ある種の実施例では、多少複雑である。例えば、
２：１：１サブサンプリング用ＪＰＥＧ規格では、２個
のカラー画素が、各カラー画素の輝度成分と、両カラー
画素に適用可能な２つの色差成分とにより表現される。
２：１：１サブサンプリングの場合、Ｃ_r及びＣ_b用のメ
モリ３８６を、輝度成分メモリの半分の大きさにするこ
とができ、アドレス発生器３８８の最下位ビット（Ａ
０）は使用されない。

【００８９】ＦＩＦＯメモリ３８４は、用途によって特
に必要となった場合に、３つの成分ストリームの相互で
画素の順序を入れ替えるために設けられている。ある用
途では、論理３８２は画素をブロック順に提供し、各画
素クロックサイクル毎に１画素の３成分を出力するが、
画像シンク（最終的な画像のユーザ／受取り手である装
置又はプロセス）では、ブロック中の画素の全ての第１
成分を含む１ブロック分を受取り、続いて１ブロック分
の第２成分を受け取り、最後に１ブロック分の第３成分
を受け取ることを期待する。ＦＩＦＯメモリ３８４は、
このような順序を可能にする。例えば、サブサンプリン
グなしで、各画素が１つの輝度成分、赤−緑の差の色差
（Ｃ_r）成分、青−緑の差の色差（Ｃ_b）成分からなるも
のとする。論理３８２は、各画素クロック毎に、１画素
の輝度成分、Ｃ_r成分、及びＣ_b成分をブロック順に出力
する。ＦＩＦＯメモリ３８４は、これらの成分を、最初
に１ブロック分の輝度成分が出力され、続いて１ブロッ
ク分のＣ_r成分が出力され、最後に１ブロック分のＣ_b成
分が出力されるようにバッファリングする。変換装置３
８０は、１クロックあたり１画素を処理するのでなく、
成分クロックの１サイクルあたりに１成分を処理するこ
とも可能である。かかるシステムにおいても、アドレス
発生器は依然として画素クロックによってクロッキング
されることになろう。１画素の各成分を同時に読み込ん
でもよいし（並列入力）、１度に一つずつ読み込んでも
よい（直列入力）。

【００９０】＜デジタル画像圧縮／伸長システム＞図１
２（ａ）は、画素をラスター順からブロック順へ並べ替
えてから圧縮するデジタル画像圧縮システム４００のブ
ロック図である。画像圧縮システム４００は、デジタル
画像ソース４０２、ラスターからブロックへの再編成変
換装置４０４、１ブロック単位のデータ圧縮装置４０６
からなる。ブロック数で表わした画像幅に応じて、アド
レス発生器１００（図３）、同２００（図５）、同２５
０（図８）、同３００（図１０）、あるいは同３８０
（図１１）を変換装置４０４用のアドレス発生器として
使用することができる。変換装置４０４は変換装置６０
（図２）と同様でよい。デジタル画像ソース４０２は画
素をラスター順に供給するが、データ圧縮装置４０２は
画素をブロック順に処理する。画素の再編成をするため
に、変換装置４０４がデジタル画像ソース４０２とデー
タ圧縮装置４０６の間に設けられている。データ圧縮装
置４０６は画像を符号化データとして出力するが、その
フォーマットはＨ．２６（ＣＣＩＴＴ，Ｓpecialists
Ｇroup onＣoding for Ｖisual Ｔelephony，Ｒecommen
dation Ｈ.２６１）、ＪＰＥＧ、ＭＰＥＧ、初期ＨＤＴ
Ｖ規格等、様々である。

【００９１】図１２（ｂ）はデジタル画像伸長システム
４２０のブロック図である。この画像伸長システム４２
０は、伸長後に画素をブロック順からラスター順に並べ
替えるもので、基本的に、図１２（ａ）の画像圧縮シス
テムを逆にしたものである。符号化された（ブロック圧
縮された）画像データは画像伸長システム４２０のブロ
ック単位伸長装置４２２に与えられ、１ブロックずつブ
ロックからラスターへの変換装置４２４へ送られ、この
変換装置４２４より画素がラスター順にデジタル画像シ
ンク４２６へ出力される。伸長装置４２２に供給される
符号化データは、データ圧縮装置４０６より出力された
符号化データであってもよい。画像シンク４２６は、実
施例によって様々で、記憶装置、ディスプレイ装置、あ
るいはラスター順画素ストリームを用いる他のプロセス
である。

【００９２】図１２（ｃ）は他の実施例のデジタル画像
圧縮システム４４０のブロック図である。この画像圧縮
システム４４０は画像ソース４４２から画素をラスター
順に受け取り、画像を表わすデータの符号化したブロッ
クを出力する。圧縮システム４４０は画像ソース４４
２、オプションのカラー変換器４４４、ラスタへからブ
ロックへの変換装置４４６、ブロックベースの変換器４
４８、エントロピー符号器４５０からなる。

【００９３】画像ソース４４２はデジタル画像をラスタ
ー順の画素ストリームとして出力する。画像ソース４４
２の出力はカラー変換器４４４（これが使用される場
合）の入力に接続される。このカラー変換器４４４は、
圧縮システムの設計上必要な場合、各画素のカラー座標
をあるカラー空間から他のカラー空間へ変換する。例え
ば、画像ソース４４２より供給される画素はカラー成分
がＲＧＢカラー空間上の座標であるが、圧縮システム４
４０の出力に、ＹＵＶ（Ｙ，Ｃ_r，Ｃ_b）カラー空間上の
カラー成分あるいはＣＹＭＫカラー空間上のカラー成分
を持つ画素が必要であるとすると、カラー変換器４４４
は１画素ずつ必要な変換を行なう。画像がモノクロ画像
であれば、カラー変換器４４４は通常必要でない。カラ
ー変換器４４４は画像をラスター順の画素群としてラス
ターからブロックへの変換装置４４６へ送り、これは画
素をブロック順にブロックベースの変換器４４８へ送
る。

【００９４】ブロックベース変換器４４８は、ある実施
例では離散的コサイン変換装置であるが、これはブロッ
ク中の画素の低い空間周波数成分が高い空間周波数成分
より多い画像を圧縮する場合に有効であるが、その他の
用途でも同様に有効である。ブロックベース変換器４４
８は変換したブロックをエントロピー符号器４５０へ出
力し、このエントロピー符号器４５０はこの変換後デー
タを、一般的なエントロピー符号化法によって符号化デ
ータブロックに符号化する。

【００９５】図１２（ｄ）はデジタル画像伸長システム
４６０のブロック図である。この画像伸長システム４６
０は、符号化データのブロックをラスター順に出力され
る画素ストリームへデコードするもので、圧縮システム
４４０の逆システムとして使用できる。伸長システム４
６０は、エントロピー復号器４６２、ブロックベースの
変換器４６４、画像シンク４７０からなる。

【００９６】画像データは画像伸長システム４６０に対
して符号化画像データブロックとして与えられるが、こ
れは普通、圧縮システム４４０のようなシステムにより
供給される。この符号化画像ブロックはエントロピー復
号器４６２に入力され、同復号器はエントロピー符号器
４５０の逆処理を行なって画像ブロックをブロックベー
ス変換器４６４へ出力する。ブロックベース変換器４６
４はブロックベース変換器４４８の逆変換を行ない、画
像の画素をブロック順にブロックからラスターへの変換
装置４６６に対し出力する。ブロックからラスターへの
変換装置４６６は画像の画素をブロック順からラスター
順へ並べ替え、画素をカラー変換器４６８へ出力する。
明らかなように、カラー変換器４８６はオプションであ
り、伸長システムの情報ストリーム中のブロックからラ
スターへの変換装置４６６の前に置くことできる。カラ
ー変換器４６８の出力は、それが利用されるならば、画
像シンク４７０へ供給される。この画像シンク４７０
は、記憶装置、ディスプレイ装置、あるいはラスター順
の画素ストリームを使用する他のプロセスである。

【００９７】本発明の好適な実施例と、それを実施する
最適態様を説明した。以上の記述は説明用であって本発
明を限定するものではない。当業者には、本明細書の記
述にてらし、本発明の多くの変形が明かになろう。あく
まで一例であるが、本発明の変換装置は、非画像用途に
おいて、あるストリーム中のデータエレメントを別のス
トリームに並べ替える必要があり、かつ、メモリが貴重
な場合に、使用可能である。さらに、入力及び出力画素
ストリームを単一画素のストリームとして述べたが、例
えば８画素を同時に受け取るような他のバス構成も可能
である。

【００９８】参考のために、クラス１及びクラス２のた
めの上記再編成変換装置をソフトウエアで実現するプロ
グラムの”Ｃ”言語ソースコードを次に示す。なお、こ
こに示したプログラムは、本発明の方法によりモノクロ
画像のラスターからブロックへの変換及びブロックから
ラスターへの変換を行なうためのルーチンのほかに、比
較のため、２つのメモリを使用する標準的な（従来の）
変換方法のためのルーチンも含んでいる。また、画像幅
は５１２ブロックと２５６ブロック、１ブロックは８×
８画素となっている。

【００９９】

【表１】

【０１００】

【表２】

【０１０１】

【表３】

【０１０２】

【表４】

【０１０３】

【表５】

【０１０４】

【表６】

【０１０５】

【発明の効果】以上の説明から明らかなように、請求項
１乃至請求項２８に定義した本発明によれば、モノクロ
画像又はカラー画像に関して、ラスターからブロックへ
の画素変換又はブロックからラスターへの画素変換を、
少ないメモリを用いて効率的に行なうことができる。特
に、請求項及びその従属項に記載の発明によれば画素変
換のためのハードウエアコストを最小にすることがで
き、請求項７及びその従属項に記載の発明によればイメ
ージバンド幅の選択自由度を増加させることができ、請
求項１３及びその従属項に記載の発明によればイメージ
バンド幅の選択自由度をさらに増加させることができ
る、等の効果を得られるものである。

【図面の簡単な説明】

【図１】代表的な２バンドメモリ方式の画素再編成変換
装置のブロック図である。

【図２】一つのアドレス発生器及び一つのバンドメモリ
を有する本発明による再編成変換装置の一実施例のブロ
ック図である。

【図３】キャリールーターを用いたアドレス発生器の第
１実施例のブロック図である。

【図４】図３に示したアドレス発生器に用いられるキャ
リールーターのブロック図である。

【図５】一つのキャリーレジスタと一つのカウンタアレ
イを用いたアドレス発生器の第２実施例のブロック図で
ある。

【図６】図５に示したキャリーレジスタのブロック図で
ある。

【図７】図５に示したカウンタアレイ中の一つのカウン
タを、関連した補助回路を含めて示すブロック図であ
る。

【図８】一つのキャリーレジスタと一つのカウンタアレ
イを用いたアドレス発生器の第３実施例のブロック図で
ある。

【図９】図８に示したカウンタアレイ中の一つのカウン
タを、関連した補助回路を含めて示すブロック図であ
る。

【図１０】アドレス発生ＲＯＭを含む本発明による再編
成変換装置の他の実施例のブロック図である。

【図１１】カラー成分を含む画素を処理するための本発
明による再編成変換装置の他の実施例のブロック図であ
る。

【図１２】（ａ）圧縮前にラスター順からブロック順へ
画素を並べ替えるデジタル画像圧縮システムのブロック
図である。（ｂ）伸長後にブロック順からラスター順へ画素を並べ
替えるデジタル画像伸長システムのブロック図である。（ｃ）はラスター順からブロック順へ画素を並べ替えて
からブロックベースの変換を画素に施すデジタル画像圧
縮システムのブロック図である。（ｄ）はブロックベースの変換を画素に施した後にブロ
ック順からラスター順へ画素を並べ替えるデジタル画像
伸長システムのブロック図である。

【符号の説明】

６０再編成変換装置６２バンドメモリ６４アドレス発生器６６リード／ライトコントローラ７０アドレスバス１００アドレス発生器１０２ビットカウンタ１０４モジュロ８カウンタ１０６キャリールーター１２０マルチプレクサアレイ１２２状態マシン１２４マルチプレクサ２００アドレス発生器２１０カウンタアレイ２１１カウンタ２１２キャリールーティングレジスタ２２０ＯＲゲート２２２データラッチ２２４マルチプレクサ２２６，２２８インバータ２３０カウンタユニット２３２カウンタ２３６マルチプレクサ２３９ＡＮＤゲート２５０アドレス発生器２５２８１９２画素メモリ２５４カウンタアレイ２５８カウンタユニット２６０キャリーレジスタ２６１ＯＲゲート２６２クロック分周器２７０，２７２ＡＮＤゲート２７４ＮＯＲゲート２７６ＯＲゲート３００再編成変換装置３０２バンドメモリ３０８アドレス発生ＲＯＭ３１０アドレスバス３１２カウンタ３２０リード／ライトコントローラ３８０再編成変換装置３８２多重化・サブサンプリング論理３８４ＦＩＦＯメモリ３８６再編成メモリ３８８アドレス発生器４００デジタル画像圧縮システム４０２デジタル画像ソース４０４再編成変換装置４０６ブロック単位のデータ圧縮装置４２０デジタル画像伸長システム４２２ブロック単位伸長装置４２４再編成変換装置４２６デジタル画像シンク４４０デジタル画像圧縮システム４４２画像ソース４４４カラー変換器４４６再編成変換装置４４８ブロックベース変換器４５０エントロピー符号器４６０デジタル画像伸長システム４６２エントロピー復号器４６４ブロックベース変換器４６６再編成変換装置４６８カラー変換器４７０画像シンク

Claims

【特許請求の範囲】

【請求項１】第１の順序で入力に与えられる、デジタ
ルのイメージバンドを表わす第１の画素ストリームを受
け取って、該デジタルのイメージバンドを表わす第２の
ストリームを出力に第２の順序で出力するための再編成
変換装置であり、ここにおいて、該第１の順序及び該第
２の順序はラスター順とブロック順より選ばれるもので
あって同一順序ではなく、該ブロック順におけるブロッ
クはＢ画素の幅及びＭ画素の高さを持つ２次元画素アレ
イであり、該イメージバンドは１列に並んだＭ個の該ブ
ロックであり、ＷはＭの整数Ｎ乗であり、Ｂ，Ｍ，Ｎは
正整数であって、少なくともＷ×Ｂ×Ｍ画素分の記憶容量を持ち、画素入
力、画素出力、アドレス入力、及び、該アドレス入力上
のアドレスにより指定されたメモリロケーションより画
素を取り出して、該取り出した画素を出力し、かつ、該
画素入力からの画素を該アドレスにより指定された該メ
モリロケーションに格納するための手段を有するバンド
メモリと、該第１ストリーム中の画素に同期した画素クロックに接
続されるとともに、カウント出力、キャリー入力及びキ
ャリー出力を有するモジュロＢカウンタと、それぞれカウント出力、キャリー入力及びキャリー出力
を有するＮ＋１個のモジュロＭカウンタのアレイと、該モジュロＭカウンタ及び該モジュロＢカウンタの各カ
ウント出力を該バンドメモリの該アドレス入力に接続す
るためのアドレスバスと、該モジュロＭカウンタのアレイに接続されかつ該モジュ
ロＢカウンタのキャリー出力に接続された、該モジュロ
Ｍカウンタ及び該モジュロＢカウンタの該キャリー出力
を該モジュロＭカウンタの選択されたキャリー入力に接
続するためのキャリー信号ルーターとを具備し、ここに
おいて、該モジュロＭカウンタによって生成されるアド
レスシーケンスが第１の状態では該第１の順序にアドレ
スを連続させ、該第１の状態に続く第２の状態では該第
２の順序にアドレスを連続させるように、キャリー入力
が選択されることによって、１つのイメージバンドの画
素を、該第１の状態において該第１の順序で該バンドメ
モリに読み込ませて、それを、次のイメージバンドの画
素を該第１の順序で読み込ませつつ、該第２の順序で出
力させる再編成変換装置。
【請求項２】請求項１記載の再編成変換装置におい
て、該キャリー信号ルーターは、該モジュロＭカウンタ及び該モジュロＢカウンタの該キ
ャリー出力を受け取り、選択したキャリー出力を該モジ
ュロＭカウンタのキャリー入力及び状態クロックとして
出力するよう接続された複数のマルチプレクサを具備
し、該複数のマルチプレクサの該選択は、該複数のマル
チプレクサの選択入力に入力された状態値によって決ま
り、かつ該状態クロックによってクロッキングされ、か
つ該選択入力に接続された、該状態値を提供するための
状態マシンを具備する、ことを特徴とする再編成変換装
置。
【請求項３】請求項２記載の再編成変換装置におい
て、該状態マシンは、該第１順序がラスター順で該第２
順序が該ブロック順の時にはある方向に、該第１順序が
該ブロック順で該第２順序が該ラスター順の時にはその
逆の方向に、状態をカウントする、ことを特徴とする再
編成変換装置。
【請求項４】請求項１記載の再編成変換装置におい
て、ＢとＭとが等しくないことを特徴とする再編成変換
装置。
【請求項５】請求項１記載の再編成変換装置におい
て、該イメージバンド中の各画素は複数のカラー成分か
らなることを特徴とする再編成変換装置。
【請求項６】請求項５記載の再編成変換装置におい
て、該複数のカラー成分は赤−緑−青（ＲＧＢ）カラー
空間上の座標であることを特徴とする再編成変換装置。
【請求項７】第１の順序で入力に与えられる、デジタ
ルのイメージバンドを表わす第１の画素ストリームを受
け取って、該デジタルのイメージバンドを表わす第２の
ストリームを出力に第２の順序で出力するための再編成
変換装置であり、ここにおいて、該第１の順序及び該第
２の順序はラスター順とブロック順より選ばれるもので
あって同一順序ではなく、該ブロック順におけるブロッ
クはＢ画素の幅及びＭ画素の高さを持つ２次元画素アレ
イであり、該イメージバンドは１列に並んだＷ個の該ブ
ロックであり、Ｗはベース整数Ｐの整数Ｎ乗であり、Ｍ
は該ベース整数Ｐの整数Ｑ乗であり、Ｂ，Ｍ，Ｎ，Ｐ，
Ｑ，Ｗは正整数であって、少なくともＷ×Ｂ×Ｍ画素分の記憶容量を持ち、画素入
力、画素出力、アドレス入力、及び、該アドレス入力上
のアドレスにより指定されたメモリロケーションより画
素を取り出して、該取り出した画素を出力し、かつ、該
画素入力からの画素を該アドレスにより指定された該メ
モリロケーションに格納するための手段を有するバンド
メモリと、該第１ストリーム中の画素に同期した画素クロックと接
続されるとともに、カウント出力、キャリー入力及びキ
ャリー出力を有するモジュロＢカウンタと、Ｎ＋Ｑ個のモジュロＰカウンタの循環接続のアレイとを
具備し、各モジュロＰカウンタはカウント出力、次に低
い順位のモジュロＰカウンタに相手先変更可能に接続さ
れたキャリー入力、及び、次に高い順位のモジュロＰカ
ウンタに相手先変更可能に接続されたキャリー出力を有
し、かつ、該モジュロＰカウンタ及び該モジュロＢカウンタの各カ
ウント出力を該バンドメモリの該アドレス入力に接続す
るためのアドレスバスと、該モジュロＰカウンタのアレイに接続されかつ該モジュ
ロＢカウンタのあるキャリー出力に接続されたキャリー
信号ルーターとを具備し、該キャリー信号ルーターは、ａ）現在の状態を指示するための手段、ｂ）該モジュロＢカウンタの該キャリー出力を、該現在
状態に応じて選択されたモジュロＰカウンタの該キャリ
ー入力へ送るための手段、及びｃ）１つのイメージバンドが完全に該バンドメモリに読
み込まれた時に該状態マシンを次の状態へ移行させるた
めの手段を具備する、ことによって、該現在の状態にお
いて該第１の順序で該バンドメモリに読み込まれた１つ
のイメージバンドの画素が、該次の状態において該第２
の順序で出力され、同時に次のイメージバンドの画素が
該次の状態において該第１の順序で読み込まれるような
アドレスシーケンスを該バンドメモリの該アドレス入力
に生成する、再編成変換装置。
【請求項８】請求項７記載の再編成変換装置におい
て、該状態マシンを該次の状態に移行させるための該手
段は、該選択されたモジュロＰカウンタの次に低い順位
に循環接続されたモジュロＰカウンタの該キャリー出力
に応答して該状態マシンを該次の状態へ移行させる、こ
とを特徴とする再編成変換装置。
【請求項９】請求項７記載の再編成変換装置におい
て、現在の状態を指示するための該手段はＮ＋Ｑ個のセ
ルからなる循環レジスタであり、該セル中の１つが特別
な値を保持し、該選択されたモジュロＰカウンタは該特
別値を保持した該セルに対応したモジュロＰカウンタで
ある、ことを特徴とする再編成変換装置。
【請求項１０】請求項９記載の再編成変換装置におい
て、該特別値は１であり、該Ｎ＋１個のセル中のその他
の値は０である、ことを特徴とする再編成変換装置。
【請求項１１】請求項１０記載の再編成変換装置にお
いて、該循環レジスタはさらに、ある現在状態から次の
状態への状態遷移毎に該循環レジスタの内容をＱセル分
ローテートさせるための手段を具備する、ことを特徴と
する再編成変換装置。
【請求項１２】請求項１１記載の再編成変換装置にお
いて、該循環レジスタはさらに、該第１の順序がラスタ
ー順でかつ該第２の順序がブロック順である時に該循環
レジスタの内容をＱセル分、ある方向へローテートさ
せ、該第１の順序がブロック順でかつ該第２の順序がラ
スター順である時に該循環レジスタの内容をＱセル分、
逆の方向へローテートさせるための手段を具備する、こ
とを特徴とする再編成変換装置。
【請求項１３】第１の順序で入力に与えられる、デジ
タルのイメージバンドを表わす第１の画素ストリームを
受け取って、該デジタルのイメージバンドを表わす第２
のストリームを出力に第２の順序で出力するための再編
成変換装置であり、ここにおいて、該第１の順序及び該
第２の順序はラスター順とブロック順より選ばれるもの
であって同一順序ではなく、該ブロック順におけるブロ
ックはＢ画素の幅及びＭ画素の高さを持つ２次元画素ア
レイであり、該イメージバンドは１列に並んだＷ個の該
ブロックであり、Ｗはベース整数Ｐの整数Ｎ乗より小さ
い整数であり、Ｍは該ベース整数Ｐの整数Ｑ乗であり、
Ｂ，Ｍ，Ｎ，Ｐ，Ｑ，Ｗは正整数であって、少なくともＷ×Ｂ×Ｍ画素分の記憶容量を持ち、画素入
力、画素出力、アドレス入力、及び、該アドレス入力上
のアドレスにより指定されたメモリロケーションより画
素を取り出して、該取り出した画素を出力し、かつ、該
画素入力からの画素を該アドレスにより指定された該メ
モリロケーションに格納するための手段を有するバンド
メモリと、該第１ストリーム中の画素に同期した画素クロックと接
続されるとともに、カウント出力、キャリー入力及びキ
ャリー出力を有するモジュロＢカウンタと、Ｎ＋Ｑ個のモジュロＰカウンタの循環接続のアレイとを
具備し、各モジュロＰカウンタはカウント出力、次に低
い順位のモジュロＰカウンタに相手先変更可能に接続さ
れたキャリー入力、及び、次に高い順位のモジュロＰカ
ウンタに相手先変更可能に接続されたキャリー出力を有
し、かつ該モジュロＰカウンタ及び該モジュロＢカウン
タの各カウント出力を該バンドメモリの該アドレス入力
に接続するためのアドレスバスと、該モジュロＰカウンタのアレイに接続されかつ該モジュ
ロＢカウンタのあるキャリー出力に接続されたキャリー
信号ルーターとを具備し、該キャリー信号ルーターは、ａ）現在の状態を指示するための手段；ｂ）該モジュロＢカウンタの該キャリー出力を、該現
在状態に応じて選択されたモジュロＰカウンタの該キャ
リー入力へ送るための手段、及びｃ）１つのイメージバンドが完全に該バンドメモリに
読み込まれた時に該状態マシンを次の状態へ移行させる
ための手段、を具備し、かつ、該画素クロックに同期し、該画素クロックのＷ×Ｂサイ
クル毎に１クロックサイクルを出力するクロック分周器
と、該クロック分周器に同期するとともに該Ｎ＋Ｑ個のモジ
ュロＰカウンタの循環接続アレイに接続された、該クロ
ック分周器の各クロックサイクルで、該モジュロＰカウ
ンタのカウント値を、Ｐ^Nの次の最高の倍数へ調整する
ためのスキップ手段とを具備することによって、該現在の状態において該第１の順序で該バンドメモリに
読み込まれた１つのイメージバンドのＷ×Ｍ個の画素
が、該次の状態において該第２の順序で出力され、同時
に次のイメージバンドの画素が該次の状態において該第
１の順序で読み込まれるようなアドレスシーケンスを該
バンドメモリの該アドレス入力に生成する、再編成変換
装置。
【請求項１４】請求項１３記載の再編成変換装置にお
いて、該バンドメモリは少なくともＰ^N×Ｂ×Ｍ画素分
の記憶容量を有する、ことを特徴とする再編成変換装
置。
【請求項１５】請求項１３記載の再編成変換装置にお
いて、該クロック分周器は、該モジュロＰカウンタの該
キャリー出力に接続されたクロック入力を持つ、Ｗ分の
１の分周器である、ことを特徴とする再編成変換装置。
【請求項１６】請求項１３記載の再編成変換装置にお
いて、該クロック分周器は、該画素クロックに接続され
たクロック入力を持ち、Ｗ×Ｂ分の１に分周する分周器
である、ことを特徴とする再編成変換装置。
【請求項１７】請求項１３記載の再編成変換装置にお
いて、該状態マシンを該次の状態に移行させるための該
手段は、該選択されたモジュロＰカウンタの次に低い順
位に循環接続されたモジュロＰカウンタの該キャリー出
力に応答して該状態マシンを該次の状態へ移行させる、
ことを特徴とする再編成変換装置。
【請求項１８】請求項１３記載の再編成変換装置にお
いて、現在の状態を指示するための該手段はＮ＋Ｑ個の
セルからなる循環レジスタであり、該セル中の１つが特
別な値を保持し、該選択されたモジュロＰカウンタは該
特別値を保持した該セルに対応したモジュロＰカウンタ
である、ことを特徴とする再編成変換装置。
【請求項１９】請求項１８記載の再編成変換装置にお
いて、該循環レジスタはさらに、ある現在状態から次の
状態への状態遷移毎に該循環レジスタの内容をＱセル分
ローテートさせるための手段を具備する、ことを特徴と
する再編成変換装置。
【請求項２０】第１の順序で入力に与えられる、デジ
タルのイメージバンドを表わす第１の画素ストリームを
受け取って、該デジタルのイメージバンドを表わす第２
のストリームを出力に第２の順序で出力するための再編
成変換装置であり、ここにおいて、該第１の順序及び該
第２の順序はラスター順とブロック順より選ばれるもの
であって同一順序ではなく、該ブロック順におけるブロ
ックはＢ画素の幅及びＭ画素の高さを持つ２次元画素ア
レイであり、該イメージバンドは１列に並んだＷ個の該
ブロックであり、かつ、Ｂ，Ｍ，Ｗは正整数であって、Ｘ＝Ｗ×Ｍとして、少なくともＸ×Ｂ画素分の記憶容量
を持ち、画素入力、画素出力、アドレス入力、及び、該
アドレス入力上のアドレスにより指定されたメモリロケ
ーションより画素を取り出して、該取り出した画素を出
力し、かつ、該画素入力からの画素を該アドレスにより
指定された該メモリロケーションに格納するための手段
を有するバンドメモリと、該第１ストリーム中の画素に同期した画素クロックと接
続されるとともに、カウント出力、キャリー入力及びキ
ャリー出力を有するモジュロＢカウンタと、該モジュロＢカウンタのキャリー出力に接続されたシー
ケンシャルカウンタと、アドレス入力が該シーケンシャルカウンタの出力に接続
され、かつデータ出力が該バンドメモリの該アドレス入
力に接続されたリードオンリーメモリ（ＲＯＭ）とを具
備し、ここにおいて、該ＲＯＭは複数の画像セグメント
を順に格納し、１つの画像セグメントはＸ個のＲＯＭロ
ケーションであって、Ｘ値はそれぞれ、ある画像セグメ
ントより第１の順序で読み出される第１の値系列と、そ
の直後の画像セグメントより第２の順序で読み出される
第２の値系列とが同一系列となるように順序付けられて
いる、再編成変換装置。
【請求項２１】ラスター順に入力に与えられる、デジ
タル画像を表わす入力画素ストリームを受け取るブロッ
クベース画像圧縮装置であって、少なくとも該デジタル画像の１つのイメージバンド分の
記憶容量を持ち、画素入力、画素出力、アドレス入力、
及び、該アドレス入力上のアドレスにより指定されたメ
モリロケーションより画素を取り出して、該取り出した
画素を出力し、かつ、該画素入力からの画素を該アドレ
スにより指定された該メモリロケーションに格納するた
めの手段を有するバンドメモリを具備し、ここにおい
て、該イメージバンドは、Ｍ画素の高さ及びＷ×Ｂ画素
の幅を持つ２次元画素アレイであり、Ｂは画素数で表わ
したブロックの幅であり、かつ、Ｗは該イメージバンド
中のブロック数であり、かつ、該画像圧縮装置の入力で受け取られる画素に同期し画素
クロックと接続されるとともに、カウント出力、キャリ
ー入力及びキャリー出力を有するモジュロＢカウンタ
と、モジュロＷ×Ｍでカウントし、カウント値をカウント出
力より出力するアドレスカウンタと、該アドレスカウンタ及び該モジュロＢカウンタの各カウ
ント出力を該バンドメモリの該アドレス入力に接続する
ためのアドレスバスと、該アドレスカウンタの内部キャリー出力及び該モジュロ
Ｂカウンタのキャリー出力に接続され、該キャリー出力
を該アドレスカウンタの選択された内部キャリー入力に
接続するためのキャリー信号ルーターとを具備し、ここ
において、第１のイメージバンドと第２のイメージバン
ドのためのアドレスシーケンスがラスターからブロック
へ順序つける関係であり、該第２のイメージバンドと第
３のイメージバンドのためのアドレスシーケンスもラス
ターからブロックへ順序付ける関係であるよう、該アド
レスカウンタによって生成されるアドレスシーケンスが
アドレスを順序付けるように、内部キャリー入力が選択
されることによって、各イメージバンドの画素をラスタ
ー順に該バンドメモリに読み込ませて、ブロック順に出
力させると同時に次のイメージバンドをラスター順に同
じアドレスの系列へ読み込み、かつ、ブロック順に出力された該イメージバンドの画像ブロッ
クを受け取るよう接続され、該画像ブロックを圧縮して
圧縮画像ブロックとするためのブロック圧縮装置を具備
する、ブロックベース画像圧縮装置。
【請求項２２】請求項２１記載のブロックベース画像
圧縮装置において、該ブロック圧縮装置はさらに、ブロ
ック単位のコサイン変換器及びエントロピー符号器を具
備する、ことを特徴とするブロックベース画像圧縮装
置。
【請求項２３】デジタル画像を表わす符号化されたブ
ロックの入力ストリームを入力より受け取り、復号され
た画像の画素をラスター順に出力する画像復号装置であ
り、ここにおいて、イメージバンドは、Ｍ画素の高さ及
びＷ×Ｂ画素の幅を持つ２次元の画素アレイからなり、
Ｂはブロック数で表わした１ブロックの幅であり、Ｗは
該イメージバンド中のブロック数であって、該入力より符号化されたブロックを受け取るよう接続さ
れ、各符号化されたブロックを画像ブロックへ復号し
て、各符号化されたブロックを構成する画素を、各符号
化されたブロックが復号された時に出力するためのブロ
ック復号器と、少なくとも該デジタル画像の１つのイメージバンド分の
記憶容量を持ち、画素入力、画素出力、アドレス入力、
及び、該アドレス入力上のアドレスにより指定されたメ
モリロケーションより画素を取り出して、該取り出した
画素を出力し、かつ、該画素入力からの画素を該アドレ
スにより指定された該メモリロケーションに格納するた
めの手段を有するバンドメモリと、該ブロック復号器より出力される画素に同期した画素ク
ロックと接続されるとともに、カウント出力、キャリー
入力及びキャリー出力を有するモジュロＢカウンタと、モジュロＷ×Ｍでカウントし、カウント値をカウント出
力より出力するアドレスカウンタと、該アドレスカウンタ及び該モジュロＢカウンタの各カウ
ント出力を該バンドメモリの該アドレス入力に接続する
ためのアドレスバスと、該アドレスカウンタの内部キャリー出力及び該モジュロ
Ｂカウンタのキャリー出力に接続され、該キャリー出力
を該アドレスカウンタの選択された内部キャリー入力に
接続するためのキャリー信号ルーターとを具備し、ここ
において、第１のイメージバンドと第２のイメージバン
ドのためのアドレスシーケンスがブロックからラスター
へ順序付ける関係であり、該第２のイメージバンドと第
３のイメージバンドのためのアドレスシーケンスもブロ
ックからラスターへ順序付ける関係であるよう、該アド
レスカウンタによって生成されるアドレスシーケンスが
アドレスを順序付けるように、内部キャリー入力が選択
されることによって、各イメージバンドの画素をブロッ
ク順に該バンドメモリに読み込ませて、ラスター順に出
力させると同時に次のイメージバンドをブロック順に同
じアドレスの系列へ読み込む、画像復号装置。
【請求項２４】請求項２３の画像復号装置において、
該ブロック復号器はさらにエントロピー復号器及びブロ
ック単位の逆コサイン変換装置を具備する、ことを特徴
とする画像復号装置。
【請求項２５】再編成変換装置によって第１の画素順
序で受け取られて、該再編成変換装置により第２の画素
順序で出力されるところの、１つのイメージバンドを構
成する画素を並べ替えるための方法であって、ここにお
いて、該第１の画素順序及び該第２の画素順序はラスタ
ー順とブロック順より選ばれた異順序であり、マルチステージカウンタを用いて第１のアドレスシーケ
ンスを生成するステップ、ただし、該マルチステージカ
ウンタの１ステージは該再編成変換装置に受け取られる
画素に同期してクロッキングされ、残りのステージは他
のステージのキャリー出力によってクロッキングされ、該第１のアドレスシーケンスを該バンドメモリのアドレ
ス入力へ供給するステップ、受け取った第１のイメージバンドの各画素を、該第１の
アドレスシーケンスのアドレスによって指定されたバン
ドメモリのロケーションに格納するステップ、該マルチステージカウンタのステージ間でキャリー信号
の送り先を変更するステップ、キャリー信号の送り先を変更した該マルチステージカウ
ンタを用いて第２のアドレスシーケンスを生成するステ
ップ、ただし、該第２のアドレスシーケンスが該バンド
メモリに格納された画素を該第２の画素順序で指定する
ように、該キャリー信号の送り先が変更され、該第２のアドレスシーケンスを該バンドメモリの該アド
レス入力へ供給するステップ、該第２アドレスシーケンスのアドレスにより指定された
バンドメモリのロケーションより第１のイメージバンド
の画素を出力するステップ、及び受け取った第２のイメ
ージバンドの画素を該第２アドレスシーケンスの該アド
レスにより指定された該ロケーションへ格納するステッ
プ、よりなる画素変換方法。
【請求項２６】請求項２５記載の画素変換方法であっ
て、後続の各イメージバンドが該バンドメモリに格納された
後に該マルチステージカウンタのステージ間のキャリー
信号の送り先を変更するステップ、キャリー信号の送り先が変更された該マルチステージカ
ウンタを用いて後続の各イメージバンドのためのアドレ
スシーケンスを生成するステップ、ただし、該アドレス
シーケンスが該バンドメモリに格納された画素を該第２
の画素順序で指定するように該キャリー信号の送り先が
変更され、該アドレスシーケンスを該バンドメモリの該アドレス入
力へ供給するステップ、該第２のアドレスシーケンスのアドレスによって指定さ
れたバンドメモリのロケーションに格納済みのイメージ
バンドの画素を出力するステップ、及び受け取った後続
イメージバンドの画素を該アドレスシーケンスの該アド
レスにより指定された該ロケーションに格納するステッ
プをさらに有することを特徴とする画素変換方法。
【請求項２７】請求項２５記載の画素変換方法におい
て、該ブロック順におけるブロックは、Ｂ画素の幅及び
Ｍ画素の高さを持つ２次元画素アレイであり、該イメー
ジバンドは１列に並んだＷ個のブロックであり、ＷはＭ
の整数Ｎ乗であり、Ｂ，Ｍ，Ｎ及びＷは正整数である、
ことを特徴とする画素変換方法。
【請求項２８】請求項２７記載の画素変換方法におい
て、該アドレスシーケンス生成ステップは、モジュロＢカウンタと、Ｎ＋１個のモジュロＭカウンタ
のアレイとによって、イメージバンド内の画素の位置を
指示するステップ、及び該Ｎ＋１個のモジュロＭカウン
タのアレイのキャリー入力とキャリー出力を、あるイメ
ージバンドのためのアドレスシーケンスが第１の順序
で、その次のイメージバンドのためのアドレスシーケン
スが第２の順序になるように、接続変更するステップか
らなることを特徴とする画素変換方法。