JPH0638631B2 - 高圧回路 - Google Patents
高圧回路Info
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- JPH0638631B2 JPH0638631B2 JP27671885A JP27671885A JPH0638631B2 JP H0638631 B2 JPH0638631 B2 JP H0638631B2 JP 27671885 A JP27671885 A JP 27671885A JP 27671885 A JP27671885 A JP 27671885A JP H0638631 B2 JPH0638631 B2 JP H0638631B2
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はテレビジョン等の高圧回路に係り、特に大出力
が安定に取り出せる高圧回路に関するものである。
が安定に取り出せる高圧回路に関するものである。
近年、陰極線管を用いた大形投写形ディスプレイが開発
されており、その高輝度化のためには投写管に大電力を
供給する必要がある。従来この目的のための高圧回路と
しては、フライバックトランスを複数用いるため、複数
の高圧回路を設け、これら複数の高圧回路の出力電流を
バランスさせる回路を設けたものが知られている。例え
ば特開昭５６−１４９１７８号公報、特開昭５９−１０
３４７２号公報である。しかし、高圧回路がフライバッ
クトランスと同数必要なため、回路規模が大きくなる点
や、出力電流をバランスさせる従来の制御回路はそのル
ープ内に時定数回路である高圧出力回路が含まれていた
ため、制御の応答速度が遅いという問題があった。
されており、その高輝度化のためには投写管に大電力を
供給する必要がある。従来この目的のための高圧回路と
しては、フライバックトランスを複数用いるため、複数
の高圧回路を設け、これら複数の高圧回路の出力電流を
バランスさせる回路を設けたものが知られている。例え
ば特開昭５６−１４９１７８号公報、特開昭５９−１０
３４７２号公報である。しかし、高圧回路がフライバッ
クトランスと同数必要なため、回路規模が大きくなる点
や、出力電流をバランスさせる従来の制御回路はそのル
ープ内に時定数回路である高圧出力回路が含まれていた
ため、制御の応答速度が遅いという問題があった。
本発明の目的は上記従来技術の欠点を除去し、一つの高
圧出力回路で複数のフライバックトランスを駆動でき、
さらに複数のフライバックトランスの出力電流を高速で
バランスさせることが可能な高圧回路を提供することに
ある。
圧出力回路で複数のフライバックトランスを駆動でき、
さらに複数のフライバックトランスの出力電流を高速で
バランスさせることが可能な高圧回路を提供することに
ある。
上記目的を達成するため、本発明による高圧回路は、複
数設けたフライバックトランスの１次側を１つの高圧出
力回路に接続し、さらにフライバックトランスの２次側
の低圧側端子に昇圧比のバラツキを補正する加算電圧源
を設けると共に、この加算電圧源を制御することにより
複数のフライバックトランスの出力電流を高速でバラン
スさせるものである。
数設けたフライバックトランスの１次側を１つの高圧出
力回路に接続し、さらにフライバックトランスの２次側
の低圧側端子に昇圧比のバラツキを補正する加算電圧源
を設けると共に、この加算電圧源を制御することにより
複数のフライバックトランスの出力電流を高速でバラン
スさせるものである。
以下、本発明の一実施例を第１図により説明する。第１
図において、１はスイッチングパルス入力端子、２は高
圧出力用スイッチングトランジスタ、３はダンパーダイ
オード、４は共振コンデンサ、５ａ，５ｂはフライバッ
クトランス、６ａ，６ｂは高圧整流ダイオード、７ａ，
７ｂは高圧出力端子、８ａ，８ｂ，９ａ，９ｂは抵抗
器、10a,10bは加算電圧源制御回路、11a,11bは加算電圧
源、12a,12bはコンデンサ、13は基準電圧源、14は電源
入力端子である。
図において、１はスイッチングパルス入力端子、２は高
圧出力用スイッチングトランジスタ、３はダンパーダイ
オード、４は共振コンデンサ、５ａ，５ｂはフライバッ
クトランス、６ａ，６ｂは高圧整流ダイオード、７ａ，
７ｂは高圧出力端子、８ａ，８ｂ，９ａ，９ｂは抵抗
器、10a,10bは加算電圧源制御回路、11a,11bは加算電圧
源、12a,12bはコンデンサ、13は基準電圧源、14は電源
入力端子である。
次に図を用いて動作を説明する。
スイッチングパルス入力端子１にスイッチングパルス
（通常は水平同期パルス）が入力されると、スイッチン
グトランジスタ２はスイッチング動作し、フライバック
トランス５ａ，５ｂの１次側にパルス電流が流れ、それ
ぞれの２次側に高電圧が誘起される。整流ダイオード６
ａ，６ｂによりこの高電圧を整流し、高圧出力端子７
ａ，７ｂに直流高電圧が出力される。高圧出力端子７ａ
に出力される直流高電圧は、抵抗器８ａ，９ａにより分
割され、加算電圧源制御回路10aの一方の入力として加
えられる。加算電圧源制御回路10aのもう一方の入力と
して、基準電圧源13からの基準電圧が加えられ、加算電
圧源制御回路10aはその２つの入力が等しくなる様に加
算電圧源11aを制御し、高圧出力端子７ａから出力され
る直流高電圧を一定に安定化させている。また、高圧出
力端子７ｂから出力される直流高電圧も抵抗器８ｂ，９
ｂ、加算電圧源制御回路10b，加算電圧源11bにより同様
に安定化されている。また、２つの加算電圧源制御回路
10a,10bの基準電圧として同一のものを用いているの
で、高圧出力端子７ａ，７ｂから出力される直流高電圧
は同一の値となる。この回路は、主として多管式の投写
形ディスプレイ用に好適で、たとえば６管投写の場合、
ＲＧ，Ｂ一組の投写管に７ａを接続し、もう一組の投写
管に７ｂを接続する。
（通常は水平同期パルス）が入力されると、スイッチン
グトランジスタ２はスイッチング動作し、フライバック
トランス５ａ，５ｂの１次側にパルス電流が流れ、それ
ぞれの２次側に高電圧が誘起される。整流ダイオード６
ａ，６ｂによりこの高電圧を整流し、高圧出力端子７
ａ，７ｂに直流高電圧が出力される。高圧出力端子７ａ
に出力される直流高電圧は、抵抗器８ａ，９ａにより分
割され、加算電圧源制御回路10aの一方の入力として加
えられる。加算電圧源制御回路10aのもう一方の入力と
して、基準電圧源13からの基準電圧が加えられ、加算電
圧源制御回路10aはその２つの入力が等しくなる様に加
算電圧源11aを制御し、高圧出力端子７ａから出力され
る直流高電圧を一定に安定化させている。また、高圧出
力端子７ｂから出力される直流高電圧も抵抗器８ｂ，９
ｂ、加算電圧源制御回路10b，加算電圧源11bにより同様
に安定化されている。また、２つの加算電圧源制御回路
10a,10bの基準電圧として同一のものを用いているの
で、高圧出力端子７ａ，７ｂから出力される直流高電圧
は同一の値となる。この回路は、主として多管式の投写
形ディスプレイ用に好適で、たとえば６管投写の場合、
ＲＧ，Ｂ一組の投写管に７ａを接続し、もう一組の投写
管に７ｂを接続する。
この第１図の回路ではフライバックトランスを２個用い
た場合を示しているが、３個以上用いた場合でも、同様
に構成できるは明らかである。
た場合を示しているが、３個以上用いた場合でも、同様
に構成できるは明らかである。
第２図は、第７図の主要部を詳細に示した回路図であ
り、第１図の２個の高圧制御回路の一方だけを示してい
る。第２図において、加算電圧源11は制御トランジスタ
27,28、過負荷検出トランジスタ29、演算増幅器39、フ
ォトカプラ40などから構成されている。加算電圧源用電
源入力端子23には、フライバックトランス５の３次巻線
電圧をダイオード18で整流し、コンデンサ22で平滑した
約1200Vの直流電圧を加えている。また、フローティン
グ電源入力端子24,25には、フライバックトランス５の
３次巻線電圧をダイオード16,17で整流し、コンデンサ2
0,21で平滑した直流電圧を加えている。加算電源出力端
子26はフライバックトランス５の２次巻線の低圧側端子
に接続されているので、高圧出力端子７の高圧出力電圧
EHVは(1)式で表わされる。
り、第１図の２個の高圧制御回路の一方だけを示してい
る。第２図において、加算電圧源11は制御トランジスタ
27,28、過負荷検出トランジスタ29、演算増幅器39、フ
ォトカプラ40などから構成されている。加算電圧源用電
源入力端子23には、フライバックトランス５の３次巻線
電圧をダイオード18で整流し、コンデンサ22で平滑した
約1200Vの直流電圧を加えている。また、フローティン
グ電源入力端子24,25には、フライバックトランス５の
３次巻線電圧をダイオード16,17で整流し、コンデンサ2
0,21で平滑した直流電圧を加えている。加算電源出力端
子26はフライバックトランス５の２次巻線の低圧側端子
に接続されているので、高圧出力端子７の高圧出力電圧
EHVは(1)式で表わされる。
EHV＝E2＋V0 ………(1) 但し、E2は２次巻線電圧をダイオード６で整流した直流
電圧、V0は加算電圧源11の出力電圧である。フライバッ
クトランス５の２次巻線の低圧側には、交流的に低イン
ピーダンスを実現するためのコンデンサ19と加算電圧源
11が故障時の保護回路としてダイオード15が設けられて
いる。
電圧、V0は加算電圧源11の出力電圧である。フライバッ
クトランス５の２次巻線の低圧側には、交流的に低イン
ピーダンスを実現するためのコンデンサ19と加算電圧源
11が故障時の保護回路としてダイオード15が設けられて
いる。
加算電圧源11の出力電圧V0は(2)式で表わされる。
但し、R36は抵抗器36の抵抗値、R37は抵抗器37の抵抗
値、V35は抵抗器35の両端電圧である。
値、V35は抵抗器35の両端電圧である。
V35はフォトカプラ40の１次側である発光ダイオードを
流れる電流により変化でき、この発光ダイオードは加算
電圧源制御回路10に接続されている。
流れる電流により変化でき、この発光ダイオードは加算
電圧源制御回路10に接続されている。
制御トランジスタ27,28はトーテムポール接続となって
おり、抵抗器30,31,33、ダイオード38はこの２つの制御
トランジスタのコレクタ・エミッタ間電圧VCEをバラン
スさせるために設けられている。高圧放電などにより異
常高圧出力電流が流れた場合、その異常電流を抵抗32で
検出してトランジスタ29を導通させ、制御トランジスタ
27,28をカットオフさせ、トランジスタを破壊から保護
する構成となっている。
おり、抵抗器30,31,33、ダイオード38はこの２つの制御
トランジスタのコレクタ・エミッタ間電圧VCEをバラン
スさせるために設けられている。高圧放電などにより異
常高圧出力電流が流れた場合、その異常電流を抵抗32で
検出してトランジスタ29を導通させ、制御トランジスタ
27,28をカットオフさせ、トランジスタを破壊から保護
する構成となっている。
加算電圧源制御回路10は、誤差増幅用差動トランジスタ
44,46、抵抗器45からなり、エミッタフォロワの高圧検
出トランジスタ47のエミッタに設けた可変抵抗器48の出
力電圧と、抵抗器42、ツェナーダイオード43からなる基
準電圧源13の出力電圧が等しくなる様に、フォトカプラ
40を介して加算電圧源11を制御し、高圧を安定化させて
いる。
44,46、抵抗器45からなり、エミッタフォロワの高圧検
出トランジスタ47のエミッタに設けた可変抵抗器48の出
力電圧と、抵抗器42、ツェナーダイオード43からなる基
準電圧源13の出力電圧が等しくなる様に、フォトカプラ
40を介して加算電圧源11を制御し、高圧を安定化させて
いる。
第３図は、この高圧回路のレギュレーション特性を示し
ている。曲線49は従来の高圧回路のレギュレーション特
性、曲線49′は本発明の高圧回路のレギュレーション特
性、曲線50は本発明の高圧回路における加算電圧源の出
力電圧特性を示している。
ている。曲線49は従来の高圧回路のレギュレーション特
性、曲線49′は本発明の高圧回路のレギュレーション特
性、曲線50は本発明の高圧回路における加算電圧源の出
力電圧特性を示している。
第４図は、本発明の高圧回路の第一の実施例の変形例を
詳細に示す回路図である。第２図では、加算電圧源11を
シリーズレギュレータで構成しているのに対し、第４図
ではスイッチングレギュレータで構成している点が異な
っている。
詳細に示す回路図である。第２図では、加算電圧源11を
シリーズレギュレータで構成しているのに対し、第４図
ではスイッチングレギュレータで構成している点が異な
っている。
第４図の動作を説明する。
加算電圧源11は、スイッチングトランジスタ53、高周波
トランス55、整流ダイオード56などからなる。スイッチ
ングパルス入力端子52にスイッチングパルスが入力され
ると、スイッチングトランジスタ53はスイッチング動作
し、高周波トランス55の２次側に高電圧が誘起される。
この高電圧を整流ダイオード56で整流し、第２図の場合
と同様に加算電圧源出力端子26からフライバックトラン
ス５の２次側低圧側端子に加算電圧源出力電圧を加えて
いる。この加算電圧源11の出力電圧は、加算電圧源用電
源入力端子23に加えられる電源電圧に比例するので、第
４図の回路では加算電圧源制御回路10は、端子23に加え
られる電源電圧を制御する回路となっている。加算電源
制御回路10は、誤差増幅用差動トランジスタ44,46、電
源制御トランジスタ67などからなり、エミッタフォロワ
の高圧検出トランジスタ47のエミッタに設けた可変抵抗
器48の出力電圧と、抵抗器42、ツェナーダイオード43か
らなる基準電圧源13の出力電圧が等しくなる様に、加算
電圧源11を制御し、高圧を安定化させている。制御トラ
ンジスタ67は、そのコレクタ電圧の制御範囲が広いコモ
ンエミッタ形を用いている。また、加算電圧源を駆動す
るスイッチングパルスと高圧出力回路を駆動するスイッ
チングパルスの周波数は同一でなくても良い。
トランス55、整流ダイオード56などからなる。スイッチ
ングパルス入力端子52にスイッチングパルスが入力され
ると、スイッチングトランジスタ53はスイッチング動作
し、高周波トランス55の２次側に高電圧が誘起される。
この高電圧を整流ダイオード56で整流し、第２図の場合
と同様に加算電圧源出力端子26からフライバックトラン
ス５の２次側低圧側端子に加算電圧源出力電圧を加えて
いる。この加算電圧源11の出力電圧は、加算電圧源用電
源入力端子23に加えられる電源電圧に比例するので、第
４図の回路では加算電圧源制御回路10は、端子23に加え
られる電源電圧を制御する回路となっている。加算電源
制御回路10は、誤差増幅用差動トランジスタ44,46、電
源制御トランジスタ67などからなり、エミッタフォロワ
の高圧検出トランジスタ47のエミッタに設けた可変抵抗
器48の出力電圧と、抵抗器42、ツェナーダイオード43か
らなる基準電圧源13の出力電圧が等しくなる様に、加算
電圧源11を制御し、高圧を安定化させている。制御トラ
ンジスタ67は、そのコレクタ電圧の制御範囲が広いコモ
ンエミッタ形を用いている。また、加算電圧源を駆動す
るスイッチングパルスと高圧出力回路を駆動するスイッ
チングパルスの周波数は同一でなくても良い。
第５図は本発明の第２の実施例を示すブロック図であ
る。第５図において、７は高圧出力端子、８，９，57a,
57b,59,60,61,62は抵抗器、58は演算増幅器である。
る。第５図において、７は高圧出力端子、８，９，57a,
57b,59,60,61,62は抵抗器、58は演算増幅器である。
第５図は、高圧出力端子が１つになった点と、２つのフ
ライバックトランス５ａ，５ｂの出力電流を検出し、こ
の２つのフライバックトランス５ａ，５ｂの出力電流を
バランスさせる回路を付加した点で第１図と異ってい
る。
ライバックトランス５ａ，５ｂの出力電流を検出し、こ
の２つのフライバックトランス５ａ，５ｂの出力電流を
バランスさせる回路を付加した点で第１図と異ってい
る。
次に図を用いて動作を説明する。
第５図は、直視形や単管投写形に大出力高圧回路が必要
な場合に好適であり、この用途では高圧出力端子では各
フライバックトランス出力を並列接続するため、各フ
ライバックトランスの出力電流をバランスさせる回路が
必要となる。
な場合に好適であり、この用途では高圧出力端子では各
フライバックトランス出力を並列接続するため、各フ
ライバックトランスの出力電流をバランスさせる回路が
必要となる。
従来、このフライバックトランスの出力電流をバランス
させる回路は、フライバックトランスと同じ数だけ設け
た高圧出力回路の電源電圧を制御する回路であったた
め、高圧出力回路が時定数回路となりその応答速度は十
分ではなかった。本実施例では、２つのフライバックト
ランス５ａ，５ｂの低圧側に設けた加算電圧源11a,11b
の低圧側端子とアース間に各フライバックトランスの高
圧出力電流を検出する電流検出抵抗器57a,57bを設け、
この抵抗の端子電圧を演算増幅器58に入力し、この演算
増幅器58の出力電圧を加算電源制御回路10aに入力する
ことにより、各フライバックトランスの高圧出力電流が
等しくなる様に構成されている。
させる回路は、フライバックトランスと同じ数だけ設け
た高圧出力回路の電源電圧を制御する回路であったた
め、高圧出力回路が時定数回路となりその応答速度は十
分ではなかった。本実施例では、２つのフライバックト
ランス５ａ，５ｂの低圧側に設けた加算電圧源11a,11b
の低圧側端子とアース間に各フライバックトランスの高
圧出力電流を検出する電流検出抵抗器57a,57bを設け、
この抵抗の端子電圧を演算増幅器58に入力し、この演算
増幅器58の出力電圧を加算電源制御回路10aに入力する
ことにより、各フライバックトランスの高圧出力電流が
等しくなる様に構成されている。
従って、時定数回路である高圧出力回路が制御ループ内
にないため、制御の応答速度が速い効果がある。
にないため、制御の応答速度が速い効果がある。
第６図は、第５図のブロック図を実現する詳細な回路図
を示している。加算電圧源11a,11bとしては第２図と同
一のシリーズレギュレータを用い、加算電圧源制御回路
10a,10bも第２図と同一の差動増幅器を用いている。各
フライバックトランスの高圧出力電流の検出は、加算電
圧源電流を得ているフライバックトランスの３次巻線の
低圧側に抵抗器57a,57bを設けて行っている。
を示している。加算電圧源11a,11bとしては第２図と同
一のシリーズレギュレータを用い、加算電圧源制御回路
10a,10bも第２図と同一の差動増幅器を用いている。各
フライバックトランスの高圧出力電流の検出は、加算電
圧源電流を得ているフライバックトランスの３次巻線の
低圧側に抵抗器57a,57bを設けて行っている。
コンデンサ63a,63bはこの３次巻線の低圧側端子を交流
的にアースに落とすため設けられている。この回路のそ
の他の動作は第２図での説明と同様である。
的にアースに落とすため設けられている。この回路のそ
の他の動作は第２図での説明と同様である。
以上説明した様に、本発明によれば、複数個設けたフラ
イバックトランスの１次側を１つの高圧出力回路に接続
し、これらのフライバックトランスの２次側の低圧側端
子に昇圧比のバラツキを補正する加算電圧源を設けたの
で、１つの高圧出力回路で複数のフライバックトランス
を駆動でき、経済的な大出力高圧回路が実現できる効果
がある。また、フライバックトランスの２次側に設けた
加算電圧源を制御することにより、複数のフライバック
トランスの出力電流のバラツキをすばやく修正できるの
で、高圧回路の安定性を向上できる効果がある。
イバックトランスの１次側を１つの高圧出力回路に接続
し、これらのフライバックトランスの２次側の低圧側端
子に昇圧比のバラツキを補正する加算電圧源を設けたの
で、１つの高圧出力回路で複数のフライバックトランス
を駆動でき、経済的な大出力高圧回路が実現できる効果
がある。また、フライバックトランスの２次側に設けた
加算電圧源を制御することにより、複数のフライバック
トランスの出力電流のバラツキをすばやく修正できるの
で、高圧回路の安定性を向上できる効果がある。
第１図は本発明の高圧回路の一実施例を示すブロック
図、第２図は第１図のブロック図を実現する第１の詳細
な回路図、第３図は第２図の回路動作を説明するための
特性図、第４図は第１図のブロック図を実現する第２の
詳細な回路図、第５図は本発明の高圧回路の第２の実施
例を示すブロック図、第６図は第５図のブロック図を実
現する詳細な回路図である。 １……スイッチングパルス入力端子 ２……スイッチングトランジスタ ３……ダンパーダイオード ４……共振コンデンサ ５，５ａ，５ｂ……フライバックトランス ６，６ａ，６ｂ……高圧整流ダイオード ７，７ａ，７ｂ……高圧出力端子 ８，８ａ，８ｂ，９，９ａ，９ｂ……抵抗器 10,10a,10b……加算電圧源制御回路 11,11a,11b……加算電圧源 12,12a,12b……コンデンサ 13……基準電圧源 14……電源入力端子 15,15a,15b,16,16a,16b,17,17a,17b,18,18a,18b……ダ
イオード 19,19a,19b,20,20a,20b,21,21a,21b,22,22a,22b……コ
ンデンサ 23,23a,23b……加算電圧源用電源入力端子 24,24a,24b,25,25a,25b……フローティング電源入力端
子 26,26a,26b……加算電圧源出力端子 27,28……制御トランジスタ 29……過負荷検出トランジスタ 30,31,32,33,34,35,36,37……抵抗器 38……ダイオード、39……演算増幅器 40,40a,40b……フォトカプラ 41……コンデンサ 42,45,45a,45b……抵抗器 43……ツェナーダイオード 44,44a,44b,46,46a,46b……誤差増幅用差動トランジス
タ 47……検出用トランジスタ 48……可変抵抗器 49,49′……高圧レギュレーション特性 50……加算電圧源出力電圧特性 51……電源入力端子 52……スイッチングパルス入力端子 53……スイッチングトランジスタ 54……コンデンサ、55……高周波トランス 56……整流ダイオード 57a,57b……電流検出抵抗器 58……演算増幅器 59,60,61,62,66……抵抗器 63a,63b……コンデンサ 64,65……電源入力端子 67……電源制御トランジスタ
図、第２図は第１図のブロック図を実現する第１の詳細
な回路図、第３図は第２図の回路動作を説明するための
特性図、第４図は第１図のブロック図を実現する第２の
詳細な回路図、第５図は本発明の高圧回路の第２の実施
例を示すブロック図、第６図は第５図のブロック図を実
現する詳細な回路図である。 １……スイッチングパルス入力端子 ２……スイッチングトランジスタ ３……ダンパーダイオード ４……共振コンデンサ ５，５ａ，５ｂ……フライバックトランス ６，６ａ，６ｂ……高圧整流ダイオード ７，７ａ，７ｂ……高圧出力端子 ８，８ａ，８ｂ，９，９ａ，９ｂ……抵抗器 10,10a,10b……加算電圧源制御回路 11,11a,11b……加算電圧源 12,12a,12b……コンデンサ 13……基準電圧源 14……電源入力端子 15,15a,15b,16,16a,16b,17,17a,17b,18,18a,18b……ダ
イオード 19,19a,19b,20,20a,20b,21,21a,21b,22,22a,22b……コ
ンデンサ 23,23a,23b……加算電圧源用電源入力端子 24,24a,24b,25,25a,25b……フローティング電源入力端
子 26,26a,26b……加算電圧源出力端子 27,28……制御トランジスタ 29……過負荷検出トランジスタ 30,31,32,33,34,35,36,37……抵抗器 38……ダイオード、39……演算増幅器 40,40a,40b……フォトカプラ 41……コンデンサ 42,45,45a,45b……抵抗器 43……ツェナーダイオード 44,44a,44b,46,46a,46b……誤差増幅用差動トランジス
タ 47……検出用トランジスタ 48……可変抵抗器 49,49′……高圧レギュレーション特性 50……加算電圧源出力電圧特性 51……電源入力端子 52……スイッチングパルス入力端子 53……スイッチングトランジスタ 54……コンデンサ、55……高周波トランス 56……整流ダイオード 57a,57b……電流検出抵抗器 58……演算増幅器 59,60,61,62,66……抵抗器 63a,63b……コンデンサ 64,65……電源入力端子 67……電源制御トランジスタ
Claims (2)
- 【請求項１】高圧出力トランジスタ、ダンパーダイオー
ド、共振コンデンサ、フライバックトランスからなる高
圧回路において、フライバックトランスを複数設け、上
記複数のフライバックトランスの１次側に接続された１
個の高圧出力トランジスタと、上記複数のフライバック
トランスの２次側の低圧側端子にそれぞれ接続された加
算電圧源と、さらに上記複数のフライバックトランスに
それぞれ接続され、各々のフライバックトランスの出力
電圧を検出する検出回路と、上記検出回路の出力電圧と
あらかじめ設定された基準電圧とを比較し、この両者の
誤差が小さくなるように、上記複数の加算電圧源を制御
する制御回路を設けたことを特徴とする高圧回路。 - 【請求項２】上記複数のフライバックトランスの出力端
を並列接続し、上記複数の加算電圧源に各々その出力電
流を検出する出力電流検出回路を設け、上記出力電流検
出回路の各々の出力電圧が相等しくなるように上記複数
の加算電圧源を制御する制御回路を設けたことを特徴と
する特許請求の範囲第１項記載の高圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27671885A JPH0638631B2 (ja) | 1985-12-11 | 1985-12-11 | 高圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27671885A JPH0638631B2 (ja) | 1985-12-11 | 1985-12-11 | 高圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136968A JPS62136968A (ja) | 1987-06-19 |
| JPH0638631B2 true JPH0638631B2 (ja) | 1994-05-18 |
Family
ID=17573362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27671885A Expired - Lifetime JPH0638631B2 (ja) | 1985-12-11 | 1985-12-11 | 高圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638631B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128675A (ja) * | 1987-11-13 | 1989-05-22 | Murata Mfg Co Ltd | 高圧発生回路 |
| JPS648768A (en) * | 1987-07-01 | 1989-01-12 | Murata Manufacturing Co | High voltage generating circuit |
| JPH01133472A (ja) * | 1987-11-19 | 1989-05-25 | Toshiba Corp | 高圧安定化電源 |
-
1985
- 1985-12-11 JP JP27671885A patent/JPH0638631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136968A (ja) | 1987-06-19 |
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