JPH0667849A

JPH0667849A - 演算回路

Info

Publication number: JPH0667849A
Application number: JP4221280A
Authority: JP
Inventors: Hidehiro Kanemoto; 秀博金元
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-20
Filing date: 1992-08-20
Publication date: 1994-03-11

Abstract

(57)【要約】【目的】複数の演算モードを１組の演算器で実現した
演算回路を得る。【構成】５つの入力のうちで必要とする入力を反転又
は非反転した信号を入力となし、入力を反転した場合の
補正をキャリー入力によって行う３入力演算器５５と、
この３入力演算器５５の出力信号５６及び５つの入力の
うちで必要とする入力を反転又は非反転した信号を入力
となし、入力を反転した場合の補正をキャリー入力によ
って行う３入力演算器６２を備え、この３入力演算器６
２からの２種類のＡ側出力信号６３とＢ側出力信号６４
を、演算モード信号１４及びディクリメント信号１５、
インクリメント信号１６によっていずれかをセレクトす
るセレクタ６７を備え、このセレクタ６７より目的とす
る演算結果６８を得るようにしたものである。【効果】従来の演算回路と比べて論理量の少ない演算
回路が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、演算モード信号によ
り加算又は減算を行う演算回路に関するものである。

【０００２】

【従来の技術】従来技術として知られている演算回路に
おいて、例えば浮動小数点における指数部のバイアス付
き入力データ同士の演算で、入力データに関しては仮数
部の正規化シフト量に対する補正（マイナス又はプラ
ス）を伴うものである。

【０００３】今、以下に示される演算式（１）〜（４）
を行う場合について考える。（１）Ｒ＝Ｂ＋Ａ−Ｗ−Ｃ−Ｄｉｆｏｐ＝０，ｓｉｇ１＝０（２）Ｒ＝Ｂ＋Ａ−Ｗ−Ｃ−Ｄ−１ｉｆｏｐ＝０，ｓｉｇ１＝１（３）Ｒ＝Ｂ−Ａ＋Ｗ＋Ｃ−Ｄｉｆｏｐ＝１，ｓｉｇ２＝０（４）Ｒ＝Ｂ−Ａ＋Ｗ＋Ｃ−Ｄ＋１ｉｆｏｐ＝１，ｓｉｇ２＝１ここで、Ａはバイアス付き第１データＢはバイアス付き第２データＷはバイアス補正データＣは第１データのマイナス補正を表わす第３データＤは第２データのマイナス補正を表わす第４データｏｐは演算モード信号ｓｉｇ１はディクリメント信号ｓｉｇ２はインクリメント信号である。

【０００４】図２は従来の演算回路の一例を示す回路構
成図である。図２は上記演算式（１）〜（４）を実現し
た演算回路を示すものである。図２において、１はバイ
アス付き被演算数（Ｂ）、２はバイアス付き演算数
（Ａ）、３はバイアス値（Ｗ）、４は演算数２の補正値
（Ｃ）、５は被演算数１の補正値（Ｄ）、６は被演算数
１〜被演算数１の補正値５の入力を持ち、上記演算式
（１）を実現する５入力演算器、７は５入力演算器６の
出力信号、８は被演算数１〜被演算数１の補正値５の入
力を持ち、上記演算式（２）を実現する５入力演算器、
９は５入力演算器８の出力信号、１０は被演算数１〜被
演算数１の補正値５の入力を持ち、上記演算式（３）を
実現する５入力演算器、１１は５入力演算器１０の出力
信号、１２は被演算数１〜被演算数１の補正値５の入力
を持ち、上記演算式（４）を実現する５入力演算器、１
３は５入力演算器１２の出力信号、１４は演算モード信
号、１５は演算モード信号１４の値により有効になるデ
ィクリメント信号、１６は演算モード信号１４の値によ
り有効になるインクリメント信号、１７は各出力信号
７，９，１１，１３の入力を持ち、演算モード信号１
４，ディクリメント信号１５，インクリメント信号１６
によりセレクトされるセレクタ、１８はセレクタ１７に
より出力される演算結果である。

【０００５】図３は従来の演算回路の他の一例を示す回
路構成図である。図３は上記演算式（１）〜（４）を以
下に示される演算式（５），（６）のように変形して実
現した演算回路を示すものである。（５）Ｒ＝Ｂ＋Ａ−Ｗ−Ｃ−Ｄ−ｓｉｇ１ｉｆｏｐ＝０（６）Ｒ＝Ｂ−Ａ＋Ｗ−Ｃ−Ｄ＋ｓｉｇ２ｉｆｏｐ＝１

【０００６】図３において、１はバイアス付き被演算数
（Ｂ）、２はバイアス付き演算数（Ａ）、３はバイアス
値（Ｗ）、４は演算数２の補正値（Ｃ）、５は被演算数
１の補正値（Ｄ）、１４は演算モード信号、１５は演算
モード信号１４の値により有効になるディクリメント信
号、１６は演算モード信号１４の値により有効になるイ
ンクリメント信号、２０は被演算数１〜被演算数１の補
正値５の入力及びキャリー入力としてディクリメント信
号１５を持ち、上記演算式（５）を実現する５入力演算
器、２１は５入力演算器２０の出力信号、２２は被演算
数１〜被演算数１の補正値５の入力及びキャリー入力と
してインクリメント信号１６を持ち、上記演算式（６）
を実現する５入力演算器、２３は５入力演算器２２の出
力信号、２４は各出力信号２１，２３の入力を持ち、演
算モード信号１４によりセレクトされるセレクタ、２５
はセレクタ２４により出力される演算結果である。

【０００７】図４は図２又は図３の５入力演算器を４個
の２入力加算器で実現した場合の回路構成図である。図
４は図２又は図３に示される各５入力演算器６，８，１
０，１２又は２０，２２を一般的に使用される２入力加
算器で構成した時の図である。図４において、１はバイ
アス付き被演算数（Ｂ）、２はバイアス付き演算数
（Ａ）、３はバイアス値（Ｗ）、４は演算数２の補正値
（Ｃ）、５は被演算数１の補正値（Ｄ）、３０は被演算
数１と演算数２の各信号の加算を行う２入力加算器、３
１は２入力加算器３０の出力信号、３２はバイアス値３
と演算数２の補正値４の各信号の加算を行う２入力加算
器、３３は２入力加算器３２の出力信号、３４は出力信
号３３と被演算数１の補正値５の各信号の加算を行う２
入力加算器、３５は２入力加算器３４の出力信号、３６
は出力信号３１と出力信号３５の各信号の加算を行う２
入力加算器、３７は２入力加算器３６の出力信号であ
り、入力である被演算数１〜被演算数１の補正値５の加
算結果である。

【０００８】図５は図２又は図３の５入力演算器を２個
の３入力加算器で実現した場合の回路構成図である。図
５は図２又は図３に示される各５入力演算器６，８，１
０，１２又は２０，２２を３入力加算器で構成した時の
図である。図５において、１はバイアス付き被演算数
（Ｂ）、２はバイアス付き演算数（Ａ）、３はバイアス
値（Ｗ）、４は演算数２の補正値（Ｃ）、５は被演算数
１の補正値（Ｄ）、３８は被演算数１と演算数２とバイ
アス値３の各信号の加算を行う３入力加算器、３９は３
入力加算器３８の出力信号、４０は出力信号３９と演算
数２の補正値４と被演算数１の補正値５の各信号の加算
を行う３入力加算器、４１は３入力加算器４０の出力信
号であり、入力である被演算数１〜被演算数１の補正値
５の加算結果である。

【０００９】次に、上記従来の演算回路の動作について
説明する。図２において、入力信号である被演算数１〜
被演算数１の補正値５により各５入力演算器６，８，１
０，１２にデータが入力されると、例えば５入力演算器
６が演算式（１）の演算結果を出力信号７として出力す
る。以下同様に、５入力演算器８が演算式（２）の演算
結果を出力信号９として出力し、５入力演算器１０が演
算式（３）の演算結果を出力信号１１として出力し、５
入力演算器１２が演算式（４）の演算結果を出力信号１
３として出力する。各出力信号７，９，１１，１３はセ
クレタ１７に入力し、演算モード信号１４、ディクリメ
ント信号１５、インクリメント信号１６によりセレクト
され、演算結果１８が出力される。

【００１０】また、図３においては、図２の場合と異な
りディクリメント信号１５及びインクリメント信号１６
を５入力演算器２０，２２の中に含めており、２個の５
入力演算器２０，２２により回路を構成しているが、そ
の場合に、入力信号である被演算数１〜被演算数１の補
正値５とディクリメント信号１５及びインクリメント信
号１６は同時に決まっていなければならず、さもない
と、図２の場合と同様の時間で演算結果を出力すること
はできない。図２に示されるように、４個の５入力演算
器６，８，１０，１２を持つ場合では、ディクリメント
信号１５及びインクリメント信号１６が入力信号である
被演算数１〜被演算数１の補正値５よりも後で決まって
も（各５入力演算器６，８，１０，１２の出力信号７，
９，１１，１３よりも前であるならば）、演算速度に何
らの問題も生じない。

【００１１】

【発明が解決しようとする課題】上記したごとく従来の
演算回路は以上のように構成されており、図２に示され
る演算回路において、上記演算式（１）〜（４）までの
回路を組む場合に、４個の５入力演算器６，８，１０，
１２が必要となるために論理量が多くなる。もしも、図
３に示される演算回路のように、ディクリメント信号１
５及びインクリメント信号１６を５入力演算器２０，２
２の中に組み込めば、上記演算式（５），（６）に示さ
れるように２個の５入力演算器２０，２２で実現するこ
とが可能であるが、その場合に、ディクリメント信号１
５及びインクリメント信号１６が入力信号である被演算
数１〜被演算数１の補正値５よりも遅い場合では、図２
に示されるように４個の５入力演算器６，８，１０，１
２で実現した回路と比較して、図３に示される演算回路
では、その演算結果２５が出力されるのに時間がかか
る。このことは、ディクリメント信号１５又はインクリ
メント信号１６が決まってから初めて演算が開始される
からである。

【００１２】すなわち、図２に示される演算回路では、
ディクリメント信号１５及びインクリメント信号１６は
入力信号である被演算数１〜被演算数１の補正値５より
も後で決まっても問題がないが、論理量が多くなるとい
う問題点があった。また、図３に示される演算回路では
論理量は図２に示される演算回路のほぼ半分で済むこと
になるが、ディクリメント信号１５及びインクリメント
信号１６が入力信号である被演算数１〜被演算数１の補
正値５よりも遅い場合には、図２に示される演算回路と
比較して、演算回路の演算結果２５が出力されるのに時
間がかかるという問題点があった。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、ディクリメント信号及びインク
リメント信号の決定が遅くなっても、４個の演算器で実
現した回路の場合と同等の時間で演算することができ、
かつ論理量を大幅に減少させることができる演算回路を
得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係わる演算回
路は、５つの入力のうちで必要とする入力を反転又は非
反転した信号を入力となし、入力を反転した場合の補正
をキャリー入力によって行う３入力の第１の演算器と、
この第１の演算器の出力信号及び５つの入力のうちで必
要とする入力を反転又は非反転した信号を入力となし、
入力を反転した場合の補正をキャリー入力によって行う
３入力の第２の演算器を備え、この第２の演算器から２
種類の出力信号を、演算モード信号及びディクリメント
信号、インクリメント信号によっていずれかをセレクト
するようにしたものである。

【００１５】

【作用】この発明における演算回路において、５つの入
力のうちで必要とする入力を反転又は非反転する回路
は、演算モード信号による演算器の重複をなくすために
論理量が削減できる。また、演算器からの２種類の出力
信号を、演算モード信号及びディクリメント信号、イン
クリメント信号によっていずれかをセレクトする回路
は、ディクリメント信号とインクリメント信号による演
算器の重複をなくすために論理量が削減でき、かつ演算
の最後に実行をするために、演算器の出力までにディク
リメント信号及びインクリメント信号が決まっていれ
ば、入力信号より遅くなっても何ら影響がない。

【００１６】

【実施例】

実施例１．まず、演算式の用途について説明する。演算
式は浮動小数点指数部の結果を表わし、演算モードとし
ては乗算又は除算を表わす。すなわち、演算数及び被演
算数とは浮動小数点乗算の乗数と被乗数の指数部又は浮
動小数点除算の除数と被除数の指数部であり、乗算は指
数部の加算となり、除算は指数部の減算となる。演算数
（Ａ）及び被演算数（Ｂ）のバイアス付きとはマイナス
表現の一手法であり、２つの補数におけるマイナス表現
に対し、マイナスの最大値がゼロとなるようにその数に
バイアス値（Ｗ）を設定し、演算数あるいは被演算数に
バイアス数を足すことによって見かけ上演算数及び被演
算数を正数として扱う。また、演算数（Ａ）の補正値
（Ｃ）は浮動小数点仮数部を正規化した際の指数部補正
を表わす。被演算数（Ｂ）の補正値（Ｄ）も同様であ
る。ここで、正規化とは仮数部の最上位桁がゼロ以外と
なるように仮数部をシフト処理することを云い、シフト
処理しても数が同じとなるように指数部補正が行われ
る。

【００１７】また、ディクリメント信号は、乗算におけ
る仮数部の演算結果により指数部をディクリメントする
信号であり、インクリメント信号は、除算における仮数
部の演算結果により指数部をインクリメントする信号で
ある。つまり、この演算式は浮動小数点乗算器及び除算
器を持った回路であり、指数部の演算を共通にし、指数
部のフォーマットはバイアス表現され、仮数部の正規化
を必要とする場合に有効である。この時、ディクリメン
ト信号及びインクリメント信号は仮数部の演算結果によ
って決まるため、入力信号より後で決まることになる。

【００１８】以下、この発明の実施例を図について説明
する。図１はこの発明の実施例１である演算回路を示す
回路構成図である。図１において、１はバイアス付き被
演算数（Ｂ）、２はバイアス付き演算数（Ａ）、３はバ
イアス値（Ｗ）、４は演算数２の補正値（Ｃ）、５は被
演算数１の補正値（Ｄ）、１４は演算モードを決定する
演算モード信号、１５は演算モード信号１４の値により
有効になるディクリメント信号、１６は演算モード信号
１４の値により有効になるインクリメント信号、５０は
演算モード信号１４により入力信号であるバイアス値３
の反転又は非反転を出力する反転又は非反転回路、５１
は演算モード信号１４により入力信号である演算数２の
反転又は非反転を出力する反転又は非反転回路、５５は
３入力演算器、５２は３入力演算器５５の１段目キャリ
ー入力信号、５３は３入力演算器５５の２段目キャリー
入力信号、５６は３入力演算器５５の出力信号、５７は
演算モード信号１４により入力信号である演算数２の補
正値４の反転又は非反転を出力する反転又は非反転回
路、５８は入力信号である被演算数１の補正値５の反転
器、６２は３入力演算器、５９は３入力演算器６２の１
段目キャリー入力信号、６０は３入力演算器６２の２段
目Ａ側キャリー入力信号、６１は３入力演算器６２の２
段目Ｂ側キャリー入力信号、６３は３入力演算器６２の
Ａ側出力信号、６４は３入力演算器６２のＢ側出力信
号、６５は演算モード信号１４によってディクリメント
信号１５とインクリメント信号１６をセレクトするセレ
クタ、６６はセレクタ６５の出力信号、６７は出力信号
６６によりＡ側出力信号６３とＢ側出力信号６４をセレ
クトするセレクタ、６８はセレクタ６７の出力信号であ
り、目的とする演算結果である。

【００１９】まず、上記この発明の実施例１である演算
回路によって演算する演算式を式で表わすと以下のよう
になる。（７）Ｒ＝Ｂ＋（Ａ）＋（Ｗ）＋（Ｃ）＋（Ｄ）＋（＋１）ここで、（Ａ）はｏｐ＝０の時、Ａｏｐ＝１の時、Ａの反転と演算のインクリメント（Ｗ）はｏｐ＝０の時、Ｗの反転と演算のインクリメン
トｏｐ＝１の時、Ｗ（Ｃ）はｏｐ＝０の時、Ｃの反転と演算のインクリメン
トｏｐ＝１の時、Ｃ（Ｄ）はｏｐにかかわらず、Ｄの反転と演算のインクリ
メント（＋１）は演算モード信号（ｏｐ）、ディクリメント信
号及びインクリメント信号による演算のインクリメント
の実行又は非実行を行う。この時、演算のインクリメン
トは演算器のキャリー入力に「１」を入れることにより
行う。

【００２０】すなわち、上記演算式（７）では（＋１）
の場合を除き、ｏｐ＝０の時演算インクリメントは３
回、ｏｐ＝１の時演算のインクリメントは２回である。
ところが、ｏｐ＝０の時ディクリメントが行われる可能
性があるために、結局インクリメントは３回又は２回と
なる。同様に、ｏｐ＝１の時インクリメントが行われる
可能性があるために、結局インクリメントは２回又は３
回となる。従って、２回のインクリメントは演算器のキ
ャリー入力のうちで２個はキャリー入力に「１」を入力
することによって行う。残りのインクリメントを行うか
行わないかはディクリメント信号又はインクリメント信
号によって決まるので、以下のようにして行う。すなわ
ち、最後のキャリー入力では、キャリー入力に「１」と
「０」の両方を入れた演算を行い、両方の演算結果は、
演算モード信号及びディクリメント信号、インクリメン
ト信号によりどちらかがセレクトされるようにする。

【００２１】次に、上記この発明の実施例１である演算
回路の動作について説明する。入力信号である演算数２
は反転又は非反転回路５１で演算モード信号１４により
反転又は非反転されて出力される。同様に、入力信号で
あるバイアス値３も反転又は非反転回路５０で演算モー
ド信号１４により反転又は非反転されて出力される。こ
れらの各出力は入力信号である被演算数１と共に３入力
演算器５５の入力となる。また、１段目キャリー入力信
号５２及び２段目キャリー入力信号５３をキャリー入力
として３入力演算器５５が演算される。次に、入力信号
である演算数２の補正値４は反転又は非反転回路５７で
演算モード信号１４により反転又は非反転されて出力さ
れる。また、入力信号である被演算数１の補正値５は反
転器５８により反転されて出力される。これらの各出力
は３入力演算器５５の出力信号５６と共に３入力演算器
６２の入力となる。

【００２２】また、１段目キャリー入力信号５９、２段
目Ａ側キャリー入力信号６０、２段目Ｂ側キャリー入力
信号６１をキャリー入力として３入力演算機６２が演算
される。２段目Ａ側キャリー入力信号６０による演算出
力がＡ側出力信号６３に、２段目Ｂ側キャリー入力信号
６１による演算出力がＢ側出力信号６４に、それぞれ３
入力演算器６２の演算結果として出力される。ここで、
Ａ側とは、上述したように残りのインクリメントに対す
る処理であり、インクリメントしない場合のキャリーと
なる。同様に、Ｂ側とは、インクリメントする場合のキ
ャリーとなる。次に、ディクリメント信号１５及びイン
クリメント信号１６は演算モード信号１４によりセレク
タ６５でセレクトされて出力信号６６となる。３入力演
算器６２からの２つの演算出力であるＡ側出力信号６３
及びＢ側出力信号６４はセレクタ６７の入力となり、出
力信号６６によりセレクトされて目的とする演算結果６
８を得ることができる。

【００２３】実施例２．上記図１に示されるこの発明の
実施例１である演算回路において、キャリー入力は入力
信号であるバイアス値３が固定値の場合に、このバイア
ス値３と合わせて設定してもよい。すなわち、入力信号
であるバイアス値３が簡単になるようにキャリー入力信
号を入れることができる。また、入力信号である被演算
数１〜被演算数１の補正値５は順不同である。また、必
要に応じて入力信号である演算数２の補正値４、被演算
数１の補正値５は無くなっても良い。

【００２４】

【発明の効果】以上のように、この発明の演算回路によ
れば、５つの入力のうちで必要とする入力を反転又は非
反転した信号を入力となし、入力を反転した場合の補正
をキャリー入力によって行う３入力の第１の演算器と、
この第１の演算器の出力信号及び５つの入力のうちで必
要とする入力を反転又は非反転した信号を入力となし、
入力を反転した場合の補正をキャリー入力によって行う
３入力の第２の演算器を備え、この第２の演算器からの
２種類の出力信号を、演算モード信号及びディクリメン
ト信号、インクリメント信号によっていずれかをセレク
トするようにしたので、この種の従来の演算回路と比べ
て、同一の演算式を実現するために論理量の少ない演算
回路を得ることができるという優れた効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１である演算回路を示す回路
構成図である。

【図２】従来の演算回路の一例を示す回路構成図であ
る。

【図３】従来の演算回路の他の一例を示す回路構成図で
ある。

【図４】図２又は図３の５入力演算器を４個の２入力加
算器で実現した場合の回路構成図である。

【図５】図２又は図３の５入力演算器を２個の３入力加
算器で実現した場合の回路構成図である。

【符号の説明】

１バイアス付き被演算数（Ｂ）２バイアス付き演算数（Ａ）３バイアス値（Ｗ）４演算数２の補正値（Ｃ）５被演算数１の補正値（Ｄ）６，８，１０，１２，２０，２２５入力演算器７，９，１１，１３，２１，２３，３１，３３，３５，
３７，３９，４１，５６，６６出力信号１４演算モード信号１５ディクリメント信号１６インクリメント信号１７，２４，６５，６７セレクタ１８，２５，６８演算結果３０，３２，３４，３６２入力加算器３８，４０３入力加算器５０，５１，５７反転又は非反転回路５２，５９１段目キャリー入力信号５３２段目キャリー入力信号５５，６２３入力演算器５８反転器６０２段目Ａ側キャリー入力信号６１２段目Ｂ側キャリー入力信号６３Ａ側出力信号６４Ｂ側出力信号

Claims

【特許請求の範囲】

【請求項１】バイアスされた第１データ及びバイアス
された第２データ、第３データ及び第４データ、演算モ
ード信号、インクリメント信号及びディクリメント信号
を有し、上記演算モード信号及びこの演算モード信号に
より選択されるインクリメント信号及びディクリメント
信号により、第１データ、第２データ、第３データ、第
４データ及びバイアス値の５つの入力の演算を行う演算
回路において、上記５つの入力のうちで必要とする入力
を反転又は非反転した信号を入力となし、入力を反転し
た場合の補正をキャリー入力によって行う３入力の第１
の演算器と、この第１の演算器の出力信号及び上記５つ
の入力のうちで必要とする入力を反転又は非反転した信
号を入力となし、入力を反転した場合の補正をキャリー
入力によって行う３入力の第２の演算器と、上記演算モ
ード信号により選択されたインクリメント信号あるいは
ディクリメント信号によって、上記第２の演算器の２つ
のＡ側出力信号あるいはＢ側出力信号のいずれかをセレ
クトするセレクタとを備えたことを特徴とする演算回
路。