JPH0671252B2

JPH0671252B2 - 同期信号デコーダ

Info

Publication number: JPH0671252B2
Application number: JP1500837A
Authority: JP
Inventors: バーント，ロバート・アラン・シニア
Original assignee: ユニシス・コーポレーション
Priority date: 1987-08-20
Filing date: 1988-08-01
Publication date: 1994-09-07
Anticipated expiration: 2009-09-07
Also published as: WO1989001721A2; EP0326614B1; JPH02502062A; US4763338A; WO1989001721A3; DE3871128D1; EP0326614A1

Description

【発明の詳細な説明】発明の背景 1.発明の分野この発明は一般に直列データ伝送のための検出器に関
し、より特定的にはデータおよびクロック速度が一緒に
コード化された光ファイバ信号のための同期デコーダに
関する。

2.先行技術の説明今日、デジタルデータ伝送システムは典型的には、２進
コード化電化信号波形を伝送および検出することによっ
て、２進データを再生する。光ファイバ線路を通る信号
の伝送は、銅の伝送線路よりいくつかの利点を提供す
る。たとえば、ファイバ伝送線路は、複数個の信号の多
重化を最小の損失で可能にする広い帯域幅を有し、コン
パクトであり、電磁妨害雑音に対して免れる。最も単純
な伝送方法は、ファイバ伝送線路に与えられて適当なセ
ンサによって検出される光源による輝度変調による。し
かし、相当の距離に亘る伝送は、光ファイバの摂動、フ
ァイバを取巻いているジャケットの厚さの変動、屈折率
の変化に帰着する機械的刺激の影響が原因で移相が起こ
る。その結果として、元の伝送を複製するように、伝送
された信号をバッファし、周期的に検出し、そして再構
成することが望ましい。この手段だと、信号はかなりの
長さの光ファイバ線路を最小の歪で伝送することができ
る。

光ファイバ信号を伝送するのに使うコードの選択は、最
小の位相の歪で、最大限可能なデータ密度を得るために
重要である、さらに、遠隔の端末やワークステーション
が中央配列のコンピュータから供給を受ける応用の場
合、遠隔のステーションをコンピュータと同期化させる
ために、クロック周波数を伝送するのが望ましい。位相
変調、周波数変位、マンチェスタ型コードと似ているバ
イフェーズ（biphase）として知られているコード化の
方法は、データおよびクロック周波数の両方を回復する
ことができる波形を生成する。バイフェーズ０はセルフ
クロッキング信号データ伝送コードであり、ビット期間
の終りで常に論理状態を変えることを特徴とするが、ビ
ットが０なら、ビットの中間でも論理状態を変える。し
たがって、連続する論理１の列は、交互に表れる論理０
と論理１のビットパルスにより表され、論理０は、ほぼ
ビットの中間で論理状態が変わる同等のビット周期から
なる。

バイフェーズデータ信号を発生させ、非同期的にデータ
を回復するための装置が、1986年４月22日、B.J.ミラー
（B.J.Miller）に発行された米国特許第4,584,719号
「ファイバ・オプチック・ワークステーション・データ
リンク・インターフェイス」（Fiber Optic Workstatio
n Datalink Interface）に示されており、引用によりこ
こに援用される。

この発明は、システムクロックに従ってバイフェーズデ
ータを同期的にデコードし、公知であるNRZフォーマッ
トに従ってコード化された出力を与える装置を提供す
る。したがって、たとえばRS−422Aフォーマットで電気
信号が発生され、それが光ファイバ信号に変換されて光
ファイバ線路を通って伝送され、次にこの発明によって
検出され、電気信号を再発生させるためにNRZ出力がデ
コードされる、そのような電気信号の間での利用に適合
される。

図面の簡単な説明第１図は、この発明の装置を図示する概略ブロック図で
ある。

第２図は、この発明内での種々の時点での信号の関係を
図示するタイミング図である。

好ましい実施例の説明以下の説明では、この発明はバイフェーズフォーマット
にコード化された光ファイバ信号のデコードに適用され
る。このフォーマットの信号はワークステーションによ
って利用される組込まれたデータクロック周波数に関し
ての情報も提供することを認識するべきである。しか
し、この発明は与えられたクロック信号と同期したバイ
フェーズ信号のデコードとNRZデータへの変換について
主に関するものである。したがって、データクロック周
波数の回復はここでは係わらない。

この発明は入来データストリームと同期をとるように適
合させられて、受信インターフェイスがデータビット
（２進の「１」と「０」）が起こるときを検出する。16
MHzシステムクロックが例示的目的のために使われてい
るが、このクロック速度は例示であって、限定と解釈さ
れてはならない。２進の「１」は、持続期間が周期９ク
ロックパルスの論理０または論理１の値で表わされ、２
進の「１」のストリームは論理１と論理０の値の周期を
順次交替させることによって表わされている。２進の
「０」は、論理０の値を持つ持続期間が４個のクロック
パルスの第１の部分と論理１の値を持つ５個のクロック
パルスの第２の部分で表わされている。１つのビット期
間中に伝送される各キャラクタはデータクロック周波数
でコード化される。各キャラクタは個々にコード化され
るので、動的に変わるデータクロックを利用することが
できる。

ここで第１図を参照すると、この発明を形成する論理素
子の概略ブロック図が図示されている。デジタル光ファ
イバデータのようなバイフェーズ直列信号データは、端
子10でANDゲート12の入力11に与えられる。バイフェー
ズデータはライン18に沿ってノード16から第２のANDゲ
ート22の入力20にも伝送される。キャラクタの初めを示
す開始信号が入力26およびANDゲート12の第２の端子14
に与えられる。同様に、キャラクタの終わりを示す停止
信号が端子28およびANDゲート22の入力24に与えられ
る。開始および停止信号は、内部クロックによってゲー
トされ、そして予期されるキャラクタ構造でプログラム
されたタイミングジェネレータソースから抽出でき、ノ
ード16に与えられる前に、ある時点において入来データ
速度と同期化される必要がある。

ANDゲート12の出力30はライン32で論理素子34の端子Ｊ
に与えられる。素子34は双安定マルチバイブレータ、た
とえば74LS107JK型フリップフロップであり、端子CKに
与えられるクロック信号の立下がり端縁でトリガする。
初期設定で端子60に与えられ、ライン62および68を介し
てCLR端子に伝えられたクリア信号により、フリップフ
ロップ34がクリアされ、端子Ｑの出力は論理０の状態に
セットされる。クロック信号は端子36で、従来の方法に
より、端子CKに結合されているライン40および46に与え
られる。同期信号syncが端子38でライン48およびライン
52を通ってフリップフロップ34とフリップフロップ58の
入力Ｋに与えられる。同期信号は上に述べられたタイミ
ングジェネレータによって発生される。フリップフロッ
プ34の出力Ｑはライン70でXORゲート74の入力72に与え
られる。XORゲート74は74LS86型のような従来の論理素
子である。

ANDゲート22の出力端子54はライン56で、これもJKフリ
ップフロップの形にある第２の双安定マルチバイブレー
タ58のＪ端子に結合される。クロック信号36はノード42
からリード76そして入力端子CKに与えられる。ライン62
のクリア信号は初期設定でノード66からライン78そして
端子CLRに結合される。フリップフロップ58の出力Ｑは
リード80でXORゲート74の第２の入力82に結合される。

XORゲート74の出力はノード84でライン86を通って第３
のANDゲート91の１つの入力88に結合される。ノード84
はインバータ92の入力90にも結合される。ANDゲート91
の第２の入力81は、端子38に与えられた同期信号をライ
ン48、ノード96、そしてライン94経由で受取る。ANDゲ
ート91の出力83はライン97で、好ましくは74LS112型で
ある第３の双安定マルチバイブレータ100のＪ端子に結
合される。マルチバイブレータ100もJKフリップフロッ
プ型であり、入力クロックパルスの立下がり端縁でトリ
ガされる。インバータ92の出力はライン85で第４のAND
ゲート93の入力87に与えられる。端子38からの同期信号
はライン48とノード96経由でANDゲート93の第２の入力8
9に与えられる。ANDゲート93の出力95はライン98経由で
フリップフロップ100の端子Ｋに結合される。ライン62
のクリア信号はノード64とライン99経由でフリップフロ
ップ100の端子CLRに与えられる。フリップフロップ100
からの出力は端子から取出される。出力はライン10
2で与えられて、端子104でNRZフォーマットのデコード
された信号を提供する。

この発明の構造が記述されたので、今度は回路の動作が
説明される。第１図を引き続き参照しながら、ここに第
２図を参照すると、第１図の回路のいくつかの点で現わ
れる信号の波形が示されている。このように、光ファイ
バのキャラクタデータ200はバイフェーズ０フォーマッ
トである。それぞれのビット周期201、202、および203
は９個のクロックパルスからなる。ビット周期203は等
しい持続期間の９クロックパルス204を示すためにマー
クされている。周期201は２進の「１」キャラクタを表
わし、論理レベル０で示されている。これも２進の
「１」キャラクタを表わす周期202は論理１で示されて
いる。遷移205は１個のビット周期の終わりと次のビッ
ト周期の初めを印す。周期203は２進の「０」キャラク
タを表わし、論理０レベルでの第１の部分208、論理１
レベルへの遷移207、そして第２の部分209からなる。

光ファイバキャラクタデータは端子10でANDゲート12お
よび22に与えられる。各有効キャラクタの初めに、同期
化パルスSYNC210が発生される。SYNC信号は端子26に与
えられるSTART信号212によって１クロック間隔遅延され
る。間隔203に関して、第１の部分208によって表わされ
る信号は、ANDゲート12でSTARTパルス212と組合わさ
れ、波形ゲート12で示されているように、０の出力レベ
ルをもたらす。SYNCパルス210は、次のクロックパルス
の後縁でフリップフロップ34とフリップフロップ58をリ
セットするために与えられる。波形FF.34を参照する
と、フリップフロップ34に以前にストアされていたゲー
ト12の出力は論理ハイであったことがわかる。したがっ
て、SYNCパルス210でリセットされると、フリップフロ
ップ34は次のクロックサイクルで論理ローの状態に引き
下げられる。したがって、端子Ｑの出力は論理ローであ
る。さらに、フリップフロップ34がSYNCパルス210によ
ってリセットされた際のSTARTパルス212の時点でバイフ
ェーズ信号208はローであったのだから、ゲート12から
の結果として生じるＱ出力はローであるからには、次の
クロックパルスの後縁ではゲート12からの出力パルスは
なく、したがってフリップフロップ34のＱ出力はローの
ままとなる。こうして、ビット周期203によって表わさ
れているキャラクタの第１の部分208の論理状態はフリ
ップフロップ34にストアされる。

各キャラクタの終わりにSTOPパルス214が発生されて、A
NDゲート22の入力24に与えられる。ゲート22でCHARACTE
R DATA 200の第２の部分209と組合わされると、結果
としてゲート22で示される波形がもたらされる。このキ
ャラクタのこの部分には、論理ハイがもたらされる。

ゲート22の出力は１クロック幅のパルスであり、その後
縁および次のクロックパルスでフリップフロップ58を論
理ハイ状態にさせる。これは波形FF.58で示されてい
る。前のビット周期202の間に与えられたSTOP信号214の
結果として、フリップフロップ58は論理ハイ状態にあっ
たことがわかるが、次のクロックパルスで、またSYNCパ
ルス210の結果として、フリップフロップ58がリセット
される。ANDゲート22に結合された端子Ｊがこのとき論
理０レベルにあるので、フリップフロップ58は論理０の
レベルに引下げられた。こうして、フリップフロップ58
が再びクロック信号によってパルスされて、ゲート22か
ら端子Ｊに論理ハイが与えられると、フリップフロップ
58の出力は次のクロックパルスの下降遷移でハイにな
る。これで論理ローの状態がフリップフロップ34に、そ
して論理ハイの状態がフリップフロップ58にストアされ
ているのがわかる。

フリップフロップ34の論理ローの出力Ｑはライン70でXO
Rゲート74の入力72に与えられて、ライン80でXOR74の入
力82に与えられるフリップフロップ58の論理ハイの出力
Ｑと組合わされる。結果として、波形XOR74で示される
１クロック幅のパルスがもたらされる。XORゲート74の
出力84はライン86でANDゲート91の端子88に与えられ、
端子81に与えられる同期パルスと組合わされる。両方の
入力が同時に起こるので、ゲート91の出力83はライン94
でフリップフロップ100のＪ入力に与えられる１クロッ
ク幅のパルスである。フリップフロップ100のXOR信号の
ストアと同時に、SYNCパルス210はフリップフロップ34
および58に与えられ、フリップフロップ100の状態を変
える同じクロックパルスでフリップフロップ34および58
もリセットされ、ビットストリームの後続のキャラクタ
を受取る用意ができる。出力84はインバータ92にも与え
られ、反転した結果がANDゲート93の入力87に与えられ
る。端子89の同期信号はANDゲート93でインバータ92の
出力と組合わされて、結果の論理０はフリップフロップ
100のＫ入力に与えられる。デコードされた前のデータ
は１のストリームであったので、フリップフロップ100
の出力Ｑは、波形FF.100で示されているように論理ハイ
であった。しかし、ゲート91からの論理ハイのパルスが
フリップフロップ100に与えられると、与えられた次の
クロックパルスはフリップフロップ100をセットして、
補の出力Ｑが論理ローになることを引き起こす。この論
理ローは間隔フォーマットでNRZの０キャラクタを表わ
し、論理ローは２進の「０」を、論理ハイは２進の
「１」を意味する。インターバル203の後ろに連続する
０キャラクタが続くと、NRZ出力は論理ローレベルのま
まとなる。さらに、後ろに続くキャラクタが２進の
「１」なら、NRZ出力は論理ハイに戻る。波形FF.100のN
RZ出力をコード化されたデータ200との関連において見
ると、１キャラクタによって遅延されているのがわか
る。

この発明はその好ましい実施例で説明されているが、使
用されている言葉は限定よりむしろ記述の言葉であり、
この発明のより広い局面において、その真の範囲および
精神から離れることなく添付の請求の範囲の範囲内で変
更を行なうことができることを理解しておくべきであ
る。

Claims

【特許請求の範囲】

【請求項１】ビット周期（201、202、203）のシーケン
スからなる位相コード化２進信号のための同期デコーダ
であって、各ビット周期は第１および第２の予め定めら
れた部分（208、209）を有し、各ビット周期は第１また
は第２の２進文字のいずれかを表し、前記第１の２進文
字は前記ビット周期内において第１および第２の論理状
態の間の第１の遷移（207）により示され、前記第１の
遷移は、前記第１および第２の予め定められた部分の間
で生じ、前記第２の２進文字は前記ビット期間にわたる
前記第１または第２の論理状態により示され、隣接する
第２の２進文字を示す隣接するビット期間は、第２の遷
移を前記隣接する第２の２進文字の間に有し、前記同期デコーダは、前記第２の遷移と同期して、前記ビット期間の開始時に
生ずる第１のタイミング信号（210）と、前記第１のタ
イミング信号の後であって、かつ前記第１の予め定めら
れた部分の間に発生する第２のタイミング信号（212）
と、前記第２の予め定められた部分の間に発生する第３
のタイミング信号（214）とを発生するためのタイミン
グ発生手段と、前記第１の予め定められた部分の論理状態に従って第１
の出力信号（70）を与えるための第１のデジタルストア
手段（34）とを含み、前記第１の予め定められた部分の
前記論理状態は、前記第２のタイミング信号により定め
られるタイミングで前記第１のデジタルストア手段に格
納され、さらに前記第２の予め定められた部分の論理状態に従って第２
の出力信号（80）を与えるための第２のデジタルストア
手段（58）を含み、前記第２の予め定められた部分の前
記論理状態は、前記第３のタイミング信号により定めら
れるタイミングで前記第２のデジタルストア手段に格納
され、前記第１および第２のデジタルストア手段は前記第１の
タイミング信号によりクリアされ、さらに前記第１および第２の出力信号に応答し、前記第１およ
び第２の出力信号が相対する２進の状態であるか、同一
の２進の状態であるかに従って第３の出力信号（86）を
与えるためのゲート手段（74）と、前記第３の出力信号（86）を反転させるための手段（9
2）と、前記第３の出力信号（86）および前記の反転された第３
の出力信号（85）に応答し、前記２進信号により示され
る前記第１および第２の２進文字を表わすさらなる出力
信号（102）を与えるためのデジタルスイッチ手段（10
0）とを含み、前記第３の出力信号（86）および前記の
反転された第３の出力信号（85）は前記第１のタイミン
グ信号により定められるタイミングで前記デジタルスイ
ッチ手段に与えられ、前記デジタルスイッチ手段（100）は、前記第３の出力
信号および前記の反転された第３の出力信号（86、85）
が与えられかつ前記第１および第２の出力信号（70、8
0）が相対する２進の状態にあることを示すときには第
１の論理状態に切換わり、前記第３の出力信号および前
記の反転された第３の出力信号（86、85）が順に与えら
れかつ前記第１および第２の出力信号（70、80）が同一
の２進の状態であることを示すときには相対する論理状
態に切換わるように組立てられ、かつ配列され、前記デ
ジタルスイッチ手段（100）の前記第１および相対する
論理状態の間の時間間隔が前記ビット期間の倍数に対応
する、同期デコーダ。
【請求項２】前記位相コード化２進信号と前記第２のタ
イミング信号とに応答し、前記第２のタイミング信号と
前記位相コード化２進信号の論理状態が一致すると、前
記第１のデジタルストア手段に入力信号（32）を与える
ための第１のANDゲート手段（12）をさらに含む、請求
項１に記載の同期デコーダ。
【請求項３】前記位相コード化２進信号および前記第３
のタイミング信号に応答し、前記第３のタイミング信号
と前記位相コード化２進信号の論理状態が一致すると、
前記第２のデジタルストア手段に入力信号（56）を与え
るための第２のANDゲート手段（22）をさらに含む、請
求項２に記載の同期デコーダ。
【請求項４】前記第１のデジタルストア手段が、クロッ
ク信号（204）のソースおよび前記第１のタイミング信
号に応答して自分自身をクリアする第１の双安定マルチ
バイブレータ手段を含み、前記第１、第２および第３の
タイミング信号は前記クロック信号と同期する、請求項
３に記載の同期デコーダ。
【請求項５】前記第２のデジタルストア手段が、前記ク
ロック信号のソースおよび前記第１のタイミング信号に
応答して、自分自身をクリアする第２の双安定マルチバ
イブレータ手段を含み、請求項４に記載の同期デコー
ダ。
【請求項６】前記ゲート手段がEXCLUSIVE ORゲート（7
4）を含む、請求項５に記載の同期デコーダ。
【請求項７】前記第３の出力信号（86）および前記第１
のタイミング信号に応答して、前記第３の出力信号およ
び前記第１のタイミング信号の一致に対応する第１の入
力信号（97）を前記デジタルスイッチ手段（100）に与
えるための第３のANDゲート手段（91）をさらに含み、
請求項６に記載の同期デコーダ。
【請求項８】前記の反転された第３の出力信号（85）と
前記第１のタイミング信号に応答して、前記の反転され
た第３の出力信号と前記第１のタイミング信号の一致に
対応する第２の入力信号（98）を前記デジタルスイッチ
手段（100）に与えるための第４のANDゲート手段（93）
をさらに含み、請求項７に記載の同期デコーダ。
【請求項９】前記デジタルスイッチ手段が前記クロック
信号のソースに応答する第３の双安定マルチバイブレー
タ手段をさらに含む、請求項８に記載の同期デコーダ。
【請求項１０】前記の第１、第２、および第３のマルチ
バイブレータ手段がＪ−Ｋフリップフロップ手段を含む
ところの、請求項９に記載の同期デコーダ。