JPH0686344U - Method for manufacturing semiconductor device - Google Patents
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Abstract
(57)【要約】
【目的】 下層配線金属膜の側面の形状制御を安定に行
い、さらに熱処理が下層配線金属膜に与える悪影響を防
止する半導体装置の製造方法を提供する。
【構成】 基板１上に下層配線金属膜３及びシリコン窒
化膜７の堆積構造を形成した状態で、まずシリコン窒化
膜７を等方性エッチングした後、次に下層配線金属膜３
とシリコン窒化膜７とのエッチングレート差を利用して
下層配線金属膜３を異方性エッチングして、テーパ状側
面３Ｂを有する下層配線金属膜３を形成する。シリコン
窒化膜７はこのまま下層配線金属膜３上に残しておく。
(57) [Abstract] [PROBLEMS] To provide a method for manufacturing a semiconductor device in which the shape of the side surface of a lower wiring metal film is stably controlled and the heat treatment is prevented from adversely affecting the lower wiring metal film. [Structure] First, isotropic etching is performed on the silicon nitride film 7 in a state where the lower wiring metal film 3 and the silicon nitride film 7 are formed on the substrate 1, and then the lower wiring metal film 3 is formed.
The lower wiring metal film 3 is anisotropically etched by utilizing the etching rate difference between the lower wiring metal film 3 and the silicon nitride film 7 to form the lower wiring metal film 3 having the tapered side surface 3B. The silicon nitride film 7 is left as it is on the lower wiring metal film 3.
Description
【０００１】[0001]
本考案は、多層配線構造を形成する場合に上層配線金属膜の段差切れを防止す るために、下層配線金属膜の側面をテーパ状に形成する半導体装置の製造方法に 関する。 The present invention relates to a method for manufacturing a semiconductor device in which a side surface of a lower wiring metal film is formed in a tapered shape in order to prevent a step difference in an upper wiring metal film when forming a multilayer wiring structure.
【０００２】[0002]
ＬＳＩ等の半導体装置においては集積度向上のために、配線金属膜の細線化、 微細化が行われており、さらに多層配線化が益々進んできている。このため、基 板上に形成した配線金属膜をパターニングするには、多層配線化の点で有利なド ライエッチングが一般に採用されてきている。ここでドライエッチングは異方性 を高めているため、パターニング後の配線金属膜の端面は垂直に切り立った急峻 な形状となる。 2. Description of the Related Art In semiconductor devices such as LSIs, wiring metal films have been made finer and finer in order to improve the degree of integration, and further multilayer wiring has been increasingly advanced. Therefore, in order to pattern the wiring metal film formed on the substrate, dry etching, which is advantageous in terms of multilayer wiring, has been generally adopted. Since the dry etching has increased anisotropy, the end face of the wiring metal film after patterning has a vertically steep shape.
【０００３】 図９はこのように異方性エッチングによって形成された配線金属膜を示すもの で、予め必要な素子が形成されてＳｉＯ2等の絶縁膜２を表面に有するＳｉ基板 １上に、Ａｌ又はＡｌ合金等の配線金属膜３が形成されている。この配線金属膜 ３は多層配線構造を形成する場合は下層配線金属膜（あるいは第１層配線金属膜 ）として働き、その側面３Ａは急峻になっている。４はＰＳＧのような層間絶縁 膜で、外部から堆積して形成されるが、配線金属膜すなわち下層配線金属膜３上 で特に急峻な側面３Ａに近接した位置ではオーバーハング状の膜４Ａとなって成 長する。そして、多層配線構造を形成するためには、図１０のように層間絶縁膜 ４上に上層配線金属膜５を形成する。この場合、層間絶縁膜４のオーバーハング 部４Ａ上に位置した上層配線金属膜５は極めて成長し、極端な場合図１０のよう に段差切れ部５Ａが生ずる。FIG. 9 shows a wiring metal film formed by anisotropic etching as described above. On a Si substrate 1 on which necessary elements are formed in advance and an insulating film 2 such as SiO 2 is formed, A wiring metal film 3 such as Al or Al alloy is formed. This wiring metal film 3 functions as a lower layer wiring metal film (or a first layer wiring metal film) when forming a multilayer wiring structure, and its side surface 3A is steep. Reference numeral 4 denotes an interlayer insulating film such as PSG, which is formed by being deposited from the outside. However, on the wiring metal film, that is, on the lower wiring metal film 3, an overhanging film 4A is formed at a position close to a particularly steep side surface 3A. To grow. Then, in order to form a multilayer wiring structure, an upper wiring metal film 5 is formed on the interlayer insulating film 4 as shown in FIG. In this case, the upper wiring metal film 5 located on the overhang portion 4A of the interlayer insulating film 4 grows extremely, and in the extreme case, the step cut portion 5A is generated as shown in FIG.
【０００４】 このため、上層配線金属膜５の段差切れ部５Ａを防止すべく、上部配線金属膜 ５を成長させる前に、例えばＳＯＧ（スピン・オン・グラス）法によってオーバ ーハング部４Ａをグラスのような絶縁膜で埋めて、層間絶縁膜４を平坦化するこ とが行われている。 一方、根本的な解決策として下層配線金属膜３をパターニングによって形成す る場合、この下層配線金属膜３の側面を急峻な形状ではなく、テーパ状に形成し て膜間絶縁膜成長時にオーバーハング部を生じさせないような方法も提案されて いる。Therefore, in order to prevent the step cut portion 5A of the upper wiring metal film 5, before the upper wiring metal film 5 is grown, the overhang portion 4A is made of glass by, for example, the SOG (spin on glass) method. The interlayer insulating film 4 is flattened by filling it with such an insulating film. On the other hand, when forming the lower-layer wiring metal film 3 by patterning as a fundamental solution, the side surface of the lower-layer wiring metal film 3 is formed into a taper shape instead of a steep shape, and an overhang occurs during the growth of the inter-layer insulating film. A method that does not cause the division is also proposed.
【０００５】 図１１はその一方法を示すもので、下層配線金属膜を予め保護膜２上に形成し た後その上にレジスト６を所望のパターンに形成し、このレジスト６をマスクと して下層配線金属膜をウエットエッチングにより等方性エッチングしてパターニ ングすることでテーパ状端面３Ｂを有する下層配線金属膜３を形成するようにし たものである。あるいは、図１２に他の方法を示すように、レジスト６のエッジ 形状を利用して下層配線金属膜のエッチング時のレジスト形状を後退させて、テ ーパ状端面３Ｂを有する下層配線金属膜３を形成するようにしたものである。こ のようにして形成された下層配線金属膜３に対して図１３に示すように層間絶縁 膜４及び上層配線金属膜５を形成すれば、層間絶縁膜４にオーバーハング部は生 じないので、上層配線金属膜５に段切れ部は生じなくなる。FIG. 11 shows one such method. A lower wiring metal film is formed on the protective film 2 in advance, and then a resist 6 is formed in a desired pattern thereon, and the resist 6 is used as a mask. The lower wiring metal film 3 is isotropically etched by wet etching and patterned to form the lower wiring metal film 3 having a tapered end face 3B. Alternatively, as shown in another method in FIG. 12, the edge shape of the resist 6 is used to recede the resist shape at the time of etching the lower layer wiring metal film to form the lower layer wiring metal film 3 having the taper-shaped end surface 3B. Are formed. If the interlayer insulating film 4 and the upper wiring metal film 5 are formed on the lower wiring metal film 3 thus formed as shown in FIG. 13, no overhang portion is generated in the interlayer insulating film 4. Therefore, the step disconnection does not occur in the upper wiring metal film 5.
【０００６】[0006]
ところで従来の方法では、いずれにおいても次のような理由で下層配線金属膜 ３の形状制御が不安定であるという問題がある。 （１）図１１の方法では、ウエットエッチング時レジスト６のマスク寸法に比べ て、パターニングされる下層配線金属膜３の幅が極端に細くなってしまう。 （２）図１２の方法では、レジスト６のエッチング形状を制御するのが困難であ る。 However, in any of the conventional methods, there is a problem that the shape control of the lower wiring metal film 3 is unstable for the following reason. (1) In the method of FIG. 11, the width of the lower wiring metal film 3 to be patterned becomes extremely narrower than the mask size of the resist 6 during wet etching. (2) With the method of FIG. 12, it is difficult to control the etching shape of the resist 6.
【０００７】 本考案は以上のような問題に対処してなされたもので、下層配線金属膜の形状 制御を安定に行い、さらに熱処理が下層配線金属膜に与える悪影響を防止するよ うにした半導体装置の製造方法を提供することを目的とするものである。The present invention has been made in consideration of the above problems, and it is a semiconductor device that stably controls the shape of a lower wiring metal film and further prevents the heat treatment from adversely affecting the lower wiring metal film. It is an object of the present invention to provide a manufacturing method of.
【０００８】[0008]
上記目的を達成するために本考案は、基板上に配線金属膜及びシリコン窒化膜 を順次堆積した後、シリコン窒化膜を等方性エッチングして選択的に除去し、次 に配線金属膜とシリコン窒化膜とのエッチングレートを利用して配線金属膜を異 方性エッチングすることによって配線金属膜の側面をテーパ状に形成し、シリコ ン窒化膜をこのまま配線金属膜上に残しておくことを特徴とするものである。 In order to achieve the above object, the present invention proposes that a wiring metal film and a silicon nitride film are sequentially deposited on a substrate, and then the silicon nitride film is isotropically etched and selectively removed. The wiring metal film is anisotropically etched by utilizing the etching rate with the nitride film to form the side surface of the wiring metal film in a tapered shape, and the silicon nitride film is left as it is on the wiring metal film. It is what
【０００９】[0009]
基板上に配線金属膜及びシリコン窒化膜の堆積構造を形成した状態で、まずシ リコン窒化膜を等方性エッチングした後、次に配線金属膜及びシリコン窒化膜と のエッチングレート差を利用して配線金属膜を異方性エッチングして配線金属膜 の側面をテーパ状に形成する。また、シリコン窒化膜はこのままで残しておく。 これによって配線金属膜の形状制御を安定に行うことができ、さらに熱処理が配 線金属膜に与える悪影響を防止することができる。 With the deposition structure of the wiring metal film and the silicon nitride film formed on the substrate, first, the silicon nitride film is isotropically etched, and then the etching rate difference between the wiring metal film and the silicon nitride film is used. The wiring metal film is anisotropically etched to form the side surface of the wiring metal film in a tapered shape. The silicon nitride film is left as it is. This makes it possible to stably control the shape of the wiring metal film and prevent the heat treatment from adversely affecting the wiring metal film.
【００１０】[0010]
以下図面を参照して本考案の実施例を説明する。 図１乃至図７は本考案の半導体装置の製造方法を工程順に説明する断面図で、 以下工程順に説明する。まず、図１に示すように、予め必要な素子が形成されて ＳｉＯ2等の絶縁膜２を表面に有するＳｉ基板１上に、Ａｌ又はＡｌ合金等の配 線金属膜すなわち下層配線金属膜３をスパッタ法あるいは真空蒸着法等で全面に 約１．２μｍの膜厚に形成する。次に、この下層配線金属膜３上にシリコン窒化 膜（Ｓｉ3Ｎ4）７を減圧ＣＶＤ法あるいはプラズマＣＶＤ法等で全面に約０．２ μｍの膜厚に形成し、続いてこのシリコン窒化膜７上に配線パターニングするた めのレジスト８を形成する。このレジストパターンの形成は、レジスト塗布、露 光、現像等の周知の技術を利用することで容易に形成することができる。An embodiment of the present invention will be described below with reference to the drawings. 1 to 7 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention in the order of steps, which will be described below in the order of steps. First, as shown in FIG. 1, an insulating film 2 of SiO 2 or the like on a Si substrate 1 having a surface are previously required element formation, wiring metal film i.e. lower layer wiring metal film 3 such as Al or Al alloy Is formed on the entire surface to a thickness of about 1.2 μm by sputtering or vacuum deposition. Then, a silicon nitride film (Si 3 N 4 ) 7 is formed on the entire surface of the lower wiring metal film 3 by a low pressure CVD method or a plasma CVD method so as to have a film thickness of about 0.2 μm. A resist 8 for wiring patterning is formed on the film 7. The formation of this resist pattern can be easily performed by using well-known techniques such as resist coating, exposure, and development.
【００１１】 次に、図２に示すように、シリコン窒化膜７をレジスト８でマスクした状態で プラズマエッチング法等により等方エッチングして不要部分を選択的に除去する 。続いて、図３に示すように、レジスト７を除去した後（あるいは、レジスト７ は残したままでも良い）、下層配線金属膜３とシリコン窒化膜７とのエッチング レート差を利用して、下層配線金属膜３を反応性イオンエッチング（ＲＩＥ）法 等により異方性エッチングして、テーパ状側面３Ｂを有する下層配線金属膜３を 形成する。この場合、シリコン窒化膜７と下層配線金属膜３との選択比は約１０ である。このエッチングレート差により、エッチング時下層配線金属膜３の上部 は徐々に後退して、側面３Ｂはテーパ状に形成されることになる。レジスト７を 残している場合は、この後周知の方法で除去する。Next, as shown in FIG. 2, with the silicon nitride film 7 masked with a resist 8, isotropic etching is performed by a plasma etching method or the like to selectively remove unnecessary portions. Then, as shown in FIG. 3, after the resist 7 is removed (or the resist 7 may be left as it is), the lower layer wiring metal film 3 and the silicon nitride film 7 are utilized to make use of the etching rate difference between them. The wiring metal film 3 is anisotropically etched by a reactive ion etching (RIE) method or the like to form a lower wiring metal film 3 having a tapered side surface 3B. In this case, the selection ratio between the silicon nitride film 7 and the lower wiring metal film 3 is about 10. Due to this difference in etching rate, the upper portion of the lower wiring metal film 3 is gradually retracted during etching, and the side surface 3B is tapered. If the resist 7 remains, it is removed by a known method thereafter.
【００１２】 次に、図４に示すように、全面にＰＳＧのような層間絶縁膜４を形成した後エ ッチバックで平坦化処理し、続いて図５に示すように、上部配線金属膜を形成す るためのビアホール９を層間絶縁膜４のシリコン窒化膜７を露出する位置にドラ イエッチング法等で形成する。この層間絶縁膜４にビアホール９を形成するエッ チングでは、シリコン窒化膜７が露出された時点を終点とすることができる。続 いて、図６に示すように露出されたシリコン窒化膜７をドライエッチング法等で 選択的に除去して、下層配線金属膜３を露出し、次に図７に示すようにビアホー ル９を含む層間絶縁膜４の全面に、Ａｌ又はＡｌ合金のような上層配線金属膜１ ０をスパッタ法あるいは真空蒸着法等で形成し、上層配線金属膜１０と下層配線 金属膜３とを導通させることにより、多層配線構造を形成する。Next, as shown in FIG. 4, an interlayer insulating film 4 such as PSG is formed on the entire surface and then planarized by etching back, and then an upper wiring metal film is formed as shown in FIG. A via hole 9 is formed in the interlayer insulating film 4 at a position where the silicon nitride film 7 is exposed by dry etching or the like. In the etching for forming the via hole 9 in the interlayer insulating film 4, the time point when the silicon nitride film 7 is exposed can be the end point. Subsequently, the exposed silicon nitride film 7 as shown in FIG. 6 is selectively removed by a dry etching method or the like to expose the lower wiring metal film 3, and then the via hole 9 is formed as shown in FIG. Forming an upper wiring metal film 10, such as Al or Al alloy, on the entire surface of the inter-layer insulating film 4 including by a sputtering method, a vacuum deposition method or the like, and electrically connecting the upper wiring metal film 10 and the lower wiring metal film 3. Thus, a multi-layer wiring structure is formed.
【００１３】 図８はこのようにして製造されたＬＳＩの断面図を示すもので、基板１には予 めＰ又はＮ型の所望の素子領域１１Ａ乃至１１Ｅが拡散法あるいはイオン注入法 で形成されている。図８の構造では、素子領域１１Ｂと１１Ｄとを導通させてい る下層配線金属膜３に導通するように、上層配線金属膜１０が層間絶縁膜４上に 引き出された多層配線構造の例を示している。FIG. 8 is a cross-sectional view of an LSI manufactured in this manner. In the substrate 1, desired element regions 11A to 11E of P or N type are previously formed by a diffusion method or an ion implantation method. ing. The structure of FIG. 8 shows an example of a multilayer wiring structure in which the upper wiring metal film 10 is drawn out on the interlayer insulating film 4 so as to conduct to the lower wiring metal film 3 which conducts the element regions 11B and 11D. ing.
【００１４】 このような本実施例によれば、基板１上に下層配線金属膜３及びシリコン窒化 膜７の堆積構造を形成した状態で、まずシリコン窒化膜７を等方性エッチングし た後、次に下層配線金属膜３とシリコン窒化膜７とのエッチングレート差を利用 して下層配線金属膜３を異方性エッチングして、下層配線金属膜３にテーパ状側 面３Ｂを形成するようにしたので、この下層配線金属膜３の形状制御を安定に行 うことができる。これにより再現性に優れたテーパ状側面３Ｂを形成できるよう になる。According to this embodiment, the silicon nitride film 7 is first isotropically etched in the state where the lower wiring metal film 3 and the silicon nitride film 7 are deposited on the substrate 1, and then the silicon nitride film 7 is isotropically etched. Next, the lower wiring metal film 3 is anisotropically etched by utilizing the etching rate difference between the lower wiring metal film 3 and the silicon nitride film 7 to form a tapered side surface 3B on the lower wiring metal film 3. Therefore, the shape of the lower wiring metal film 3 can be stably controlled. This makes it possible to form the tapered side surface 3B with excellent reproducibility.
【００１５】 また、本実施例によれば、下層配線金属膜３上に形成したシリコン窒化膜７を このままで最終的に残すようにしたので、製造工程で行われる各種熱処理が下層 配線金属膜３に与える悪影響を防止することができる。 例えば、配線パターニング後に基板１と下層配線金属膜３との接触抵抗を低減 させる目的で行うシンタリング処理や、層間絶縁膜４を形成するときの熱履歴で 金属膜３と基板１との熱膨張係数の違いに基づいて、金属膜３に応力が加わって ヒロック（突起）が発生し易くなっても、シリコン窒化膜７の存在によりヒロッ クの発生を抑えることができる。 また、シリコン窒化膜７を用いることにより層間絶縁膜４にビアホール９をエ ッチングする場合の処理を前述のように効率的に行うことができ、さらにシリコ ン窒化膜７は全体にわたって膜厚が同じなのでエッチングの制御が容易になると いう利点がある。Further, according to the present embodiment, since the silicon nitride film 7 formed on the lower layer wiring metal film 3 is finally left as it is, various heat treatments performed in the manufacturing process are performed. It is possible to prevent adverse effects on the. For example, the thermal expansion of the metal film 3 and the substrate 1 due to the sintering process performed for the purpose of reducing the contact resistance between the substrate 1 and the lower-layer wiring metal film 3 after the wiring patterning or the thermal history when the interlayer insulating film 4 is formed. Even if stress is applied to the metal film 3 based on the difference in the coefficient and hillocks (protrusions) are easily generated, the presence of the silicon nitride film 7 can suppress the generation of hillocks. Further, by using the silicon nitride film 7, the processing for etching the via hole 9 in the interlayer insulating film 4 can be efficiently performed as described above, and the silicon nitride film 7 has the same film thickness throughout. Therefore, there is an advantage that the control of etching becomes easy.
【００１６】 なお、多層配線構造は下層と上層との２層配線を形成する例で説明したが、さ らに第３層目以上の配線を形成する場合にも同様に適用することができる。また 、各配線の金属材料はＡｌ又はＡｌ合金を用いる例で説明したが、これらに限ら ず導電性材料であれば同様に適用することができる。The multi-layer wiring structure has been described by taking the example of forming the two-layer wiring of the lower layer and the upper layer, but it can be similarly applied to the case of forming the wiring of the third layer or more. Further, although the metal material of each wiring is described as an example using Al or Al alloy, it is not limited to these and may be similarly applied as long as it is a conductive material.
【００１７】[0017]
以上述べたように本考案によれば、基板上に下層配線金属膜及びシリコン窒化 膜の堆積構造を形成した状態で、まずシリコン窒化膜を等方性エッチングした後 に、次に下層配線金属膜とシリコン窒化膜とのエッチングレート差を利用して下 層配線金属膜を異方性エッチングして、下層配線金属膜にテーパ状側面を形成す るようにしたので、下層配線金属膜の形状制御を安定に行うことができ、さらに 熱処理が下層配線金属膜に与える悪影響を防止することができる。 As described above, according to the present invention, in the state where the lower wiring metal film and the silicon nitride film deposition structure are formed on the substrate, first, the silicon nitride film is isotropically etched, and then the lower wiring metal film is formed. The lower wiring metal film is anisotropically etched by using the difference in etching rate between the lower wiring metal film and the silicon nitride film to form a tapered side surface on the lower wiring metal film. Can be stably performed, and the adverse effect of heat treatment on the lower wiring metal film can be prevented.
【図１】本考案の半導体装置の製造方法の一工程を示す
断面図である。FIG. 1 is a cross-sectional view showing one step of a method of manufacturing a semiconductor device of the present invention.
【図２】本考案の半導体装置の製造方法の他の工程を示
す断面図である。FIG. 2 is a cross-sectional view showing another step of the method for manufacturing a semiconductor device of the present invention.
【図３】本考案の半導体装置の製造方法のその他の工程
を示す断面図である。FIG. 3 is a cross-sectional view showing another step of the method for manufacturing a semiconductor device of the present invention.
【図４】本考案の半導体装置の製造方法のその他の工程
を示す断面図である。FIG. 4 is a cross-sectional view showing another step of the method for manufacturing a semiconductor device of the present invention.
【図５】本考案の半導体装置の製造方法のその他の工程
を示す断面図である。FIG. 5 is a cross-sectional view showing another step of the method for manufacturing a semiconductor device of the present invention.
【図６】本考案の半導体装置の製造方法のその他の工程
を示す断面図である。FIG. 6 is a cross-sectional view showing another step of the method for manufacturing a semiconductor device of the present invention.
【図７】本考案の半導体装置の製造方法のその他の工程
を示す断面図である。FIG. 7 is a cross-sectional view showing another step of the method for manufacturing a semiconductor device of the present invention.
【図８】本考案の半導体装置の製造方法によって製造さ
れたＬＳＩを示す断面図である。FIG. 8 is a cross-sectional view showing an LSI manufactured by the method of manufacturing a semiconductor device of the present invention.
【図９】従来の製造方法の一工程を示す断面図である。FIG. 9 is a cross-sectional view showing one step of a conventional manufacturing method.
【図１０】従来の製造方法の他の工程を示す断面図であ
る。FIG. 10 is a cross-sectional view showing another step of the conventional manufacturing method.
【図１１】従来の製造方法のその他の工程を示す断面図
である。FIG. 11 is a cross-sectional view showing another step of the conventional manufacturing method.
【図１２】従来の製造方法のその他の工程を示す断面図
である。FIG. 12 is a cross-sectional view showing another step of the conventional manufacturing method.
【図１３】従来の製造方法のその他の工程を示す断面図
である。FIG. 13 is a cross-sectional view showing another step of the conventional manufacturing method.
１ 基板 ３ 下層配線金属膜（第１層配線） ３Ｂ テーパ状側面 ４ 層間絶縁膜 ７ シリコン窒化膜 ８ レジスト ９ ビアホール １０ 上層配線金属膜（第２層配線） １１Ａ乃至１１Ｅ 素子領域 DESCRIPTION OF SYMBOLS 1 Substrate 3 Lower layer wiring metal film (first layer wiring) 3B Tapered side surface 4 Interlayer insulating film 7 Silicon nitride film 8 Resist 9 Via hole 10 Upper layer wiring metal film (second layer wiring) 11A to 11E Device area
Claims (1)
を順次堆積した後、シリコン窒化膜を等方性エッチング
して選択的に除去し、次に配線金属膜とシリコン窒化膜
とのエッチングレートを利用して配線金属膜を異方性エ
ッチングすることによって配線金属膜の側面をテーパ状
に形成し、シリコン窒化膜をこのまま配線金属膜上に残
しておくことを特徴とする半導体装置の製造方法。1. A wiring metal film and a silicon nitride film are sequentially deposited on a substrate, the silicon nitride film is isotropically etched and selectively removed, and then, an etching rate of the wiring metal film and the silicon nitride film. A method for manufacturing a semiconductor device, characterized in that the side surface of the wiring metal film is formed into a taper shape by anisotropically etching the wiring metal film by using, and the silicon nitride film is left as it is on the wiring metal film. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3406993U JPH0686344U (en) | 1993-05-31 | 1993-05-31 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3406993U JPH0686344U (en) | 1993-05-31 | 1993-05-31 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0686344U true JPH0686344U (en) | 1994-12-13 |
Family
ID=12403978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3406993U Pending JPH0686344U (en) | 1993-05-31 | 1993-05-31 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0686344U (en) |
-
1993
- 1993-05-31 JP JP3406993U patent/JPH0686344U/en active Pending
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