JPH0688862A - 半導体集積回路装置、その試験装置及びその試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体集積回路装置及びその試験
装置の改善に関し、被試験対象に新たな試験補助回路を
付加して、試験データ，試験クロック信号や試験出力デ
ータを伝送する試験入・出力配線や試験クロック配線の
影響を取り除き、真のアクセスタイムを測定すること、
及び、当該装置の信頼性の向上を図ることを目的とす
る。 【構成】 本発明の半導体集積回路装置は、試験用回路
11Ａとは別に試験クロック信号ＴCKのダミー処理をする
ダミー試験用回路１２が設けられることを含み構成し、
その試験装置は、試験信号出力手段１３，試験信号入力
手段１４及び制御手段１５を具備し、該制御手段１５
が、被試験対象１６に設けられたダミー試験用回路１２
から帰還する試験クロック信号ＴCKに基づいて記憶回路
素子ＭのアクセスタイムＴＡＡの求値制御をすることを
含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目 次〕 産業上の利用分野 従来の技術（図８，９） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例（図３〜７） 発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体集積回路装置，
その試験装置及びその試験方法に関するものであり、更
に詳しく言えば、ゲートアレイやスタンダードセル等の
チップに内蔵された半導体記憶回路を試験する回路の改
善及びその試験方法の向上に関するものである。

【０００３】近年、半導体装置の高集積，高密度化に伴
いゲートアレイやスタンダードセル等のチップにＲＡＭ
（随時書込み／読出し可能なメモリ）マクロを内蔵した
大規模な半導体集積回路（以下ＬＳＩという）装置が開
発される傾向にある。また、ＬＳＩ装置の高機能化，高
性能化の要求に伴い、ＲＡＭのアクセスタイムも益々高
速化される傾向にある。

【０００４】これによれば、大規模ＬＳＩ装置の試験を
容易にするために、該ＬＳＩ装置内部に試験入力バッフ
ァ，試験出力バッファ，試験クロック入力バッファ等か
ら成る試験用回路が設けられ、例えば、複数のＲＡＭマ
クロに対して試験入力バッファや試験クロック入力バッ
ファが共通して設けられる。

【０００５】しかし、それらの試験入／出力配線や試験
クロック配線がチップ内部を長く引き回されるため、そ
こに非常に大きな配線容量や浮遊容量が寄生し、かつ、
試験入／出力バッファが介在するため、それがＲＡＭマ
クロのアクセスタイムの測定に悪影響を及ぼすことがあ
る。

【０００６】そこで、被試験対象に新たな試験補助回路
を付加して、試験入／出力データや試験クロック信号を
伝送する試験入／出力配線や試験クロック配線及び試験
入／出力バッファの遅延の影響を取り除き、真のアクセ
スタイムを測定することができる装置と方法が望まれて
いる。

【０００７】

【従来の技術】図８，９は、従来例に係る説明図であ
る。図８は、従来例に係るＲＡＭ内蔵ゲートアレイの構
成図を示している。例えば、試験補助機能を有する試験
用回路を内蔵した被試験対象１６の一例となるＲＡＭ内
蔵ゲートアレイは、図８において、複数のＲＡＭマクロ
１，ゲートアレイ２，試験入力バッファ３Ａ，試験出力
バッファ３Ｂ，試験クロック入力バッファ４，テストモ
ード入力バッファ５，通常入力バッファ６Ａ，通常出力
バッファ６Ｂ及びそれらの入出力端子から成る。

【０００８】なお、試験入力バッファ３Ａ，試験出力バ
ッファ３Ｂ，試験クロック入力バッファ４及びテストモ
ード入力バッファ５はチップ全体の機能試験のみでは、
ＲＡＭマクロ１の全メモリセルの試験を行うことが困難
となるため、当該ＲＡＭ内蔵ゲートアレイを試験をする
ＬＳＩテスタを補助するべく設けられた試験用回路であ
る。これにより、ＲＡＭマクロ１を周辺の論理回路と切
り離して単独で、そのＲＡＭのアクセスタイム等の測定
することができる。

【０００９】また、１つのＲＡＭマクロ１の内部構成
は、図９に示すように入力レジスタ１Ｃに接続されたＲ
ＡＭ１Ａ，通常入力ポートＰinや試験入力配線Ｌin等に
接続された試験切り換え回路１Ｂ及び該切り換え回路１
ＢとＲＡＭ１Ａとの間に接続された入力レジスタ１Ｃか
ら成る。

【００１０】例えば、ＲＡＭマクロ１のＲＡＭのアクセ
スタイム等を測定する場合、図９において、まず、テス
トモード入力バッファ５を介して試験切り換え回路１Ｂ
に試験モード信号Ｔ／Ａを供給し、例えば、それを
「Ｈ」レベルにして、ＲＡＭマクロ１を試験モードにす
る。これにより、試験切り換え回路１Ｂが通常入力ポー
トＰinを切り離し、試験入力配線Ｌin側を選択する。

【００１１】ここで、試験クロック入力バッファ４に接
続された試験クロック配線Ｌｔを介して試験クロック信
号ＴCKが入力レジスタ１Ｃに供給され、また、試験入力
バッファ３Ａに接続された試験入力配線Ｌinを介してア
ドレス，データ等の必要な試験データＤINが入力レジス
タ１Ｃに与えられる。これにより、一般の単体ＲＡＭと
同様に、その通常出力ポートＰout に接続された試験出
力バッファ３Ｂから試験出力データＤOUT が得られる。

【００１２】なお、通常の使用時には、試験切り換え回
路１Ｂに試験モード信号Ｔ／Ａ＝「Ｌ」レベルを供給し
て、ＲＡＭマクロ１を通常モードにする。これにより、
試験切り換え回路１Ｂが試験入力配線Ｌin側を切り離
し、通常入力ポートＰinを選択する。

【００１３】これにより、ゲートアレイ２にＲＡＭマク
ロ１が接続され、また、所定入力ポートＰINに入力デー
タが入力されると、ゲートアレイ２により処理された出
力データが所定出力ポートＰOUT から出力される。

【００１４】

【発明が解決しようとする課題】ところで、従来例のＲ
ＡＭ内蔵ゲートアレイによれば、複数のＲＡＭマクロ１
に対して試験入力バッファ３Ａ，試験クロック入力バッ
ファ４が共通して設けられ、該ＲＡＭマクロ１間におい
て、試験入力配線Ｌin及び試験クロック配線Ｌｔを介し
て試験データＤIN及び試験クロック信号ＴCKが伝送され
る。

【００１５】ＲＡＭマクロ１に対して、個々に試験入力
バッファ３Ａや試験クロック入力バッファ４を設ける
と、膨大な数の試験用入力端子が必要になるため、通常
の入力又は出力端子の数を減少せざるを得なくなる。こ
のため、１組の試験入力配線Ｌin，試験クロック配線Ｌ
ｔに多数のＲＡＭマクロ１を接続して、試験用入力端子
の削減化を図っている。

【００１６】しかし、試験入力配線Ｌin，試験クロック
配線Ｌｔ及び試験出力配線Ｌout がチップ内部を長く引
き回されると、ＲＡＭマクロ１の入力レジスタ１Ｃから
試験入力バッファ３Ａ，試験クロック入力バッファ４を
見た場合及び通常出力ポートＰout から試験出力バッフ
ァ３Ｂを見た場合に、そこに非常に大きな入力配線容
量，出力配線容量や浮遊容量が寄生する。

【００１７】また、従来例のＲＡＭマクロ１のアクセス
タイムの測定方法によれば、試験クロック入力バッファ
４が接続された試験用クロック入力端子に試験クロック
信号ＴCKが入力されてから、試験出力バッファ３Ｂが接
続された試験用出力端子に試験出力データＤOUT が出力
される間の時間差を測定することにより行われる。

【００１８】このため、試験入力バッファ４と試験出力
バッファ３Ｂの遅延時間に加え、チップ内部を長く引き
回された試験クロック配線Ｌｔや試験出力配線Ｌout に
よる試験データＤIN，試験クロック信号ＴCK及び試験出
力データＤOUT の遅延時間がＲＡＭマクロ１の真のアク
セスタイムに介入することとなる。このことで、半導体
集積回路装置の高機能化，高性能化に伴い、益々高速化
されるＲＡＭ１Ａのアクセスタイムに対して、真の評価
をしようとすると、これらの遅延時間を無視することが
できない。

【００１９】これにより、半導体集積回路装置の高集積
化，高密度化に伴い、ＲＡＭ１Ａのアクセスタイムに比
べて遅延時間が非常に大きくなることから、その正確な
アクセスタイムを測定することが困難となる。また、従
来例のような測定方法では真の評価をすることができな
いという問題がある。

【００２０】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、被試験対象に新たな試験補助回路
を付加して、試験入／出力データや試験クロック信号を
伝送する試験入／出力配線や試験クロック配線及び試験
入／出力バッファの遅延の影響を取り除き、真のアクセ
スタイムを測定すること、及び、当該装置の精度の向上
を図ることが可能となる半導体集積回路装置，その試験
装置及びその試験方法の提供を目的とする。

【００２１】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る半導体集積回路装置の原理図であり、図２
は、本発明に係る半導体集積回路装置の試験装置及びそ
の試験方法の原理図をそれぞれ示している。

【００２２】本発明の半導体集積回路装置は、図１
（ａ）に示すように、クロック信号に基づいて動作する
内部集積回路１１の試験を補助する試験用回路11Ａが組
み込まれた半導体集積回路装置において、前記試験用回
路11Ａとは別に試験クロック信号ＴCKのダミー処理をす
るダミー試験用回路１２が設けられることを特徴とす
る。

【００２３】なお、本発明の半導体集積回路装置におい
て、前記ダミー試験用回路１２が図１（ｂ）に示すよう
に、試験補助クロック信号ＲCKを入力する試験補助クロ
ック入力手段12Ａと、前記試験補助クロック信号ＲCKに
基づいて試験クロック信号ＴCKを保持するダミー保持手
段12Ｂと、前記試験補助クロック信号ＲCKに基づいて試
験出力データＤOUT を保持する試験データ保持手段12Ｃ
と、前記ダミー保持手段12Ｂで保持された試験クロック
信号ＴCKをダミー出力信号ＤTCK として出力をするダミ
ー出力手段12Ｄから成ることを特徴とする。

【００２４】また、本発明の半導体集積回路装置におい
て、前記ダミー保持手段12Ｂと試験データ保持手段12Ｃ
とが同一回路から成り、前記内部集積回路１１とダミー
保持手段12Ｂとが近接して配置されることを特徴とす
る。

【００２５】さらに、本発明の半導体集積回路装置の試
験装置は、本発明の半導体集積回路装置を試験する装置
であって、図２に示すように、前記被試験対象１６に、
非試験／試験モード信号Ｔ／Ａ，試験クロック信号ＴC
K，試験データＤIN及び試験補助クロック信号ＲCKを出
力する試験信号出力手段１３と、前記ダミー出力信号Ｄ
TCK 及び試験出力データＤOUT を入力する試験信号入力
手段１４と、前記試験信号出力手段１３及び試験信号入
力手段１４の入出力を制御する制御手段１５とを具備
し、前記制御手段１５が、被試験対象１６に設けられた
ダミー試験用回路１２から帰還するダミー出力信号ＤTC
K に基づいて内部集積回路１１の遅延時間の求値制御を
することを特徴とする。

【００２６】また、本発明の半導体集積回路装置の試験
方法は、本発明の半導体集積回路装置を試験する方法で
あって、前記被試験対象１６に、非試験／試験モード信
号Ｔ／Ａ，試験クロック信号ＴCK，試験データＤIN及び
試験補助クロック信号ＲCKの供給処理をし、前記ダミー
出力信号ＤTCK 及び試験出力データＤOUT の取得処理を
し、前記被試験対象１６の試験用回路11Ａとは別に設け
られたダミー試験用回路１２から帰還するダミー出力信
号ＤTCK に基づいて内部集積回路１１の遅延時間の求値
処理をすることを特徴とする。

【００２７】なお、本発明の半導体集積回路装置の試験
方法であって、前記内部集積回路１１の遅延時間の求値
処理は、前記被試験対象１６の期待値と試験出力データ
ＤOUT とを比較する条件下において、試験クロック信号
ＴCKと試験補助クロック信号ＲCKとの時間差を縮小し、
前記試験出力データＤOUT が被試験対象１６の期待値に
一致する限界に係る第１の時間差データＤ１の取得処理
をし、かつ、前記被試験対象１６の期待値とダミー出力
信号ＤTCK とを比較する条件下において、試験クロック
信号ＴCKと試験補助クロック信号ＲCKとの時間差を縮小
し、前記ダミー出力信号ＤTCK が被試験対象１６の期待
値に一致する限界に係る第２の時間差データＤ２の取得
処理をし、前記第１，第２の時間差データＤ１，Ｄ２の
差の算出処理をすることを特徴とし、上記目的を達成す
る。

【００２８】

【作 用】本発明の半導体集積回路装置によれば、図１
（ａ）に示すように、試験用回路11Ａが組み込まれた半
導体集積回路装置において、試験用回路11Ａとは別に試
験クロック信号ＴCKのダミー処理をするダミー試験用回
路１２が設けられる。

【００２９】このため、記憶回路Ｍを含む内部集積回路
１１の試験をする場合であって、従来例のように複数の
記憶回路素子Ｍに対して試験用回路11Ａが共通して設け
られ、試験クロック配線や試験出力配線がチップ内部を
長く引き回された場合であっても、その遅延時間等に係
るダミー情報をダミー試験用回路１２から外部の試験装
置等に提供することが可能となる。

【００３０】これにより、被試験対象１６の記憶回路Ｍ
の真のアクセスタイムを測定することができ、当該装置
の性能評価の信頼性の向上を図ることが可能となる。ま
た、本発明の半導体集積回路装置の試験装置によれば、
図２に示すように、試験信号出力手段１３，試験信号入
力手段１４及び制御手段１５が具備され、該制御手段１
５により、被試験対象１６のダミー試験用回路１２から
帰還するダミー出力信号ＤTCK や試験補助クロック信号
ＲCKに基づいて記憶回路ＭのアクセスタイムＴＡＡが求
値制御される。

【００３１】例えば、被試験対象１６の記憶回路Ｍのア
クセスタイムを測定する場合であって、その試験用回路
11Ａが組み込まれた被試験対象１６に、非試験／試験モ
ード信号Ｔ／Ａ，試験クロック信号ＴCK，試験データＤ
IN及び試験補助クロック信号ＲCKが試験信号出力手段１
３から試験用回路11Ａやダミー試験用回路１２に出力さ
れる。

【００３２】この際に、図１（ｂ）に示すように、試験
補助クロック信号ＲCKがダミー試験用回路１２の試験補
助クロック入力手段12Ａに入力されると、試験補助クロ
ック信号ＲCKに基づいて試験クロック信号ＴCKがダミー
保持手段12Ｂにより保持され、同様に、該試験補助クロ
ック信号ＲCKに基づいて試験出力データＤOUT が試験デ
ータ保持手段12Ｃに保持される。

【００３３】また、被試験対象１６から帰還する試験ク
ロック信号ＴCK，すなわち、ダミー出力信号ＤTCK 及び
試験出力データＤOUT が試験信号入力手段１４を介して
制御手段１５に入力される。この際に、ダミー保持手段
12Ｂやデータ出力手段12Ｃを経たダミー出力信号ＤTCK
や試験出力データＤOUT がダミー出力手段12Ｄや試験用
回路11Ａから出力される。

【００３４】これにより、制御手段１５では、まず、試
験出力データＤOUT とその期待値と比較してそれが一致
すれば、パス（Ｐass ）という条件下において、試験ク
ロック信号ＴCKと試験補助クロックＲCKとの時間差を縮
小し、Ｐass となる限界の時間差を求めることで、見か
け上の記憶回路Ｍのアクセスタイムを測定する。

【００３５】次に、ダミー出力信号ＤTCK とその期待値
と比較してそれが一致すれば、パス（Ｐass ）という条
件下において、ダミー出力信号ＤTCK と試験補助クロッ
クＲCKとの時間差を縮小し、Ｐass となる限界の時間差
を求めることで、見かけ上の記憶回路Ｍのアクセスタイ
ムに介入した遅延時間等に係るダミー情報が取得され
る。これにより、２つの状態に係る時間差データＤ１，
Ｄ２（ＴＲＡＭ，ＴＲＥＧ）に基づいて記憶回路Ｍのア
クセスタイムＴＡＡが求値される。

【００３６】このため、従来例のように複数の記憶回路
Ｍに対して試験用回路11Ａが共通して設けられ、試験ク
ロック配線や試験出力配線がチップ内部を長く引き回さ
れた場合であっても、そのダミー情報に基づいて該試験
クロック配線や試験出力配線に係る遅延時間等の影響を
取り除くことが可能となる。

【００３７】これにより、非試験／試験モード信号Ａ／
Ｔ等に基づいて内部集積回路１１から記憶回路Ｍのみを
切り離し、試験用回路11Ａを介してそのアクセスタイム
を正確に測定することが可能となる。また、当該装置の
試験精度の向上を図ることが可能となる。

【００３８】さらに、本発明の半導体集積回路装置の試
験方法によれば、被試験対象１６の試験用回路11Ａとは
別に設けられたダミー試験用回路１２を用いて記憶回路
ＭのアクセスタイムＴＡＡが求値処理される。

【００３９】例えば、試験出力データＤOUT とその期待
値と比較してそれが一致すれば、パス（Ｐass ）という
条件下において、試験クロック信号ＴCKと試験補助クロ
ックＲCKとの時間差が縮小され、該時間差がＰass とな
る限界まで縮小した際の第１の時間差データＤ１（ＴＲ
ＡＭ）が取得処理され、かつ、ダミー出力信号ＤTCKと
その期待値と比較してそれが一致すれば、パス（Ｐass
）という条件下において、ダミー出力信号ＤTCK と試
験補助クロックＲCKとの時間差が縮小され、該時間差が
Ｐass となる限界まで縮小した際の第２の時間差データ
Ｄ２（ＴＲＥＧ）が取得処理される。

【００４０】このため、ステップP3Ｃで第１，第２の時
間差データＤ１，Ｄ２の差の算出処理をすることによ
り、従来例のように複数の記憶回路Ｍに対して試験用回
路11Ａを共通して設け、その試験クロック配線や試験出
力配線がチップ内部を長く引き回した場合であっても、
そのダミー情報に基づいて該試験クロック配線や試験出
力配線に係る遅延時間等の影響を取り除くことができ、
記憶回路Ｍの真のアクセスタイムＴＡＡを測定すること
が可能となる。

【００４１】これにより、これらの遅延時間を考慮した
高精度のアクセスタイムＴＡＡが測定されることで、半
導体集積回路装置の高機能化，高性能化に伴い益々高速
化される記憶回路Ｍの真の評価をすることが可能とな
る。

【００４２】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜８は、本発明の実施例に係る半
導体集積回路装置，その試験装置及びその試験方法を説
明する図であり、図３は、本発明の実施例に係る半導体
集積回路装置の構成図を示している。また、図４はその
ＲＡＭマクロの内部構成図である。

【００４３】例えば、半導体集積回路装置の一例となる
ＲＡＭ内蔵ゲートアレイ２６は図３において、ｎ個のＲ
ＡＭマクロＭ１〜Ｍｎ，ゲートアレイ２１，レジスタク
ロック入力22Ａ，ダミー出力バッファ22Ｄ，試験入力バ
ッファ101 ，試験出力バッファ102 ，試験クロック入力
バッファ103 ，テストモード入力バッファ104 ，通常入
力バッファ26Ａ，通常出力バッファ26Ｂ及び各種入出力
端子Ｔ１〜Ｔ５等から成る。

【００４４】すなわち、ｎ個のＲＡＭマクロＭ１〜Ｍｎ
はゲートアレイ２１で各種論理処理されるデータやその
結果データを一時記憶するものである。なお、１つのＲ
ＡＭマクロＭ１の内部構成については、図４において詳
述する。

【００４５】ゲートアレイ２１は論理積，論理和等の論
理ゲート回路から成り、通常入力バッファ26Ａ，通常出
力バッファ26Ｂやｎ個のＲＡＭマクロＭ１〜Ｍｎの通常
入力ポートＰinや通常出力ポートＰout に接続される。

【００４６】レジスタクロック入力22Ａは試験補助クロ
ック入力手段12Ａの一実施例であり、ダミー試験用回路
１２の一部を構成する。また、レジスタクロック入力22
Ａは試験入力バッファ101 ，試験クロック入力バッファ
103 及びテストモード入力バッファ104 とは別に試験ク
ロック信号ＴCKのダミー処理に係る試験補助クロック信
号ＲCKの一例となるレジスタクロックを入力するもので
ある。また、レジスタクロック入力22Ａの入力部はレジ
スタクロック入力端子Ｔ１に接続され、その出力部がレ
ジスタクロック配線Ｌin２に接続されて、ｎ個のＲＡＭ
マクロＭ１〜Ｍｎのダミーレジスタ22Ｂやデータ出力レ
ジスタ22Ｃに至る。

【００４７】ダミー出力バッファ22Ｄはダミー出力手段
12Ｄの一実施例であり、ダミー試験用回路１２の一部の
実施例を構成する。また、ダミー出力バッファ22Ｄは試
験出力バッファ102 とは別にダミー出力信号ＤTCK を出
力するものである。また、ダミー出力バッファ22Ｄの入
力部はダミーレジスタ22Ｂの出力部に接続され、その出
力部が試験クロック出力端子Ｔ５に接続される。

【００４８】試験入力バッファ101 ，試験出力バッファ
102 ，試験クロック入力バッファ103 及びテストモード
入力バッファ104 は試験用回路11Ａの一実施例を構成
し、ゲートアレイ２１からＲＡＭマクロＭ１〜Ｍｎを切
り離してその試験を補助する回路である。試験入力バッ
ファ101 は試験データＤINを入力するものであり、試験
入力端子Ｔ２や試験入力配線Ｌin１に接続されて各ＲＡ
ＭマクロＭｎの試験切り換え回路21Ｂに至る。

【００４９】また、試験出力バッファ102 は試験出力デ
ータＤOUT を出力するものであり、試験出力端子Ｔ６や
試験出力配線Ｌout に接続されて各ＲＡＭマクロＭｎの
データ出力レジスタ22Ｃに至る。試験クロック入力バッ
ファ103 は試験クロック信号ＴCKを入力するものであ
り、試験クロック入力端子Ｔ３や試験クロック配線Ｌｔ
に接続されて各ＲＡＭマクロＭｎの試験切り換え回路21
Ｂとダミーレジスタ22Ｂに至る。

【００５０】テストモード入力バッファ104 は非試験／
試験モード信号Ｔ／Ａを入力するものであり、モード入
力端子Ｔ４や各ＲＡＭマクロＭｎの試験切り換え回路21
Ｂに接続される。なお、通常入力バッファ26Ａ，通常出
力バッファ26Ｂはゲートアレイ２１や所定入力ポートＰ
INや所定出力ポートＰOUT に接続され、通常使用時の各
種データを入出力するものである。

【００５１】また、１つのＲＡＭマクロＭ１の内部構成
は、図４に示すようにＲＡＭ21Ａ，試験切り換え回路21
Ｂ，入力レジスタ21Ｃ，ダミーレジスタ22Ｂ及びデータ
出力レジスタ22Ｃから成る。

【００５２】すなわち、ＲＡＭ21Ａは記憶回路Ｍの一実
施例であり、その試験時や通常使用時に、その試験デー
タＤINや通常データを一時記憶するものである。試験切
り換え回路21Ｂは非試験／試験モード信号Ｔ／Ａに基づ
いて入力レジスタ21Ｃの入力ソースを切り換えるもので
ある。例えば、非試験時，すなわち、通常使用時には通
常入力ポートＰinを入力レジスタ21Ｃに接続し、試験時
は試験クロック配線Ｌｔや試験入力配線Ｌin１を入力レ
ジスタ21Ｃに接続する。なお、入力レジスタ21Ｃは、そ
の試験時には、試験クロック信号ＴCKに基づいて試験デ
ータＤINを保持する。ＲＡＭ21Ａ，試験切り換え回路21
Ｂ，入力レジスタ21Ｃは内部集積回路１１の一実施例で
ある。

【００５３】ダミーレジスタ22Ｂはダミー保持手段12Ｂ
の一実施例であり、ダミー試験用回路１２を構成する。
また、ダミーレジスタ22ＢはレジスタクロックＲCKに基
づいて試験クロック信号ＴCKを保持するものである。デ
ータ出力レジスタ22Ｃは試験データ保持手段12Ｃの一実
施例であり、ダミー試験用回路１２を構成する。また、
データ出力レジスタ22ＣはレジスタクロックＲCKに基づ
いて試験出力データＤOUT を保持するものである。

【００５４】なお、ダミーレジスタ22Ｂとデータ出力レ
ジスタ22Ｃとは同一回路から成り、試験切り換え回路21
Ｂ，入力レジスタ21Ｃ, ＲＡＭ21Ａ，ダミーレジスタ22
Ｂ，データ出力レジスタ22Ｃとは近接して配置されるこ
とを特徴とする。

【００５５】これは、ダミーレジスタ22Ｂとデータ出力
レジスタ22Ｃとに至るレジスタクロックの時間差及び入
力レジスタ21Ｃとダミーレジスタ22Ｂとに至る試験クロ
ック信号ＴCKの時間差を無視できる程度に小さく抑える
ためである。

【００５６】このようにして、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイによれば、図３，５に示すよう
に、試験入力バッファ101 ，試験出力バッファ102 ，試
験クロック入力バッファ103 ，テストモード入力バッフ
ァ104 等の試験用回路11Ａが組み込まれたＲＡＭ内蔵ゲ
ートアレイにおいて、該試験用回路11Ａとは別に試験ク
ロック信号ＴCKのダミー処理をするレジスタクロック入
力22Ａ，ダミーレジスタ22Ｂ，データ出力レジスタ22
Ｃ，ダミー出力バッファ22Ｄから成るダミー試験用回路
１２が設けられる。

【００５７】このため、ゲートアレイ２１からＲＡＭマ
クロＭ１〜Ｍｎを切り離して、そのアクセスタイムＴＡ
Ａを測定する場合であって、従来例のように複数のＲＡ
ＭマクロＭ１〜Ｍｎに対して個々に試験出力バッファ10
2 が設けられ、試験クロック入力バッファ103 が共通し
て設けられ、試験クロック配線Ｌｔ，試験データ出力配
線がチップ内部を長く引き回された場合であっても、そ
の遅延時間等に係るダミー情報をダミーバッファから外
部の試験装置等に提供することが可能となる。

【００５８】すなわち、あるＲＡＭマクロＭｎから試験
クロック入力バッファ103 や試験出力バッファ102 等を
見た場合に寄生する入力配線容量，出力配線容量や浮遊
容量を原因とする遅延時間，入出力バッファの遅延及び
入力レジスタ21Ｃのセットアップ時間等に相当するダミ
ー情報をダミーレジスタ22Ｂから外部に出力することが
可能となる。

【００５９】これにより、ゲートアレイ２１からＲＡＭ
マクロＭ１〜Ｍｎを切り離して、その真のアクセスタイ
ムＴＡＡを測定することができ、当該ゲートアレイ２１
の性能評価の信頼性の向上を図ることが可能となる。

【００６０】なお、通常の使用時には、試験切り換え回
路21Ｂに非試験／試験モード信号Ｔ／Ａ＝「Ｌ」レベル
を供給して、ＲＡＭマクロＭ１を通常モードにする。こ
れにより、試験切り換え回路21Ｂが試験入力配線Ｌin１
側を切り離し、通常入力ポートＰinを選択する。この際
に、ゲートアレイ２６にＲＡＭマクロＭ１〜Ｍｎが接続
され、また、所定入力ポートＰINに入力データが入力さ
れると、ゲートアレイ２６により処理された出力データ
が所定出力ポートＰOUT から出力される。

【００６１】次に、本発明の実施例に係る半導体集積回
路装置の試験装置について、当該ＲＡＭ内蔵ゲートアレ
イ２６のダミー試験用回路の動作を補足しながら説明を
する。

【００６２】図５は、本発明の実施例に係るＲＡＭ内蔵
ゲートアレイの試験システム装置の構成図である。例え
ば、該試験用回路11Ａとは別に試験クロック信号ＴCKの
ダミー処理をするダミー試験用回路１２が設けられたＲ
ＡＭ内蔵ゲートアレイ２６のゲートアレイ２１からＲＡ
ＭマクロＭ１〜Ｍｎを切り離して、そのアクセスタイム
ＴＡＡを測定する装置は、図５において、試験信号出力
部２３，試験信号入力部２４及びデータ制御装置２５か
ら成る。

【００６３】すなわち、試験信号出力部２３は試験信号
出力手段１３の一実施例であり、非試験／試験モード信
号Ｔ／Ａ，試験クロック信号ＴCK，試験データＤIN及び
レジスタクロックＲCKをＲＡＭ内蔵ゲートアレイ２６に
出力するものである。例えば、試験信号出力部２３はＲ
ＡＭ内蔵ゲートアレイ２６のレジスタクロック入力端子
Ｔ１，試験入力端子Ｔ２，試験クロック入力端子Ｔ３，
試験モード端子Ｔ４に接続される。

【００６４】試験信号入力部２４は試験信号入力手段１
４の一実施例であり、ＲＡＭ内蔵ゲートアレイ２６から
帰還するダミー出力信号ＤTCK 及び試験出力データＤOU
T を入力するものである。例えば、試験信号入力部２４
はＲＡＭ内蔵ゲートアレイ２６のダミー出力信号出力端
子Ｔ５，試験出力端子Ｔ６に接続される。

【００６５】データ制御装置２５は制御手段１５の一実
施例であり、試験信号出力部２３及び試験信号入力部２
４の入出力を制御するものである。例えば、データ制御
装置２５はデータバス25Ｆに接続された信号発生部25
Ａ，期待値比較部25Ｂ，メモリ部25Ｃ，その他の処理部
25Ｄ及びＣＰＵ（中央演算処理装置）25Ｅから成る。

【００６６】信号発生部25Ａは非試験／試験モード信号
Ｔ／Ａ，試験クロック信号ＴCK，試験データＤIN及びレ
ジスタクロックＲCKを発生するものであり、期待値比較
部25Ｂはダミー出力信号ＤTCK とその期待値, すなわ
ち、試験クロック信号ＴCKとの比較を行い試験データＤ
INに係る試験出力データＤOUT とその評価基準となる期
待値データとを比較するものである。

【００６７】メモリ部25Ｃは試験出力データＤOUT や期
待値データ等を記憶したり、試験用回路11Ａの遅延時間
を含む見かけ上のＲＡＭマクロＭｎのアクセスタイムＴ
ＲＡＭやダミーレジスタ22Ｂの見かけ上のセットアップ
タイムＴＲＥＧに係る第１，第２の時間差データＤ１，
Ｄ２等を記憶する。

【００６８】その他の処理部25ＤはＣＰＵ25Ｅの入出力
を補助するものであり、ＣＰＵ25Ｅは信号発生部25Ａ，
期待値比較部25Ｂ，メモリ部25Ｃ及びその他の処理部25
Ｄの入出力を制御するものである。例えば、ＣＰＵ25Ｅ
は試験出力バッファ102 から帰還する試験出力データＤ
OUT やダミー試験用回路１２から帰還するダミー出力信
号ＤTCK の２つの状態に係る第１，第２の時間差データ
Ｄ１，Ｄ２に基づいてＲＡＭマクロＭｎのアクセスタイ
ムＴＡＡの求値制御をする。

【００６９】このようにして、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイの試験装置によれば、図５に示す
ように、試験信号出力部２３，試験信号入力部２４及び
データ制御装置２５が具備され、該データ制御装置２５
により、ＲＡＭマクロＭｎのアクセスタイムＴＡＡが求
値制御される。

【００７０】例えば、ＲＡＭ内蔵ゲートアレイ２６のＲ
ＡＭマクロＭ１のアクセスタイムを測定する場合であっ
て、その試験用回路11Ａが組み込まれたＲＡＭ内蔵ゲー
トアレイ２６に、非試験／試験モード信号Ｔ／Ａ，試験
クロック信号ＴCK，試験データＤIN及びレジスタクロッ
クＲCKが試験信号出力部２３から試験用回路11Ａやダミ
ー試験用回路１２に出力される。

【００７１】この際に、図４に示すように、レジスタク
ロックＲCKがダミー試験用回路１２のレジスタクロック
入力22Ａに入力されると、レジスタクロックＲCKに基づ
いて試験クロック信号ＴCKがダミーレジスタ22Ｂにより
保持され、該試験補助クロック信号ＲCKに基づいて試験
出力データＤOUT がデータ出力レジスタ22Ｃに保持され
る。

【００７２】また、ＲＡＭ内蔵ゲートアレイ２６から帰
還するダミー出力信号ＤTCK ，試験出力データＤOUT が
試験信号入力部２４を介してデータ制御装置２５に入力
される。この際に、ダミーレジスタ22Ｂを経た試験クロ
ック信号ＴCK，すなわち、ダミー出力信号ＤTCK やデー
タ出力レジスタ22Ｃを経た試験出力データＤOUT がダミ
ー出力バッファ22Ｄや試験出力バッファ102 から出力さ
れる。

【００７３】さらに、データ制御装置２５では、まず、
試験出力データＤOUT に基づいて遅延時間を含む見かけ
上のＲＡＭマクロＭｎのアクセスタイムを測定する。次
に、試験用回路１２から帰還するダミー出力信号ＤTCK
に基づいて見かけ上のＲＡＭマクロＭｎのアクセスタイ
ムに介入した遅延時間等に係るダミー情報が取得され
る。これにより、２つの状態に係る時間差ＴＲＡＭ，Ｔ
ＲＥＧに基づいてＲＡＭマクロＭｎのアクセスタイムＴ
ＡＡが求値される。

【００７４】このため、従来例のように複数のＲＡＭマ
クロＭ１〜Ｍｎに対して試験用回路11Ａが共通して設け
られ、試験入力配線Ｌin１，試験クロック配線Ｌｔ，試
験データ出力配線がチップ内部を長く引き回された場合
であっても、そのダミー情報に基づいて該試験クロック
配線Ｌｔ等に係る遅延時間等の影響を取り除くことが可
能となる。

【００７５】これにより、非試験／試験モード信号Ａ／
Ｔ等に基づいてゲートアレイ２６からＲＡＭマクロＭ１
〜Ｍｎのみを切り離し、試験用回路11Ａを介してそのア
クセスタイムＴＡＡを正確に測定することが可能とな
る。また、当該装置の試験精度の向上を図ることが可能
となる。

【００７６】次に、本発明の実施例に係る半導体集積回
路装置の試験方法について、当該試験装置の動作を補足
しながら説明をする。図６は、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイの試験フローチャートであり、図
７はその試験フローチャートを補足する限界タイミング
チャートをそれぞれ示している。

【００７７】例えば、ダミー試験用回路１２が設けられ
たＲＡＭ内蔵ゲートアレイ（以下被試験ゲートアレイと
いう）２６のＲＡＭマクロＭ１の真のアクセスタイムＴ
ＡＡを測定する場合、図６において、まず、ステップＰ
０で被試験ゲートアレイ２６と試験システム装置とを接
続する。この際に、被試験ゲートアレイ２６のレジスタ
クロック入力端子Ｔ１，試験入力端子Ｔ２，試験クロッ
ク入力端子Ｔ３，試験モード端子Ｔ４が試験信号出力部
２３に接続され、その試験クロック出力端子Ｔ５，試験
出力端子Ｔ６が試験信号入力部２４に接続される。

【００７８】次に、ステップＰ１〜Ｐ４で外部から見た
ＲＡＭマクロＭ１の見かけ上のアクセスタイムＴＲＡＭ
を測定する。なお、見かけ上のアクセスタイムＴＲＡＭ
には、入・出力バッファの遅延時間，入力レジスタ21Ｂ
のセットアップタイム，ＲＡＭ21Ａの真のアクセスタイ
ムＴＡＡ及び各配線容量に係る遅延時間が含まれる。ま
た、真のアクセスタイムＴＡＡとはＲＡＭマクロＭｎに
試験クロック信号ＴCKが入力されてから、通常出力ポー
トＰout に読出しデータ（試験出力データＤOUT ）が出
力されるまでの時間をいうものとする。

【００７９】すなわち、ステップＰ１でモード信号Ｔ／
Ａを選択する。この際に、試験システム装置の試験信号
出力部２３から被試験ゲートアレイ２６の試験用回路11
Ａやダミー試験用回路１２に各信号Ｔ／Ａ，ＴCK，ＤI
N，ＲCKが出力される。例えば、非試験／試験モード信
号Ｔ／Ａを「Ｈ」レベルにして、ＲＡＭマクロＭ１〜Ｍ
ｎを試験モードにする。これにより、試験切り換え回路
21Ｂにより通常入力ポートＰinが切り離され、試験入力
配線Ｌin１側が選択される。

【００８０】次に、ステップＰ２で被試験ゲートアレイ
２６に非試験／試験モード信号Ｔ／Ａ，試験クロック信
号ＴCK，試験データＤIN及びレジスタクロックＲCKを供
給する。

【００８１】次いで、ステップＰ３で被試験ゲートアレ
イ２６から帰還するダミー出力信号ＤTCK 及び試験出力
データＤOUT の取得処理する。ここで、図７（ａ）に示
すように、試験クロック信号ＴCKはその試験クロック入
力端子Ｔ１の入力時刻ｔ10を基準にすると、入力配線容
量等により遅延時間ＴＣ後の時刻ｔ11に入力レジスタ21
Ｂに到達する。この試験クロック信号ＴCKの立ち上がり
に同期して、真のアクセスタイムＴＡＡを要してＲＡＭ
21Ａが動作し、時刻ｔ13で試験出力データＤOUT が読み
出される。

【００８２】一方、レジスタクロックＲCKは時刻ｔ12で
そのレジスタクロック入力端子Ｔ１に入力されたものと
すれば、入力配線容量等により遅延時間ＴＲ後の時刻ｔ
14にデータ出力レジスタ22Ｃに到達する。ここで、デー
タ出力レジスタ22Ｃが試験データＤOUT を取り込むため
にはセットアップタイムＴＳを必要とする。

【００８３】その後、ステップＰ４で試験クロック信号
ＴCKとレジスタクロックＴCKとの時間差が縮小され、デ
ータ制御装置２５の期待値比較部25Ｂにより、試験出力
データＤOUT とその評価基準となる期待値データとが比
較され、期待値に達した場合に、その時間差縮小が停止
され、その限界タイミングが得られる。

【００８４】ここで、図７（ａ）に示すように、ＲＡＭ
21Ａの見かけ上のアクセスタイムＴＲＡＭは試験クロッ
ク入力端子Ｔ３，レジスタクロック入力端子Ｔ１で見た
試験クロック信号ＴCKとレジスタクロックＲCKとの時間
差である。また、入力配線容量等により遅延時間ＴＣ，
真のアクセスタイムＴＡＡ，データ出力レジスタ22Ｃの
セットアップタイムＴＳ，見かけ上のアクセスタイムＴ
ＲＡＭ及び入力配線容量等による遅延時間ＴＲとの間に
は（１）式のような関係がある。

【００８５】 ＴＣ＋ＴＡＡ＋ＴＳ＝ＴＲＡＭ＋ＴＲ……（１） なお、第１の時間差データＤ１として、（１）式に係る
ＲＡＭ21Ａの見かけ上のアクセスタイムＴＲＡＭが得ら
れる。

【００８６】次に、ステップＰ５で試験クロック信号Ｔ
CKとレジスタクロックＲCKとの時間差が最も縮小した第
１の時間差データＤ１の格納処理をする。ここで、第１
の時間差データＤ１は（１）式に係るＴＲＡＭデータで
あり、例えば、それが試験システム装置のメモリ部25Ｃ
に一時格納される。

【００８７】その後、ステップＰ６〜８で外部から見た
ダミーレジスタ22Ｂの見かけ上セットアップタイムＴＲ
ＥＧの測定をする。すなわち、ステップＰ６で、試験ク
ロック信号ＴCK及びレジスタクロックＲCKが試験システ
ム装置の試験信号出力部２３から被試験ゲートアレイ２
６の試験用回路11Ａやダミー試験用回路１２に出力され
る。

【００８８】次いで、ステップＰ７で被試験ゲートアレ
イ２６から帰還するダミー出力信号ＤTCK の取得処理を
する。ここで、図７（ｂ）に示すように、試験クロック
信号ＴCKはその試験クロック入力端子Ｔ１の入力時刻ｔ
20を基準にすると、入力配線容量等により遅延時間ＴＣ
後の時刻ｔ22にダミーレジスタ22Ｂに到達する。一方、
レジスタクロックＲCKは時刻ｔ21でそのレジスタクロッ
ク入力端子Ｔ１に入力されたものとすれば、入力配線容
量等により遅延時間ＴＲ後の時刻ｔ23にダミーレジスタ
22Ｂに到達する。ここで、ダミーレジスタ２２BKが試験
クロック信号ＣＫを入力データを見なして取り込むに
は、セットアップタイムＴ５を必要とする。

【００８９】その後、ステップＰ８で試験クロック信号
ＴCKとレジスタクロックＲCKとの時間差を縮小させる。
この際に、データ制御装置２５の期待値比較部25Ｂによ
り、出力時の試験クロック信号ＴCK，すなわちダミー出
力信号ＤTCK とその期待値となる入力時の試験クロック
信号ＴCKとが比較される。なお、期待値に達した場合
に、その時間差縮小が停止され、その限界タイミングが
得られる。

【００９０】ここで、図７（ｂ）に示すように、ダミー
レジスタ22Ｂの見かけ上セットアップタイムＴＲＥＧは
試験クロック入力端子Ｔ１，レジスタクロック入力端子
Ｔ１で見た試験クロック信号ＴCKとレジスタクロックＲ
CKとの時間差である。また、入力配線容量等により遅延
時間ＴＣ，ダミーレジスタ22Ｂの真のセットアップタイ
ムＴＳ，見かけ上のダミーレジスタ22Ｂのセットアップ
タイムＴＲＥＧ及び入力配線容量等による遅延時間ＴＲ
との間には（２）式のような関係がある。

【００９１】ＴＣ＋ＴＳ＝ＴＲＥＧ＋ＴＲ……（２） なお、ダミーレジスタ22Ｂとデータ出力レジスタ22Ｃと
は、その形状や配置条件が互いに近似して設けられるこ
とからそのセットアップタイムＴＳがほぼ等しい。ま
た、ダミー情報の一例となる第２の時間差データＤ２と
して、（２）式に係るダミーレジスタ22Ｂの見かけ上セ
ットアップタイムＴＲＥＧが得られる。

【００９２】次に、ステップＰ９で第１，第２の時間差
データＤ１，Ｄ２に基づいて真のアクセスタイムＴＡＡ
の算出処理をする。この際に、例えば、試験システム装
置のＣＰＵ25Ｅにより、（１），（２）式の差の演算処
理が行われ、外部から直接測定できない未知数である遅
延時間ＴＣ，ＴＲ及びセットアップタイムＴＳが消去さ
れ、（３）式のように真のアクセスタイムＴＡＡが求値
される。

【００９３】ＴＡＡ＝ＴＲＡＭ−ＴＲＥＧ……（３） その後、ステップＰ10で当該被試験ゲートアレイ２６の
試験評価をする。これにより、ダミー試験用回路１２が
設けられたＲＡＭ内蔵ゲートアレイ２６のＲＡＭマクロ
Ｍ１の真のアクセスタイムＴＡＡを評価することができ
る。

【００９４】このようにして、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイの試験方法によれば、図６に示す
ように、ステップＰ４，Ｐ８で第１，第２の時間差デー
タＤ１，Ｄ２が取得される。

【００９５】このため、ステップＰ９で第１，第２の時
間差データＤ１，Ｄ２に基づいてＲＡＭ21Ａの見かけ上
のアクセスタイムＴＲＡＭとダミーレジスタ22Ｂの見か
け上セットアップタイムＴＲＥＧとの差の算出処理をす
ることにより、従来例のように複数のＲＡＭマクロＭ１
〜Ｍｎに対して試験用回路11Ａを共通して設け、その試
験入力配線Ｌin１，試験クロック配線Ｌｔ，試験データ
出力配線がチップ内部を長く引き回した場合であって
も、そのダミー情報に基づいて該試験入・出力配線や試
験クロック配線及び入／出力バッファに係る遅延時間等
の影響を取り除くことができ、ＲＡＭマクロＭ１〜Ｍｎ
の真のアクセスタイムＴＡＡを測定することが可能とな
る。

【００９６】このことで、半導体集積回路装置の高集積
化，高密度化に伴い、ＲＡＭ21Ａの真のアクセスタイム
に比べて遅延時間が非常に大きくなった場合であって
も、見かけ上のＲＡＭマクロＭｎのアクセスタイムＴＲ
ＡＭから試験クロック信号ＴCKの遅延時間等のダミー情
報ＴＲＥＧが差し引かれることから、その正確なアクセ
スタイムＴＡＡを測定することが可能となる。

【００９７】これにより、これらの遅延時間を考慮した
高精度のアクセスタイムＴＡＡが測定されることで、半
導体集積回路装置の高機能化，高性能化に伴い益々高速
化されるＲＡＭマクロＭ１〜Ｍｎの真の評価をすること
が可能となる。

【００９８】なお、本発明の実施例では、クロック信号
の立ち上がりを基準してアクセスタイムＴＡＡを測定す
る方法を説明したが、それを立ち下がりを基準して測定
する場合にも同様な効果が得られる。また、本発明の実
施例では被試験対象１６がＲＡＭマクロ内蔵ゲートアレ
イの場合について説明をしたが、それがスタンダードセ
ルやマイクロ・プロセッサ等でも良く、マクロはＲＯＭ
（読出し専用メモリ）や論理回路であっても、同様な効
果が得られる。

【００９９】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば試験用回路とは別に試験クロック信
号のダミー処理をするダミー試験用回路が設けられる。

【０１００】このため、従来例のように複数の記憶回路
に対して試験用回路が共通して設けられ、試験入・出力
配線や試験クロック配線がチップ内部を長く引き回され
た場合であっても、その遅延時間等に係るダミー情報を
ダミー試験用回路から外部の試験装置等に提供すること
が可能となる。

【０１０１】また、本発明の半導体集積回路装置の試験
装置によれば、試験信号出力手段，試験信号入力手段及
び制御手段が具備され、該制御手段により記憶回路の見
かけ上のアクセスタイム（第１の時間差データ）とダミ
ー保持手段の見かけ上のセットアップタイム（第２の時
間差データ）が取得処理される。

【０１０２】このため、半導体集積回路装置の内部集積
回路から記憶回路のみを切り離して、２つの見かけ上の
アクセスタイムとセットアップタイムに基づいて記憶回
路の真のアクセスタイムを求値することが可能となり、
当該装置の試験精度の向上を図ることが可能となる。

【０１０３】さらに、本発明の半導体集積回路装置の試
験方法によれば、被試験対象の試験用回路とは別に設け
られたダミー試験用回路を用いて第１，第２の時間差デ
ータが取得され、それに基づいて記憶回路のアクセスタ
イムが求値処理される。

【０１０４】このため、外部端子より直接測定可能な第
１，第２の時間差データの差の算出処理をすることによ
り、試験用出力レジスタのセットアップタイムや入力配
線，入力バッファの遅延要素を消去することができ、記
憶回路の真のアクセスタイムを正確に測定することが可
能となる。このことで、半導体集積回路装置に内蔵され
た記憶回路の試験用回路の遅延時間を考慮した高精度な
アクセスタイムを測定することができ、真のＲＡＭ評価
等をすることが可能となる。

【０１０５】これにより、半導体記憶回路を内蔵したゲ
ートアレイやスタンダードセル等の性能評価の信頼性の
向上を図ることが可能となり、高信頼度の半導体集積回
路装置及びその試験装置の提供に寄与するところが大き
い。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の原理図であ
る。

【図２】本発明に係る半導体集積回路装置の試験装置及
びその試験方法の原理図である。

【図３】本発明の実施例に係るＲＡＭマクロ内蔵ゲート
アレイの全体構成図である。

【図４】本発明の実施例に係るＲＡＭマクロの内部構成
図である。

【図５】本発明の実施例に係るＲＡＭマクロ内蔵ゲート
アレイの試験システム装置の構成図である。

【図６】本発明の実施例に係るＲＡＭマクロ内蔵ゲート
アレイの試験フローチャートである。

【図７】本発明の実施例に係る試験フローチャートを補
足する限界タイミングチャートである。

【図８】従来例に係るＲＡＭマクロ内蔵ゲートアレイの
全体構成図である。

【図９】従来例に係るＲＡＭマクロの試験方法の説明図
である。

【符号の説明】

１１…内部集積回路、 11Ａ…試験用回路、 １２…ダミー試験用回路、 12Ａ…試験補助クロック入力手段、 12Ｂ…ダミー保持手段、 12Ｃ…試験データ保持手段、 12Ｄ…ダミー出力手段、 １３…試験信号出力手段、 １４…試験信号入力手段、 １５…制御手段、 Ｍ…記憶回路、 ＴCK…試験クロック信号、 ＤTCK …ダミー出力信号、 ＲCK…試験補助クロック信号、 ＤIN…試験データ、 ＤOUT …試験出力データ、 Ｔ／Ａ…非試験／試験モード信号、 ＴＡＡ…真のアクセスタイム、 Ｄ１…第１の時間差データ（ＴＲＡＭ）、 Ｄ２…第２の時間差データ（ＴＲＥＧ）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｈ 6741−5Ｌ Ｈ０１Ｌ 21/66 Ｗ 7377−4Ｍ 21/82 8225−4Ｍ Ｈ０１Ｌ 21/82 Ｔ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号に基づいて動作する内部集
   積回路（１１）の試験を補助する試験用回路（11Ａ）が
   組み込まれた半導体集積回路装置において、前記試験用
   回路（11Ａ）とは別に試験クロック信号（ＴCK）のダミ
   ー処理をするダミー試験用回路（１２）が設けられるこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記ダミー試験用回路（１２）が試験補助クロッ
   ク信号（ＲCK）を入力する試験補助クロック入力手段
   （12Ａ）と、前記試験補助クロック信号（ＲCK）に基づ
   いて試験クロック信号（ＴCK）を保持するダミー保持手
   段（12Ｂ）と、前記試験補助クロック信号（ＲCK）に基
   づいて試験出力データ（ＤOUT ）を保持する試験データ
   保持手段（12Ｃ）と、前記ダミー保持手段（12Ｂ）で保
   持された試験クロック信号（ＴCK）をダミー出力信号
   （ＤTCK ）として出力をするダミー出力手段（12Ｄ）か
   ら成ることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１記載の半導体集積回路装置にお
   いて、前記ダミー保持手段（12Ｂ）と試験データ保持手
   段（12Ｃ）とが同一回路から成り、前記内部集積回路
   （１１）とダミー保持手段（12Ｂ）とが近接して配置さ
   れることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１記載の半導体集積回路装置を試
   験する装置であって、前記被試験対象（１６）に、非試
   験／試験モード信号（Ｔ／Ａ），試験クロック信号（Ｔ
   CK），試験データ（ＤIN）及び試験補助クロック信号
   （ＲCK）を出力する試験信号出力手段（１３）と、前記
   ダミー出力信号（ＤTCK ）及び試験出力データ（ＤOUT
   ）を入力する試験信号入力手段（１４）と、前記試験
   信号出力手段（１３）及び試験信号入力手段（１４）の
   入出力を制御する制御手段（１５）とを具備し、前記制
   御手段（１５）が、被試験対象（１６）に設けられたダ
   ミー試験用回路（１２）から帰還するダミー出力信号
   （ＤTCK ）に基づいて内部集積回路（１１）の遅延時間
   の求値制御をすることを特徴とする半導体集積回路装置
   の試験装置。
5. 【請求項５】 請求項１記載の半導体集積回路装置を試
   験する方法であって、前記被試験対象（１６）に、非試
   験／試験モード信号（Ｔ／Ａ），試験クロック信号（Ｔ
   CK），試験データ（ＤIN）及び試験補助クロック信号
   （ＲCK）の供給処理をし、前記ダミー出力信号（ＤTCK
   ）及び試験出力データ（ＤOUT ）の取得処理をし、前
   記被試験対象（１６）の試験用回路（11Ａ）とは別に設
   けられたダミー試験用回路（１２）から帰還するダミー
   出力信号（ＤTCK ）に基づいて内部集積回路（１１）の
   遅延時間の求値処理をすることを特徴とする半導体集積
   回路装置の試験方法。
6. 【請求項６】 請求項５記載の半導体集積回路装置の試
   験方法であって、前記内部集積回路（１１）の遅延時間
   の求値処理は、前記被試験対象（１６）の期待値と試験
   出力データ（ＤOUT ）とを比較する条件下において、試
   験クロック信号（ＴCK）と試験補助クロック信号（ＲC
   K）との時間差を縮小し、前記試験出力データ（ＤOUT
   ）が被試験対象（１６）の期待値に一致する限界に係
   る第１の時間差データ（Ｄ１）の取得処理をし、かつ、
   前記被試験対象（１６）の期待値とダミー出力信号（Ｄ
   TCK ）とを比較する条件下において、試験クロック信号
   （ＴCK）と試験補助クロック信号（ＲCK）との時間差を
   縮小し、前記ダミー出力信号（ＤTCK ）が被試験対象
   （１６）の期待値に一致する限界に係る第２の時間差デ
   ータ（Ｄ２）の取得処理をし、前記第１，第２の時間差
   データ（Ｄ１，Ｄ２）の差の算出処理をすることを特徴
   とする半導体集積回路装置の試験方法。