JPH07105091A - キャッシュの制御装置および制御方法 - Google Patents
キャッシュの制御装置および制御方法Info
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- JPH07105091A JPH07105091A JP5269978A JP26997893A JPH07105091A JP H07105091 A JPH07105091 A JP H07105091A JP 5269978 A JP5269978 A JP 5269978A JP 26997893 A JP26997893 A JP 26997893A JP H07105091 A JPH07105091 A JP H07105091A
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Abstract
(57)【要約】
【目的】マルチプロセッサ構成の計算機において、仮想
計算機上のオペレーティングシステム（ＯＳ）が発行し
たキャッシュの無効化命令を、効率良く実行することが
可能な仮想計算機システムを提供することを目的とす
る。また、プロセッサにおける走行ＯＳの切り替え時
に、キャッシュを効率良く制御可能な仮想計算機システ
ムを提供することを目的とする。 【構成】仮想計算機上のＯＳがプロセッサ１００−１に
おいてキャッシュの無効化命令を発行すると、制御回路
２５０−１はキャッシュメモリ２７０−１を無効状態に
した後、キャッシュ３００−２にキャッシュ無効化を要
求する。キャッシュ３００−２では、無効化命令を発行
したＯＳとプロセッサ１００−２で走行中のＯＳが一致
するときに限って、制御回路２５０−２にキャッシュ無
効化信号を送り、キャッシュメモリ２７０−２を無効化
する。以上のようにして、ＯＳが効率良くキャッシュを
利用することが可能な仮想計算機システムが提供され
る。
計算機上のオペレーティングシステム（ＯＳ）が発行し
たキャッシュの無効化命令を、効率良く実行することが
可能な仮想計算機システムを提供することを目的とす
る。また、プロセッサにおける走行ＯＳの切り替え時
に、キャッシュを効率良く制御可能な仮想計算機システ
ムを提供することを目的とする。 【構成】仮想計算機上のＯＳがプロセッサ１００−１に
おいてキャッシュの無効化命令を発行すると、制御回路
２５０−１はキャッシュメモリ２７０−１を無効状態に
した後、キャッシュ３００−２にキャッシュ無効化を要
求する。キャッシュ３００−２では、無効化命令を発行
したＯＳとプロセッサ１００−２で走行中のＯＳが一致
するときに限って、制御回路２５０−２にキャッシュ無
効化信号を送り、キャッシュメモリ２７０−２を無効化
する。以上のようにして、ＯＳが効率良くキャッシュを
利用することが可能な仮想計算機システムが提供され
る。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュの制御装置
および制御方法に関し、特に、仮想計算機が効率良くキ
ャッシュを利用することを可能とするキャッシュの制御
装置および制御方法に関する。
および制御方法に関し、特に、仮想計算機が効率良くキ
ャッシュを利用することを可能とするキャッシュの制御
装置および制御方法に関する。
【０００２】
【従来の技術】仮想計算機システム（ＶＭＳ：Virtual
Machine System）とは、特開昭５７−２１２６８０号公
報に記載のように、１台の計算機上に論理的な計算機で
ある仮想計算機（ＶＭ：Virtual Machine ）を複数台生
成し、これらの各仮想計算機において、各々１つのオペ
レーティング・システム（ＯＳ：Operating System）の
走行を可能とするシステムである。
Machine System）とは、特開昭５７−２１２６８０号公
報に記載のように、１台の計算機上に論理的な計算機で
ある仮想計算機（ＶＭ：Virtual Machine ）を複数台生
成し、これらの各仮想計算機において、各々１つのオペ
レーティング・システム（ＯＳ：Operating System）の
走行を可能とするシステムである。
【０００３】仮想計算機システムでは、１台の計算機上
で、複数のＯＳの並列運転が可能である。このため、仮
想計算機システムは、使用目的の異なる複数のＯＳを１
台の計算機で運用したり、旧ＯＳから新ＯＳへのＯＳ移
行時に新旧２つのＯＳを１台の計算機で運用したり、Ｏ
Ｓのテストを並列に１台の計算機で実行するためのツー
ルとして主に利用されている。
で、複数のＯＳの並列運転が可能である。このため、仮
想計算機システムは、使用目的の異なる複数のＯＳを１
台の計算機で運用したり、旧ＯＳから新ＯＳへのＯＳ移
行時に新旧２つのＯＳを１台の計算機で運用したり、Ｏ
Ｓのテストを並列に１台の計算機で実行するためのツー
ルとして主に利用されている。
【０００４】この仮想計算機システムにおいて、仮想計
算機モニタ（ＶＭＭ：Virtual Machine Monitor ）は、
各仮想計算機に計算機資源を割り当てたり、仮想計算機
のスケジューリングや起動を行なったり、ＯＳが発行し
た命令のうち実計算機では直接実行できない命令のシミ
ュレーション処理等を行なう。この仮想計算機システム
では、各ＯＳはあたかも独立した計算機を専有している
かのような環境を与えられる。
算機モニタ（ＶＭＭ：Virtual Machine Monitor ）は、
各仮想計算機に計算機資源を割り当てたり、仮想計算機
のスケジューリングや起動を行なったり、ＯＳが発行し
た命令のうち実計算機では直接実行できない命令のシミ
ュレーション処理等を行なう。この仮想計算機システム
では、各ＯＳはあたかも独立した計算機を専有している
かのような環境を与えられる。
【０００５】仮想計算機システムにおいて、実計算機を
構成する中央プロセッサ（以後、プロセッサ、と呼ぶ）
の数は、１つでも良いし、また、複数であっても良い。
プロセッサを複数有する実計算機を、マルチプロセッサ
構成の実計算機という。また、論理的なプロセッサ（以
後、仮想プロセッサ、と呼ぶ）を複数有する仮想計算機
を、仮想マルチプロセッサ構成の仮想計算機という。マ
ルチプロセッサ構成の実計算機上の仮想マルチプロセッ
サ構成の仮想計算機では、同時に複数のプロセッサ上で
同一のＯＳが走行可能である。
構成する中央プロセッサ（以後、プロセッサ、と呼ぶ）
の数は、１つでも良いし、また、複数であっても良い。
プロセッサを複数有する実計算機を、マルチプロセッサ
構成の実計算機という。また、論理的なプロセッサ（以
後、仮想プロセッサ、と呼ぶ）を複数有する仮想計算機
を、仮想マルチプロセッサ構成の仮想計算機という。マ
ルチプロセッサ構成の実計算機上の仮想マルチプロセッ
サ構成の仮想計算機では、同時に複数のプロセッサ上で
同一のＯＳが走行可能である。
【０００６】従来、仮想計算機システムは、汎用大型計
算機の分野において、広く使用されてきた。しかしなが
ら、マイクロプロセッサの性能向上により、ワークステ
ーションにおいても用途に応じた複数のＯＳを走行させ
る要求がおこり、ワークステーション上の仮想計算機シ
ステムが必要となりつつある。
算機の分野において、広く使用されてきた。しかしなが
ら、マイクロプロセッサの性能向上により、ワークステ
ーションにおいても用途に応じた複数のＯＳを走行させ
る要求がおこり、ワークステーション上の仮想計算機シ
ステムが必要となりつつある。
【０００７】このマイクロプロセッサの分野では、近
年、縮小命令セットコンピュータ（ＲＩＳＣ：Reduced
Instruction Set Computer）のアーキテクチャの採用が
盛んである。例えば、ヒューレット・パッカード・ジャ
ーナル１９８６年８月号（HEWLETT-PACKARD JOURNAL, A
UGUST 1986）の１６ページおよび１７ページには、ＲＩ
ＳＣプロセッサにおけるキャッシュのアーキテクチャが
紹介されている。キャッシュは、メインメモリの一部を
保持し、プロセッサが高速にアクセス可能なメモリバッ
ファである。
年、縮小命令セットコンピュータ（ＲＩＳＣ：Reduced
Instruction Set Computer）のアーキテクチャの採用が
盛んである。例えば、ヒューレット・パッカード・ジャ
ーナル１９８６年８月号（HEWLETT-PACKARD JOURNAL, A
UGUST 1986）の１６ページおよび１７ページには、ＲＩ
ＳＣプロセッサにおけるキャッシュのアーキテクチャが
紹介されている。キャッシュは、メインメモリの一部を
保持し、プロセッサが高速にアクセス可能なメモリバッ
ファである。
【０００８】このＲＩＳＣプロセッサでは、キャッシュ
およびメインメモリへの書き込みは次のように行なわれ
る。まず、プロセッサが書き込みを要求したメインメモ
リのブロックのコピーがキャッシュにある場合、このキ
ャッシュメモリが更新される。また、該当ブロックがキ
ャッシュになければ、メインメモリのブロックをキャッ
シュにコピーし、このコピーしたキャッシュのブロック
が更新される。
およびメインメモリへの書き込みは次のように行なわれ
る。まず、プロセッサが書き込みを要求したメインメモ
リのブロックのコピーがキャッシュにある場合、このキ
ャッシュメモリが更新される。また、該当ブロックがキ
ャッシュになければ、メインメモリのブロックをキャッ
シュにコピーし、このコピーしたキャッシュのブロック
が更新される。
【０００９】さらに、書き込み要求時にキャシュ内に空
きブロックがないときは、まず、予め定めたアルゴリズ
ムに従って選択されたキャッシュのブロックがメインメ
モリにコピーされ、そのキャッシュのブロックは空き状
態にされる。そして、この空き状態となったブロック
に、書き込みが要求されたメインメモリのブロックがコ
ピーされ、このキャッシュ内のブロックに対して書き込
みが行なわれる。
きブロックがないときは、まず、予め定めたアルゴリズ
ムに従って選択されたキャッシュのブロックがメインメ
モリにコピーされ、そのキャッシュのブロックは空き状
態にされる。そして、この空き状態となったブロック
に、書き込みが要求されたメインメモリのブロックがコ
ピーされ、このキャッシュ内のブロックに対して書き込
みが行なわれる。
【００１０】このように、ＲＩＳＣプロセッサでは、キ
ャッシュとメインメモリの更新は同期的には行なわれな
い。すなわち、キャッシュが更新されたとき同時にメイ
ンメモリも更新されるとは限らない。このため、キャッ
シュの内容とメインメモリの内容とは、必ずしも一致し
ない。
ャッシュとメインメモリの更新は同期的には行なわれな
い。すなわち、キャッシュが更新されたとき同時にメイ
ンメモリも更新されるとは限らない。このため、キャッ
シュの内容とメインメモリの内容とは、必ずしも一致し
ない。
【００１１】また、このＲＩＳＣプロセッサには、キャ
ッシュを制御するための命令として、ＰＵＲＧＥ ＣＡ
ＣＨＥ命令およびＦＬＵＳＨ ＣＡＣＨＥ命令がある。
マルチプロセッサ構成の計算機システムの１つのプロセ
ッサにおいて、ＰＵＲＧＥＣＡＣＨＥ命令を発行する
と、全てのプロセッサにこの要求がブロードキャストさ
れて、全プロセッサのキャッシュの内容が無効化され
る。また、マルチプロセッサ構成の計算機システムの１
つのプロセッサにおいて、ＦＬＵＳＨ ＣＡＣＨＥ命令
を発行すると、全てのプロセッサにこの要求がブロード
キャストされて、全プロセッサについて、キャッシュの
内容がメインメモリにコピーされた後、キャッシュの内
容が無効化される。
ッシュを制御するための命令として、ＰＵＲＧＥ ＣＡ
ＣＨＥ命令およびＦＬＵＳＨ ＣＡＣＨＥ命令がある。
マルチプロセッサ構成の計算機システムの１つのプロセ
ッサにおいて、ＰＵＲＧＥＣＡＣＨＥ命令を発行する
と、全てのプロセッサにこの要求がブロードキャストさ
れて、全プロセッサのキャッシュの内容が無効化され
る。また、マルチプロセッサ構成の計算機システムの１
つのプロセッサにおいて、ＦＬＵＳＨ ＣＡＣＨＥ命令
を発行すると、全てのプロセッサにこの要求がブロード
キャストされて、全プロセッサについて、キャッシュの
内容がメインメモリにコピーされた後、キャッシュの内
容が無効化される。
【００１２】
【発明が解決しようとする課題】前述のＲＩＳＣプロセ
ッサの計算機上に仮想計算機システムを構築しようとす
ると、キャッシュ制御に関して、以下の課題がある。
ッサの計算機上に仮想計算機システムを構築しようとす
ると、キャッシュ制御に関して、以下の課題がある。
【００１３】（１）第１の課題は、実計算機がマルチプ
ロセッサ構成（実プロセッサが複数、プロセッサごとに
キャッシュを備えメインメモリは共有）のとき、仮想計
算機上のＯＳが発行したキャッシュの無効化命令の実行
に関する。
ロセッサ構成（実プロセッサが複数、プロセッサごとに
キャッシュを備えメインメモリは共有）のとき、仮想計
算機上のＯＳが発行したキャッシュの無効化命令の実行
に関する。
【００１４】実計算機がマルチプロセッサ構成であり、
第１および第２のプロセッサにおいてそれぞれ第１およ
び第２のＯＳが走行中であるとする。このとき、第１の
ＯＳが発行したキャッシュの無効化命令をそのまま実行
してしまうと、第２のプロセッサのキャッシュも不当に
無効化されてしまう。この結果、第２のＯＳのメモリの
内容に不一致が発生し、第２のＯＳが正しい処理を行な
えなくなる。すなわち、マルチプロセッサ構成の計算機
において、仮想計算機上のＯＳが発行したキャッシュの
無効化命令をどのように実行すれば良いか、という課題
がある。
第１および第２のプロセッサにおいてそれぞれ第１およ
び第２のＯＳが走行中であるとする。このとき、第１の
ＯＳが発行したキャッシュの無効化命令をそのまま実行
してしまうと、第２のプロセッサのキャッシュも不当に
無効化されてしまう。この結果、第２のＯＳのメモリの
内容に不一致が発生し、第２のＯＳが正しい処理を行な
えなくなる。すなわち、マルチプロセッサ構成の計算機
において、仮想計算機上のＯＳが発行したキャッシュの
無効化命令をどのように実行すれば良いか、という課題
がある。
【００１５】（２）第２の課題は、プロセッサにおける
走行ＯＳの切り替えに関する。これは、実計算機がプロ
セッサ１個の場合および複数の場合の両方において存在
する課題である。
走行ＯＳの切り替えに関する。これは、実計算機がプロ
セッサ１個の場合および複数の場合の両方において存在
する課題である。
【００１６】第１のＯＳが走行した後、同一のプロセッ
サにおいて第２のＯＳが走行し、この第２のＯＳがキャ
ッシュの内容の無効化命令を発行したとする。このと
き、この無効化命令をそのまま実行してしまうと、前
回、第１のＯＳが走行中に形成したキャッシュの内容が
不当に無効化され、失われてしまう。この結果、次に第
１のＯＳを走行させたとき、メモリの内容に不一致が発
生し、第１のＯＳが正しい処理を行なえなくなる。すな
わち、１つのプロセッサを有する計算機上で複数の仮想
計算機が走行する場合に、キャッシュをどのように制御
すれば良いか、という課題がある。
サにおいて第２のＯＳが走行し、この第２のＯＳがキャ
ッシュの内容の無効化命令を発行したとする。このと
き、この無効化命令をそのまま実行してしまうと、前
回、第１のＯＳが走行中に形成したキャッシュの内容が
不当に無効化され、失われてしまう。この結果、次に第
１のＯＳを走行させたとき、メモリの内容に不一致が発
生し、第１のＯＳが正しい処理を行なえなくなる。すな
わち、１つのプロセッサを有する計算機上で複数の仮想
計算機が走行する場合に、キャッシュをどのように制御
すれば良いか、という課題がある。
【００１７】本発明の目的は、マルチプロセッサ構成の
計算機において、仮想計算機上のＯＳが発行したキャッ
シュの無効化命令を、効率良く実行することが可能な仮
想計算機システムを提供することにある。
計算機において、仮想計算機上のＯＳが発行したキャッ
シュの無効化命令を、効率良く実行することが可能な仮
想計算機システムを提供することにある。
【００１８】本発明の他の目的は、プロセッサにおける
走行ＯＳの切り替え時に、キャッシュを効率良く制御可
能な仮想計算機システムを提供することにある。
走行ＯＳの切り替え時に、キャッシュを効率良く制御可
能な仮想計算機システムを提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のプロセッサと、前記複数のプロセ
ッサによって共有されるメインメモリと、前記プロセッ
サ毎に設けられたキャッシュとを有する１台の計算機上
で、複数のオペレーティング・システムが走行する仮想
計算機システムにおけるキャッシュの制御装置およびそ
の方法であって、前記複数のプロセッサ中の第１のプロ
セッサにおいて走行中のオペレーティング・システム
が、キャッシュの内容を無効化する命令を発行したこと
に応じて、前記第１のプロセッサのキャッシュの内容を
無効化し、前記第１のプロセッサを除く各プロセッサに
おいて、前記走行中のオペレーティング・システムが走
行中か否かを判定し、前記判定が肯定的であるプロセッ
サのキャッシュの内容を無効化するようにしたことを特
徴とする。
め、本発明は、複数のプロセッサと、前記複数のプロセ
ッサによって共有されるメインメモリと、前記プロセッ
サ毎に設けられたキャッシュとを有する１台の計算機上
で、複数のオペレーティング・システムが走行する仮想
計算機システムにおけるキャッシュの制御装置およびそ
の方法であって、前記複数のプロセッサ中の第１のプロ
セッサにおいて走行中のオペレーティング・システム
が、キャッシュの内容を無効化する命令を発行したこと
に応じて、前記第１のプロセッサのキャッシュの内容を
無効化し、前記第１のプロセッサを除く各プロセッサに
おいて、前記走行中のオペレーティング・システムが走
行中か否かを判定し、前記判定が肯定的であるプロセッ
サのキャッシュの内容を無効化するようにしたことを特
徴とする。
【００２０】また、プロセッサとメインメモリとキャッ
シュとを有する１台の計算機上で複数のオペレーティン
グ・システムが走行する仮想計算機システムにおけるキ
ャッシュの制御装置およびその方法であって、前記プロ
セッサにおいて、次に走行させようとする第１のオペレ
ーティング・システムが、前記プロセッサで最後に走行
した第２のオペレーティング・システムと同一か否かを
判定し、前記判定結果が肯定的であることに応じて、前
記キャッシュの内容を前記メインメモリに複写すること
なく、前記第１のオペレーティング・システムを前記プ
ロセッサにおいて走行させ、あるいは前記判定結果が否
定的であることに応じて、前記キャッシュの内容を前記
メインメモリに複写して、前記第１のオペレーティング
・システムを前記プロセッサにおいて走行させるように
したことを特徴とする。
シュとを有する１台の計算機上で複数のオペレーティン
グ・システムが走行する仮想計算機システムにおけるキ
ャッシュの制御装置およびその方法であって、前記プロ
セッサにおいて、次に走行させようとする第１のオペレ
ーティング・システムが、前記プロセッサで最後に走行
した第２のオペレーティング・システムと同一か否かを
判定し、前記判定結果が肯定的であることに応じて、前
記キャッシュの内容を前記メインメモリに複写すること
なく、前記第１のオペレーティング・システムを前記プ
ロセッサにおいて走行させ、あるいは前記判定結果が否
定的であることに応じて、前記キャッシュの内容を前記
メインメモリに複写して、前記第１のオペレーティング
・システムを前記プロセッサにおいて走行させるように
したことを特徴とする。
【００２１】さらに、本発明は、プロセッサとメインメ
モリと複数エントリを備えたキャッシュとを有する１台
の計算機上で複数のオペレーティング・システムが走行
する仮想計算機システムにおけるキャッシュの制御装置
であって、前記キャッシュの各エントリがいずれのオペ
レーティング・システムで使用されているかを示す識別
子を、各エントリごとに記憶するための記憶手段と、前
記メインメモリの一部を前記キャッシュメモリのエント
リに登録するとき、前記プロセッサで走行中のオペレー
ティング・システムの識別子を前記記憶手段の対応する
エントリの領域に書き込む手段と、前記プロセッサにお
いて走行中のオペレーティング・システムが、キャッシ
ュの内容を無効化する命令を発行したことに応じて、前
記走行中のオペレーティング・システムの識別子が付与
されたキャッシュメモリのエントリを無効化する手段と
を備えたことを特徴とする。
モリと複数エントリを備えたキャッシュとを有する１台
の計算機上で複数のオペレーティング・システムが走行
する仮想計算機システムにおけるキャッシュの制御装置
であって、前記キャッシュの各エントリがいずれのオペ
レーティング・システムで使用されているかを示す識別
子を、各エントリごとに記憶するための記憶手段と、前
記メインメモリの一部を前記キャッシュメモリのエント
リに登録するとき、前記プロセッサで走行中のオペレー
ティング・システムの識別子を前記記憶手段の対応する
エントリの領域に書き込む手段と、前記プロセッサにお
いて走行中のオペレーティング・システムが、キャッシ
ュの内容を無効化する命令を発行したことに応じて、前
記走行中のオペレーティング・システムの識別子が付与
されたキャッシュメモリのエントリを無効化する手段と
を備えたことを特徴とする。
【００２２】また、本発明は、複数のプロセッサと、前
記複数のプロセッサによって共有されるメインメモリ
と、前記プロセッサ毎に設けられたキャッシュとを有す
る１台の計算機上で複数のプログラムが実行される計算
機システムにおけるキャッシュの制御装置およびその方
法であって、前記複数のプロセッサ中の第１のプロセッ
サにおいて実行中のプログラムが、キャッシュの内容を
無効化する命令を発行したことに応じて、前記第１のプ
ロセッサのキャッシュの内容を無効化し、前記第１のプ
ロセッサを除く各プロセッサにおいて、前記プログラム
が実行中か否かを判定し、前記判定が肯定的であるプロ
セッサのキャッシュの内容を無効化するようにしたこと
を特徴とする。
記複数のプロセッサによって共有されるメインメモリ
と、前記プロセッサ毎に設けられたキャッシュとを有す
る１台の計算機上で複数のプログラムが実行される計算
機システムにおけるキャッシュの制御装置およびその方
法であって、前記複数のプロセッサ中の第１のプロセッ
サにおいて実行中のプログラムが、キャッシュの内容を
無効化する命令を発行したことに応じて、前記第１のプ
ロセッサのキャッシュの内容を無効化し、前記第１のプ
ロセッサを除く各プロセッサにおいて、前記プログラム
が実行中か否かを判定し、前記判定が肯定的であるプロ
セッサのキャッシュの内容を無効化するようにしたこと
を特徴とする。
【００２３】また、プロセッサとメインメモリとキャッ
シュとを有する１台の計算機上で複数のプログラムが実
行される計算機システムにおけるキャッシュの制御装置
およびその方法であって、前記プロセッサにおいて、次
に実行させようとする第１のプログラムが、前記プロセ
ッサで最後に実行した第２のプログラムと同一か否かを
判定し、前記判定結果が肯定的であることに応じて、前
記キャッシュの内容を前記メインメモリに複写すること
なく、前記第１のプログラムを前記プロセッサにおいて
実行させるようにし、あるいは前記判定結果が否定的で
あることに応じて、前記キャッシュの内容を前記メイン
メモリに複写して、前記第１のプログラムを前記プロセ
ッサにおいて実行させるようにしたことを特徴とする。
シュとを有する１台の計算機上で複数のプログラムが実
行される計算機システムにおけるキャッシュの制御装置
およびその方法であって、前記プロセッサにおいて、次
に実行させようとする第１のプログラムが、前記プロセ
ッサで最後に実行した第２のプログラムと同一か否かを
判定し、前記判定結果が肯定的であることに応じて、前
記キャッシュの内容を前記メインメモリに複写すること
なく、前記第１のプログラムを前記プロセッサにおいて
実行させるようにし、あるいは前記判定結果が否定的で
あることに応じて、前記キャッシュの内容を前記メイン
メモリに複写して、前記第１のプログラムを前記プロセ
ッサにおいて実行させるようにしたことを特徴とする。
【００２４】さらに、本発明は、プロセッサとメインメ
モリと複数エントリを備えたキャッシュとを有する１台
の計算機上で複数のプログラムが実行される計算機シス
テムにおけるキャッシュの制御装置であって、前記キャ
ッシュの各エントリがいずれのプログラムで使用されて
いるかを示す識別子を、各エントリごとに記憶するため
の記憶手段と、前記メインメモリの一部を前記キャッシ
ュメモリのエントリに登録するとき、前記プロセッサで
実行中のプログラムの識別子を前記記憶手段の対応する
エントリの領域に書き込む手段と、前記プロセッサにお
いて実行中のプログラムが、キャッシュの内容を無効化
する命令を発行したことに応じて、前記実行中のプログ
ラムの識別子が付与されたキャッシュメモリのエントリ
を無効化する手段とを備えたことを特徴とする。
モリと複数エントリを備えたキャッシュとを有する１台
の計算機上で複数のプログラムが実行される計算機シス
テムにおけるキャッシュの制御装置であって、前記キャ
ッシュの各エントリがいずれのプログラムで使用されて
いるかを示す識別子を、各エントリごとに記憶するため
の記憶手段と、前記メインメモリの一部を前記キャッシ
ュメモリのエントリに登録するとき、前記プロセッサで
実行中のプログラムの識別子を前記記憶手段の対応する
エントリの領域に書き込む手段と、前記プロセッサにお
いて実行中のプログラムが、キャッシュの内容を無効化
する命令を発行したことに応じて、前記実行中のプログ
ラムの識別子が付与されたキャッシュメモリのエントリ
を無効化する手段とを備えたことを特徴とする。
【００２５】
【作用】以下、本発明の代表的な作用を説明する。
【００２６】複数の中の第１のプロセッサにおいて走行
中のオペレーティングシステム（以下、ＯＳという）
が、キャッシュの無効化命令を発行したことに応じて、
第１のプロセッサのキャッシュを無効化する。さらに、
前記第１のプロセッサを除く各プロセッサにおいて、前
記ＯＳが走行中か否かを判定し、この判定が肯定的であ
るプロセッサのキャッシュの内容を無効化する。
中のオペレーティングシステム（以下、ＯＳという）
が、キャッシュの無効化命令を発行したことに応じて、
第１のプロセッサのキャッシュを無効化する。さらに、
前記第１のプロセッサを除く各プロセッサにおいて、前
記ＯＳが走行中か否かを判定し、この判定が肯定的であ
るプロセッサのキャッシュの内容を無効化する。
【００２７】以上のようにして、仮想計算機上のＯＳが
発行したキャッシュの無効化命令を、前記ＯＳが走行中
のプロセッサに限定して実行することにより、他のＯＳ
の走行に影響を与えないようにすることが出来る。この
ようにして、マルチプロセッサ構成の計算機において、
仮想計算機上のＯＳが発行したキャッシュの無効化命令
を、効率良く実行可能な仮想計算機システムが提供され
る。
発行したキャッシュの無効化命令を、前記ＯＳが走行中
のプロセッサに限定して実行することにより、他のＯＳ
の走行に影響を与えないようにすることが出来る。この
ようにして、マルチプロセッサ構成の計算機において、
仮想計算機上のＯＳが発行したキャッシュの無効化命令
を、効率良く実行可能な仮想計算機システムが提供され
る。
【００２８】また、仮想計算機モニタ（ＶＭＭ）は、プ
ロセッサにおいて走行させようとする複数の中の第１の
ＯＳが、前記プロセッサで最後に走行した第２のＯＳと
同一か否かを判定する。判定結果が肯定的であれば、仮
想計算機モニタ（ＶＭＭ）は、キャッシュの内容をメイ
ンメモリに複写することなく、前記第１のＯＳを前記プ
ロセッサにおいて走行させる。一方、判定結果が否定的
であれば、仮想計算機モニタ（ＶＭＭ）は、前記プロセ
ッサのキャッシュの内容をメインメモリに複写して、さ
らに、キャッシュの内容を全て無効化した後、前記第１
のＯＳを前記プロセッサにおいて走行させる。
ロセッサにおいて走行させようとする複数の中の第１の
ＯＳが、前記プロセッサで最後に走行した第２のＯＳと
同一か否かを判定する。判定結果が肯定的であれば、仮
想計算機モニタ（ＶＭＭ）は、キャッシュの内容をメイ
ンメモリに複写することなく、前記第１のＯＳを前記プ
ロセッサにおいて走行させる。一方、判定結果が否定的
であれば、仮想計算機モニタ（ＶＭＭ）は、前記プロセ
ッサのキャッシュの内容をメインメモリに複写して、さ
らに、キャッシュの内容を全て無効化した後、前記第１
のＯＳを前記プロセッサにおいて走行させる。
【００２９】以上のようにすれば、第１のＯＳが走行を
開始した時点では、キャッシュに他のＯＳのメモリの内
容は保持されていないことになる。従って、第１のＯＳ
が走行中に、キャッシュの無効化命令を発行しても、他
のＯＳのメモリの内容には、影響を与えない。さらに、
前回走行した第２のＯＳとは異なる第１のＯＳを走行さ
せるとき、キャッシュは全て無効化され、メインメモリ
に第１のＯＳの全てのメモリ内容が保存されている。従
って、第１のＯＳが走行中に、キャッシュ内の他のＯＳ
のメモリ内容を誤って使用することはない。
開始した時点では、キャッシュに他のＯＳのメモリの内
容は保持されていないことになる。従って、第１のＯＳ
が走行中に、キャッシュの無効化命令を発行しても、他
のＯＳのメモリの内容には、影響を与えない。さらに、
前回走行した第２のＯＳとは異なる第１のＯＳを走行さ
せるとき、キャッシュは全て無効化され、メインメモリ
に第１のＯＳの全てのメモリ内容が保存されている。従
って、第１のＯＳが走行中に、キャッシュ内の他のＯＳ
のメモリ内容を誤って使用することはない。
【００３０】このようにして、プロセッサにおける走行
ＯＳの切り替え時に、キャッシュを効率良く制御可能な
仮想計算機システムが提供される。
ＯＳの切り替え時に、キャッシュを効率良く制御可能な
仮想計算機システムが提供される。
【００３１】
【実施例】以下、本発明の２つの実施例を、図面を用い
て詳細に説明する。
て詳細に説明する。
【００３２】（第１の実施例）
【００３３】１．計算機システムの構成 図１は、本発明の第１の実施例に係る計算機システムの
構成図である。図１において、各プロセッサ１００−ｉ
（ｉ＝１，２）は、メインメモリ２００を共用してい
る。また、各プロセッサ１００−ｉにはキャッシュ３０
０−ｉが接続されている。さらに、メインメモリ２００
には、仮想計算機モニタ（ＶＭＭ）２１０およびＯＳ−
ｋ（ｋ＝１，２，３，４）がローディングされている。
構成図である。図１において、各プロセッサ１００−ｉ
（ｉ＝１，２）は、メインメモリ２００を共用してい
る。また、各プロセッサ１００−ｉにはキャッシュ３０
０−ｉが接続されている。さらに、メインメモリ２００
には、仮想計算機モニタ（ＶＭＭ）２１０およびＯＳ−
ｋ（ｋ＝１，２，３，４）がローディングされている。
【００３４】本実施例は、仮想計算機上のＯＳがプロセ
ッサ１００−ｉにおいて発行したＰＵＲＧＥ ＣＡＣＨ
Ｅ命令およびＦＬＵＳＨ ＣＡＣＨＥ命令を、プロセッ
サ１００−ｉにおいて走行中のＯＳと同一のＯＳが走行
中のプロセッサ１００−ｊのキャッシュ３００−ｊに限
定して実行する点に特徴がある。また、本実施例は、プ
ロセッサ１００−ｉにおけるＯＳの切り替え時に、キャ
ッシュ３００を初期化して次のＯＳを起動する点にも特
徴がある。
ッサ１００−ｉにおいて発行したＰＵＲＧＥ ＣＡＣＨ
Ｅ命令およびＦＬＵＳＨ ＣＡＣＨＥ命令を、プロセッ
サ１００−ｉにおいて走行中のＯＳと同一のＯＳが走行
中のプロセッサ１００−ｊのキャッシュ３００−ｊに限
定して実行する点に特徴がある。また、本実施例は、プ
ロセッサ１００−ｉにおけるＯＳの切り替え時に、キャ
ッシュ３００を初期化して次のＯＳを起動する点にも特
徴がある。
【００３５】２．キャッシュ制御命令の実行 次に、図２を用いて、本実施例の仮想計算機上のＯＳが
発行したキャッシュ制御命令の実行動作を説明する。図
２は、図１のキャッシュ３００−ｉ（ｉ＝１，２）の詳
細な構成を示す。
発行したキャッシュ制御命令の実行動作を説明する。図
２は、図１のキャッシュ３００−ｉ（ｉ＝１，２）の詳
細な構成を示す。
【００３６】図２において、要求ＶＭレジスタ２１０−
ｉ（ｉ＝１，２）は、ＰＵＲＧＥＣＡＣＨＥ命令あるい
はＦＬＵＳＨ ＣＡＣＨＥ命令を発行したＯＳの識別子
を保持するレジスタである。走行ＶＭレジスタ２２０−
ｉは、プロセッサ１００−ｉにおいて走行中のＯＳの識
別子を保持するレジスタである。
ｉ（ｉ＝１，２）は、ＰＵＲＧＥＣＡＣＨＥ命令あるい
はＦＬＵＳＨ ＣＡＣＨＥ命令を発行したＯＳの識別子
を保持するレジスタである。走行ＶＭレジスタ２２０−
ｉは、プロセッサ１００−ｉにおいて走行中のＯＳの識
別子を保持するレジスタである。
【００３７】仮想計算機モニタ（ＶＭＭ）２１０は、各
ＯＳに１以上の値を識別子として付与しており、ＯＳの
起動時にデータ線４００−ｉを通して、キャッシュ３０
０−ｉにこのＯＳの識別子を送る。送られたＯＳの識別
子が、走行ＶＭレジスタ２２０−ｉに格納される。ま
た、仮想計算機モニタ（ＶＭＭ）２１０自身が実行中の
ときには、データ線４００−ｉには０が送られ、走行Ｖ
Ｍレジスタ２２０−ｉには０が格納されることになる。
ＯＳに１以上の値を識別子として付与しており、ＯＳの
起動時にデータ線４００−ｉを通して、キャッシュ３０
０−ｉにこのＯＳの識別子を送る。送られたＯＳの識別
子が、走行ＶＭレジスタ２２０−ｉに格納される。ま
た、仮想計算機モニタ（ＶＭＭ）２１０自身が実行中の
ときには、データ線４００−ｉには０が送られ、走行Ｖ
Ｍレジスタ２２０−ｉには０が格納されることになる。
【００３８】キャッシュ３００−ｉ内の比較器２３０−
ｉ、セレクタ２４０−ｉ、および制御回路２５０−ｉの
動作については、後で詳しく述べる。
ｉ、セレクタ２４０−ｉ、および制御回路２５０−ｉの
動作については、後で詳しく述べる。
【００３９】タグ２６０−ｉおよびキャッシュメモリ２
７０−ｉは、それぞれ複数のエントリから構成される。
タグ２６０−ｉの各エントリとキャッシュメモリ２７０
−ｉの各エントリとは、１対１に対応付けられている。
タグ２６０−ｉの各エントリは、有効ビット（Ｖ）とア
ドレスフィールドから構成される。有効ビット（Ｖ）が
１（有効）のとき、このエントリのアドレスフィールド
に格納されているアドレスで指し示されるメインメモリ
２００上のバッファが、該エントリに対応するキャッシ
ュメモリ２７０のエントリに保持されていることを示
す。また、有効ビット（Ｖ）が０（無効）のとき、キャ
ッシュメモリ２７０の対応するエントリが空き状態であ
ることを示す。
７０−ｉは、それぞれ複数のエントリから構成される。
タグ２６０−ｉの各エントリとキャッシュメモリ２７０
−ｉの各エントリとは、１対１に対応付けられている。
タグ２６０−ｉの各エントリは、有効ビット（Ｖ）とア
ドレスフィールドから構成される。有効ビット（Ｖ）が
１（有効）のとき、このエントリのアドレスフィールド
に格納されているアドレスで指し示されるメインメモリ
２００上のバッファが、該エントリに対応するキャッシ
ュメモリ２７０のエントリに保持されていることを示
す。また、有効ビット（Ｖ）が０（無効）のとき、キャ
ッシュメモリ２７０の対応するエントリが空き状態であ
ることを示す。
【００４０】（ａ）ＰＵＲＧＥ ＣＡＣＨＥ命令の実行 プロセッサ１００−１において走行中のＯＳ−１がＰＵ
ＲＧＥ ＣＡＣＨＥ命令を発行したときの動作を説明す
る。
ＲＧＥ ＣＡＣＨＥ命令を発行したときの動作を説明す
る。
【００４１】まず、プロセッサ１００−１は、信号線４
１０−１を介して、制御回路２５０−１にパージ要求信
号を送る。パージ要求信号を受け取った制御回路２５０
−１は、タグ２６０−１の全てのエントリの有効ビット
（Ｖ）に０（無効）を格納し、キャッシュメモリ２７０
−１の全てのエントリを空き状態とする。その後、制御
回路２５０−１は、パージ要求信号を信号線４２０−１
に送るとともに、データ線４００−１を介して受け取っ
たＯＳ−１の識別子である１をデータ線４３０−１に送
る。
１０−１を介して、制御回路２５０−１にパージ要求信
号を送る。パージ要求信号を受け取った制御回路２５０
−１は、タグ２６０−１の全てのエントリの有効ビット
（Ｖ）に０（無効）を格納し、キャッシュメモリ２７０
−１の全てのエントリを空き状態とする。その後、制御
回路２５０−１は、パージ要求信号を信号線４２０−１
に送るとともに、データ線４００−１を介して受け取っ
たＯＳ−１の識別子である１をデータ線４３０−１に送
る。
【００４２】この結果、キャッシュ３００−２内のデー
タ線４４０−２にはＰＵＲＧＥ ＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られ、要求ＶＭレジスタ２１０−２に格納さ
れる。また、キャッシュ３００−２には、信号線４５０
−２を介してパージ要求信号が送られる。
タ線４４０−２にはＰＵＲＧＥ ＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られ、要求ＶＭレジスタ２１０−２に格納さ
れる。また、キャッシュ３００−２には、信号線４５０
−２を介してパージ要求信号が送られる。
【００４３】比較器２３０−２は、ＰＵＲＧＥ ＣＡＣ
ＨＥ命令を発行したＯＳの識別子を保持する要求ＶＭレ
ジスタ２１０−２とプロセッサ１００−２で走行中のＯ
Ｓの識別子を保持する走行ＶＭレジスタ２２０−２との
値を比較し、比較結果を出力する。セレクタ２４０−２
は、比較器２３０による比較結果が同一ＯＳを示す場合
に限って、信号線４５０−２から入力されたパージ要求
信号を制御回路２５０−２に送る。
ＨＥ命令を発行したＯＳの識別子を保持する要求ＶＭレ
ジスタ２１０−２とプロセッサ１００−２で走行中のＯ
Ｓの識別子を保持する走行ＶＭレジスタ２２０−２との
値を比較し、比較結果を出力する。セレクタ２４０−２
は、比較器２３０による比較結果が同一ＯＳを示す場合
に限って、信号線４５０−２から入力されたパージ要求
信号を制御回路２５０−２に送る。
【００４４】パージ要求信号を送られた制御回路２５０
−２は、タグ２６０−２の全てのエントリの有効ビット
（Ｖ）に０（無効）を格納することにより、キャッシュ
メモリ２７０−２の全てのエントリを空き状態とする。
−２は、タグ２６０−２の全てのエントリの有効ビット
（Ｖ）に０（無効）を格納することにより、キャッシュ
メモリ２７０−２の全てのエントリを空き状態とする。
【００４５】（ｂ）ＦＬＵＳＨ ＣＡＣＨＥ命令の実行 プロセッサ−１において走行中のＯＳ−１がＦＬＵＳＨ
ＣＡＣＨＥ命令を発行したときの動作を説明する。
ＣＡＣＨＥ命令を発行したときの動作を説明する。
【００４６】まず、上述のＰＵＲＧＥ ＣＡＣＨＥ命令
の場合と同様に、プロセッサ１００−１は、信号線４１
０−１を介して、制御回路２５０−１にフラッシュ要求
信号を送る。フラッシュ要求信号を受け取った制御回路
２５０−１は、タグ２６０−１のエントリの有効ビット
（Ｖ）が１（有効）を示すエントリのアドレスフィール
ドが指し示すメインメモリ２００上の領域に、キャッシ
ュメモリ２７０−１が保持するバッファの内容を、デー
タ線４６０−１を介して格納する。それとともに、タグ
２６０−１の全てのエントリの有効ビット（Ｖ）に０
（無効）を格納し、キャッシュメモリ２７０−１の全て
のエントリを空き状態とする。その後、制御回路２５０
−１は、フラッシュ要求信号を信号線４２０−１に送る
とともに、データ線４００−１を介して受け取ったＯＳ
−１の識別子である１をデータ線４３０−１に送る。
の場合と同様に、プロセッサ１００−１は、信号線４１
０−１を介して、制御回路２５０−１にフラッシュ要求
信号を送る。フラッシュ要求信号を受け取った制御回路
２５０−１は、タグ２６０−１のエントリの有効ビット
（Ｖ）が１（有効）を示すエントリのアドレスフィール
ドが指し示すメインメモリ２００上の領域に、キャッシ
ュメモリ２７０−１が保持するバッファの内容を、デー
タ線４６０−１を介して格納する。それとともに、タグ
２６０−１の全てのエントリの有効ビット（Ｖ）に０
（無効）を格納し、キャッシュメモリ２７０−１の全て
のエントリを空き状態とする。その後、制御回路２５０
−１は、フラッシュ要求信号を信号線４２０−１に送る
とともに、データ線４００−１を介して受け取ったＯＳ
−１の識別子である１をデータ線４３０−１に送る。
【００４７】この結果、キャッシュ３００−２内のデー
タ線４４０−２には、ＦＬＵＳＨＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られ、要求ＶＭレジスタ２１０−２に格納さ
れる。また、キャッシュ３００−２には、信号線４５０
−２を介してフラッシュ要求信号が送られる。
タ線４４０−２には、ＦＬＵＳＨＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られ、要求ＶＭレジスタ２１０−２に格納さ
れる。また、キャッシュ３００−２には、信号線４５０
−２を介してフラッシュ要求信号が送られる。
【００４８】比較器２３０−２は、ＦＬＵＳＨ ＣＡＣ
ＨＥ命令を発行したＯＳの識別子を保持する要求ＶＭレ
ジスタ２１０−２とプロセッサ１００−２で走行中のＯ
Ｓの識別子を保持する走行ＶＭレジスタ２２０−２との
値を比較し、比較結果を出力する。セレクタ２４０−２
は、比較器２３０による比較結果が同一ＯＳを示す場合
に限って、信号線４５０−２から入力されたフラッシュ
要求信号を制御回路２５０−２に送る。
ＨＥ命令を発行したＯＳの識別子を保持する要求ＶＭレ
ジスタ２１０−２とプロセッサ１００−２で走行中のＯ
Ｓの識別子を保持する走行ＶＭレジスタ２２０−２との
値を比較し、比較結果を出力する。セレクタ２４０−２
は、比較器２３０による比較結果が同一ＯＳを示す場合
に限って、信号線４５０−２から入力されたフラッシュ
要求信号を制御回路２５０−２に送る。
【００４９】フラッシュ要求信号を送られた制御回路２
５０−２は、タグ２６０−２のエントリの有効ビット
（Ｖ）が１（有効）を示すエントリのアドレスフィール
ドが指し示すメインメモリ２００上の領域に、キャッシ
ュメモリ２７０−２が保持するバッファの内容を、デー
タ線４６０−２を介して格納する。また、タグ２６０−
２の全てのエントリの有効ビット（Ｖ）に０（無効）を
格納することにより、キャッシュメモリ２７０−２の全
てのエントリを空き状態とする。
５０−２は、タグ２６０−２のエントリの有効ビット
（Ｖ）が１（有効）を示すエントリのアドレスフィール
ドが指し示すメインメモリ２００上の領域に、キャッシ
ュメモリ２７０−２が保持するバッファの内容を、デー
タ線４６０−２を介して格納する。また、タグ２６０−
２の全てのエントリの有効ビット（Ｖ）に０（無効）を
格納することにより、キャッシュメモリ２７０−２の全
てのエントリを空き状態とする。
【００５０】３．走行ＯＳの切り替え処理 図３は、本実施例の仮想計算機モニタ（ＶＭＭ）２１０
による走行ＯＳの切り替え処理のフローチャートであ
る。
による走行ＯＳの切り替え処理のフローチャートであ
る。
【００５１】プロセッサ１００−ｉにおけるＯＳ−ｋの
走行（ステップ３０００）が、タイムスライスの終了等
により中断される（ステップ３０１０）と、タイマ割込
みの発生等により、仮想計算機モニタ（ＶＭＭ）２１０
に制御が渡る。仮想計算機モニタ（ＶＭＭ）２１０は、
そのスケジューリングに基づいて、次に走行させるＯＳ
−ｍを選択する（ステップ３０２０）。そして、この選
択したＯＳ−ｍがプロセッサ１００−ｉで最後に走行し
たＯＳ−ｋと同一かを判定（ステップ３０３０）する。
走行（ステップ３０００）が、タイムスライスの終了等
により中断される（ステップ３０１０）と、タイマ割込
みの発生等により、仮想計算機モニタ（ＶＭＭ）２１０
に制御が渡る。仮想計算機モニタ（ＶＭＭ）２１０は、
そのスケジューリングに基づいて、次に走行させるＯＳ
−ｍを選択する（ステップ３０２０）。そして、この選
択したＯＳ−ｍがプロセッサ１００−ｉで最後に走行し
たＯＳ−ｋと同一かを判定（ステップ３０３０）する。
【００５２】判定の結果、同一のＯＳであれば、選択し
たＯＳ−ｍを起動（ステップ３０５０）する。同一のＯ
Ｓであるから、キャッシュはそのままである。
たＯＳ−ｍを起動（ステップ３０５０）する。同一のＯ
Ｓであるから、キャッシュはそのままである。
【００５３】また、判定の結果、異なるＯＳであれば、
ＦＬＵＳＨ ＣＡＣＨＥ命令を実行して、プロセッサ１
００−ｉのキャッシュ３００−ｉの内容をメインメモリ
２００に複写した後、無効化して（ステップ３０４
０）、選択したＯＳ−ｍを起動（ステップ３０５０）す
る。
ＦＬＵＳＨ ＣＡＣＨＥ命令を実行して、プロセッサ１
００−ｉのキャッシュ３００−ｉの内容をメインメモリ
２００に複写した後、無効化して（ステップ３０４
０）、選択したＯＳ−ｍを起動（ステップ３０５０）す
る。
【００５４】以上のようにすれば、プロセッサ１００−
ｉにおけるＯＳ−ｍの起動開始時には、キャッシュ３０
０−ｉの内容は全て無効であるか、またはもともとのＯ
Ｓ−ｍのメモリ情報のみを有することになる。すなわ
ち、キャッシュ３００−ｉは、ＯＳ−ｍ以外のメモリ情
報は有しない。従って、走行中のＯＳ−ｍがＦＬＵＳＨ
ｉにおけるＯＳ−ｍの起動開始時には、キャッシュ３０
０−ｉの内容は全て無効であるか、またはもともとのＯ
Ｓ−ｍのメモリ情報のみを有することになる。すなわ
ち、キャッシュ３００−ｉは、ＯＳ−ｍ以外のメモリ情
報は有しない。従って、走行中のＯＳ−ｍがＦＬＵＳＨ
【００５５】ＣＡＣＨＥ命令あるいはＰＵＲＧＥ ＣＡ
ＣＨＥ命令を発行しても、他のＯＳのメモリの内容には
何ら影響を与えない。
ＣＨＥ命令を発行しても、他のＯＳのメモリの内容には
何ら影響を与えない。
【００５６】以上説明したように、本実施例によれば、
マルチプロセッサ構成の計算機において、仮想計算機上
のＯＳが発行したキャッシュの無効化命令を効率良く実
行可能な仮想計算機システムを提供できる。
マルチプロセッサ構成の計算機において、仮想計算機上
のＯＳが発行したキャッシュの無効化命令を効率良く実
行可能な仮想計算機システムを提供できる。
【００５７】また、本実施例によれば、プロセッサにお
ける走行ＯＳの切り替え時に、キャッシュを効率良く制
御可能な仮想計算機システムを提供できる。
ける走行ＯＳの切り替え時に、キャッシュを効率良く制
御可能な仮想計算機システムを提供できる。
【００５８】なお、仮想計算機システムに限らず、１台
の計算機上で複数のＯＳが走行可能な計算機システム
に、本発明が適用できることは明らかであろう。また、
仮想計算機システムに限らず、１台の計算機上で複数の
プログラムが実行される一般の計算機システムに、本発
明が適用できることも明らかであろう。
の計算機上で複数のＯＳが走行可能な計算機システム
に、本発明が適用できることは明らかであろう。また、
仮想計算機システムに限らず、１台の計算機上で複数の
プログラムが実行される一般の計算機システムに、本発
明が適用できることも明らかであろう。
【００５９】さらに、本実施例では、キャッシュのパー
ジおよびフラッシュは、キャッシュ全体に対して実行さ
れるとしたが、キャッシュの一部（例えば、特定のペー
ジ）に対して実行される場合にも、本発明が適用できる
ことは明らかであろう。
ジおよびフラッシュは、キャッシュ全体に対して実行さ
れるとしたが、キャッシュの一部（例えば、特定のペー
ジ）に対して実行される場合にも、本発明が適用できる
ことは明らかであろう。
【００６０】（第２の実施例）次に、本発明の第２の実
施例を説明する。本実施例においても、図１に示す計算
機システムの構成を前提とする。ただし、本実施例は、
キャッシュ３００−ｉをＯＳ間で共用し、仮想計算機上
のＯＳがプロセッサ１００−ｉにおいて発行したＰＵＲ
ＧＥ ＣＡＣＨＥ命令およびＦＬＵＳＨ ＣＡＣＨＥ命
令を、プロセッサ１００−ｉにおいて走行中のＯＳの識
別子が付与されたキャッシュ３００−ｉのエントリに限
定して実行する点に特徴がある。
施例を説明する。本実施例においても、図１に示す計算
機システムの構成を前提とする。ただし、本実施例は、
キャッシュ３００−ｉをＯＳ間で共用し、仮想計算機上
のＯＳがプロセッサ１００−ｉにおいて発行したＰＵＲ
ＧＥ ＣＡＣＨＥ命令およびＦＬＵＳＨ ＣＡＣＨＥ命
令を、プロセッサ１００−ｉにおいて走行中のＯＳの識
別子が付与されたキャッシュ３００−ｉのエントリに限
定して実行する点に特徴がある。
【００６１】図４を用いて、仮想計算機上のＯＳが発行
したキャッシュ制御命令の実行動作を説明する。図４
は、本実施例におけるキャッシュ３００−ｉ（ｉ＝１，
２）の詳細な構成を示す。
したキャッシュ制御命令の実行動作を説明する。図４
は、本実施例におけるキャッシュ３００−ｉ（ｉ＝１，
２）の詳細な構成を示す。
【００６２】図４において、仮想計算機モニタ（ＶＭ
Ｍ）２１０は、各ＯＳに１以上の値を識別子として付与
しており、ＯＳの起動時にデータ線４００−ｉを通し
て、キャッシュ３００−ｉにこのＯＳの識別子を送る。
また、仮想計算機モニタ（ＶＭＭ）２１０自身が実行中
のときには、データ線４００−ｉには０が送られるもの
とする。制御回路２５０−ｉの動作については、後で詳
しく述べる。
Ｍ）２１０は、各ＯＳに１以上の値を識別子として付与
しており、ＯＳの起動時にデータ線４００−ｉを通し
て、キャッシュ３００−ｉにこのＯＳの識別子を送る。
また、仮想計算機モニタ（ＶＭＭ）２１０自身が実行中
のときには、データ線４００−ｉには０が送られるもの
とする。制御回路２５０−ｉの動作については、後で詳
しく述べる。
【００６３】タグ２６０−ｉおよびキャッシュメモリ２
７０−ｉは、それぞれ複数のエントリから構成される。
タグ２６０−ｉの各エントリとキャッシュメモリ２７０
−ｉの各エントリとは、１対１に対応付けられている。
タグ２６０−ｉの各エントリは、有効ビット（Ｖ）とア
ドレスフィールドと仮想計算機識別子（ＶＭＩＤ）フィ
ールドとから構成される。
７０−ｉは、それぞれ複数のエントリから構成される。
タグ２６０−ｉの各エントリとキャッシュメモリ２７０
−ｉの各エントリとは、１対１に対応付けられている。
タグ２６０−ｉの各エントリは、有効ビット（Ｖ）とア
ドレスフィールドと仮想計算機識別子（ＶＭＩＤ）フィ
ールドとから構成される。
【００６４】有効ビット（Ｖ）が１（有効）のとき、こ
のエントリのアドレスフィールドに格納されているアド
レスで指し示されるメインメモリ２００上のバッファ
が、該エントリに対応するキャッシュメモリ２７０のエ
ントリに保持されていることを示す。また、制御回路２
５０−ｉは、このエントリを書き込んだときプロセッサ
１００−ｉで走行中であったＯＳの識別子（これは、デ
ータ線４００−ｉから制御回路２５０−ｉに入力されて
いる）を、そのエントリのＶＭＩＤフィールドに格納す
る。さらに、有効ビット（Ｖ）が０（無効）のとき、キ
ャッシュメモリ２７０の対応するエントリが空き状態で
あることを示す。
のエントリのアドレスフィールドに格納されているアド
レスで指し示されるメインメモリ２００上のバッファ
が、該エントリに対応するキャッシュメモリ２７０のエ
ントリに保持されていることを示す。また、制御回路２
５０−ｉは、このエントリを書き込んだときプロセッサ
１００−ｉで走行中であったＯＳの識別子（これは、デ
ータ線４００−ｉから制御回路２５０−ｉに入力されて
いる）を、そのエントリのＶＭＩＤフィールドに格納す
る。さらに、有効ビット（Ｖ）が０（無効）のとき、キ
ャッシュメモリ２７０の対応するエントリが空き状態で
あることを示す。
【００６５】（ａ）ＰＵＲＧＥ ＣＡＣＨＥ命令の実行 プロセッサ１００−１において走行中のＯＳ−１がＰＵ
ＲＧＥ ＣＡＣＨＥ命令を発行したときの動作を説明す
る。
ＲＧＥ ＣＡＣＨＥ命令を発行したときの動作を説明す
る。
【００６６】まず、プロセッサ１００−１は、信号線４
１０−１を介して、制御回路２５０−１にパージ要求信
号を送る。パージ要求信号を受け取った制御回路２５０
−１は、タグ２６０−１のＶＭＩＤフィールドの値がデ
ータ線４００−１から送られた１であるエントリの有効
ビット（Ｖ）に、０（無効）を格納する。これにより、
ＯＳ−１が使用していたキャッシュメモリ２７０−１の
エントリが、空き状態とされる。その後、制御回路２５
０−１は、パージ要求信号を信号線４２０−１に送ると
ともに、データ線４００−１を介して受け取ったＯＳ−
１の識別子である１をデータ線４３０−１に送る。
１０−１を介して、制御回路２５０−１にパージ要求信
号を送る。パージ要求信号を受け取った制御回路２５０
−１は、タグ２６０−１のＶＭＩＤフィールドの値がデ
ータ線４００−１から送られた１であるエントリの有効
ビット（Ｖ）に、０（無効）を格納する。これにより、
ＯＳ−１が使用していたキャッシュメモリ２７０−１の
エントリが、空き状態とされる。その後、制御回路２５
０−１は、パージ要求信号を信号線４２０−１に送ると
ともに、データ線４００−１を介して受け取ったＯＳ−
１の識別子である１をデータ線４３０−１に送る。
【００６７】この結果、キャッシュ３００−２内のデー
タ線４４０−２にはＰＵＲＧＥ ＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られる。また、キャッシュ３００−２には、
信号線４５０−２を介してパージ要求信号が送られる。
タ線４４０−２にはＰＵＲＧＥ ＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られる。また、キャッシュ３００−２には、
信号線４５０−２を介してパージ要求信号が送られる。
【００６８】パージ要求信号を送られた制御回路２５０
−２は、タグ２６０−２のＶＭＩＤフィールドの値がデ
ータ線４４０−２から送られた１であるエントリの有効
ビット（Ｖ）に、０（無効）を格納する。これにより、
ＯＳ−１が使用していたキャッシュメモリ２７０−２の
エントリが、空き状態となる。
−２は、タグ２６０−２のＶＭＩＤフィールドの値がデ
ータ線４４０−２から送られた１であるエントリの有効
ビット（Ｖ）に、０（無効）を格納する。これにより、
ＯＳ−１が使用していたキャッシュメモリ２７０−２の
エントリが、空き状態となる。
【００６９】（ｂ）ＦＬＵＳＨ ＣＡＣＨＥ命令の実行 プロセッサ−１において走行中のＯＳ−１がＦＬＵＳＨ
ＣＡＣＨＥ命令を発行したときの動作を説明する。
ＣＡＣＨＥ命令を発行したときの動作を説明する。
【００７０】まず、上述のＰＵＲＧＥ ＣＡＣＨＥ命令
の場合と同様に、プロセッサ１００−１は、信号線４１
０−１を介して、制御回路２５０−１にフラッシュ要求
信号を送る。フラッシュ要求信号を受け取った制御回路
２５０−１は、タグ２６０−１のエントリの有効ビット
（Ｖ）が１（有効）でありかつＶＭＩＤフィールドの値
がデータ線４００−１から送られた１であるエントリの
アドレスフィールドが指し示すメインメモリ２００上の
領域に、キャッシュメモリ２７０−１が保持するバッフ
ァの内容を、データ線４６０−１を介して格納する。そ
れとともに、このエントリの有効ビット（Ｖ）に０（無
効）を格納し、ＯＳ−１が使用していたキャッシュメモ
リ２７０−１のエントリを空き状態とする。その後、制
御回路２５０−１は、フラッシュ要求信号を信号線４２
０−１に送るとともに、データ線４００−１を介して受
け取ったＯＳ−１の識別子である１をデータ線４３０−
１に送る。
の場合と同様に、プロセッサ１００−１は、信号線４１
０−１を介して、制御回路２５０−１にフラッシュ要求
信号を送る。フラッシュ要求信号を受け取った制御回路
２５０−１は、タグ２６０−１のエントリの有効ビット
（Ｖ）が１（有効）でありかつＶＭＩＤフィールドの値
がデータ線４００−１から送られた１であるエントリの
アドレスフィールドが指し示すメインメモリ２００上の
領域に、キャッシュメモリ２７０−１が保持するバッフ
ァの内容を、データ線４６０−１を介して格納する。そ
れとともに、このエントリの有効ビット（Ｖ）に０（無
効）を格納し、ＯＳ−１が使用していたキャッシュメモ
リ２７０−１のエントリを空き状態とする。その後、制
御回路２５０−１は、フラッシュ要求信号を信号線４２
０−１に送るとともに、データ線４００−１を介して受
け取ったＯＳ−１の識別子である１をデータ線４３０−
１に送る。
【００７１】この結果、キャッシュ３００−２内のデー
タ線４４０−２には、ＦＬＵＳＨＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られる。また、キャッシュ３００−２には、
信号線４５０−２を介してフラッシュ要求信号が送られ
る。
タ線４４０−２には、ＦＬＵＳＨＣＡＣＨＥ命令をプロ
セッサ１００−１において発行したＯＳ−１の識別子で
ある１が送られる。また、キャッシュ３００−２には、
信号線４５０−２を介してフラッシュ要求信号が送られ
る。
【００７２】フラッシュ要求信号を送られた制御回路２
５０−２は、タグ２６０−２のエントリの有効ビット
（Ｖ）が１（有効）であり、かつＶＭＩＤフィールドの
値がデータ線４４０−２から送られた１であるエントリ
のアドレスフィールドが指し示すメインメモリ２００上
の領域に、キャッシュメモリ２７０−２が保持するバッ
ファの内容を、データ線４６０−２を介して格納する。
また、このエントリの有効ビット（Ｖ）に０（無効）を
格納することにより、ＯＳ−１が使用していたキャッシ
ュメモリ２７０−２のエントリを空き状態とする。
５０−２は、タグ２６０−２のエントリの有効ビット
（Ｖ）が１（有効）であり、かつＶＭＩＤフィールドの
値がデータ線４４０−２から送られた１であるエントリ
のアドレスフィールドが指し示すメインメモリ２００上
の領域に、キャッシュメモリ２７０−２が保持するバッ
ファの内容を、データ線４６０−２を介して格納する。
また、このエントリの有効ビット（Ｖ）に０（無効）を
格納することにより、ＯＳ−１が使用していたキャッシ
ュメモリ２７０−２のエントリを空き状態とする。
【００７３】以上のようにして、本実施例によれば、キ
ャッシュを複数のＯＳ間で効率良く共用可能な仮想計算
機システムを提供できる。
ャッシュを複数のＯＳ間で効率良く共用可能な仮想計算
機システムを提供できる。
【００７４】
【発明の効果】本発明によれば、マルチプロセッサ構成
の計算機において、仮想計算機上のＯＳが発行したキャ
ッシュの無効化命令を、効率良く実行することが可能な
仮想計算機システムが提供される。また、各プロセッサ
における走行ＯＳの切り替え時に、キャッシュを効率良
く制御することが可能な仮想計算機システムが提供され
る。
の計算機において、仮想計算機上のＯＳが発行したキャ
ッシュの無効化命令を、効率良く実行することが可能な
仮想計算機システムが提供される。また、各プロセッサ
における走行ＯＳの切り替え時に、キャッシュを効率良
く制御することが可能な仮想計算機システムが提供され
る。
【図１】実施例の計算機システムの構成図。
【図２】第１の実施例におけるキャッシュ制御命令の実
行回路図。
行回路図。
【図３】第１の実施例における走行ＯＳの切り替え処理
のフローチャート。
のフローチャート。
【図４】第２の実施例におけるキャッシュ制御命令の実
行回路図。
行回路図。
１００−ｉ：プロセッサ、２００：メインメモリ、２１
０：仮想計算機モニタ，３００−ｉ：キャッシュ。
０：仮想計算機モニタ，３００−ｉ：キャッシュ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神 好秀 神奈川県横浜市戸塚区戸塚町5030番地 株 式会社日立製作所ソフトウェア開発本部内
Claims (10)
- 【請求項１】複数のプロセッサと、前記複数のプロセッ
サによって共有されるメインメモリと、前記プロセッサ
毎に設けられたキャッシュとを有する１台の計算機上で
複数のオペレーティング・システムが走行する仮想計算
機システムにおけるキャッシュの制御装置であって、 前記複数のプロセッサ中の第１のプロセッサにおいて走
行中のオペレーティング・システムが、キャッシュの内
容を無効化する命令を発行したことに応じて、前記第１
のプロセッサのキャッシュの内容を無効化する手段と、 前記第１のプロセッサを除く各プロセッサにおいて、前
記走行中のオペレーティング・システムが走行中か否か
を判定する手段と、 前記判定が肯定的であるプロセッサのキャッシュの内容
を無効化する手段とを備えたことを特徴とするキャッシ
ュの制御装置。 - 【請求項２】プロセッサとメインメモリとキャッシュと
を有する１台の計算機上で複数のオペレーティング・シ
ステムが走行する仮想計算機システムにおけるキャッシ
ュの制御装置であって、 前記プロセッサにおいて、次に走行させようとする第１
のオペレーティング・システムが、前記プロセッサで最
後に走行した第２のオペレーティング・システムと同一
か否かを判定する手段と、 前記判定結果が肯定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写することなく、前
記第１のオペレーティング・システムを前記プロセッサ
において走行させる手段と、 前記判定結果が否定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写して、前記第１の
オペレーティング・システムを前記プロセッサにおいて
走行させる手段とを備えたことを特徴とするキャッシュ
の制御装置。 - 【請求項３】プロセッサとメインメモリと複数エントリ
を備えたキャッシュとを有する１台の計算機上で複数の
オペレーティング・システムが走行する仮想計算機シス
テムにおけるキャッシュの制御装置であって、 前記キャッシュの各エントリがいずれのオペレーティン
グ・システムで使用されているかを示す識別子を、各エ
ントリごとに記憶するための記憶手段と、 前記メインメモリの一部を前記キャッシュメモリのエン
トリに登録するとき、前記プロセッサで走行中のオペレ
ーティング・システムの識別子を前記記憶手段の対応す
るエントリの領域に書き込む手段と、 前記プロセッサにおいて走行中のオペレーティング・シ
ステムが、キャッシュの内容を無効化する命令を発行し
たことに応じて、前記走行中のオペレーティング・シス
テムの識別子が付与されたキャッシュメモリのエントリ
を無効化する手段とを備えたことを特徴とするキャッシ
ュの制御装置。 - 【請求項４】複数のプロセッサと、前記複数のプロセッ
サによって共有されるメインメモリと、前記プロセッサ
毎に設けられたキャッシュとを有する１台の計算機上で
複数のオペレーティング・システムが走行する仮想計算
機システムにおけるキャッシュの制御方法であって、 前記複数のプロセッサ中の第１のプロセッサにおいて走
行中のオペレーティング・システムが、キャッシュの内
容を無効化する命令を発行したことに応じて、前記第１
のプロセッサのキャッシュの内容を無効化するステップ
と、 前記第１のプロセッサを除く各プロセッサにおいて、前
記走行中のオペレーティング・システムが走行中か否か
を判定するステップと、 前記判定が肯定的であるプロセッサのキャッシュの内容
を無効化するステップとを備えたことを特徴とするキャ
ッシュの制御方法。 - 【請求項５】プロセッサとメインメモリとキャッシュと
を有する１台の計算機上で複数のオペレーティング・シ
ステムが走行する仮想計算機システムにおけるキャッシ
ュの制御方法であって、 前記プロセッサにおいて、次に走行させようとする第１
のオペレーティング・システムが、前記プロセッサで最
後に走行した第２のオペレーティング・システムと同一
か否かを判定するステップと、 前記判定結果が肯定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写することなく、前
記第１のオペレーティング・システムを前記プロセッサ
において走行させるステップと、 前記判定結果が否定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写して、前記第１の
オペレーティング・システムを前記プロセッサにおいて
走行させるステップとを備えたことを特徴とするキャッ
シュの制御方法。 - 【請求項６】複数のプロセッサと、前記複数のプロセッ
サによって共有されるメインメモリと、前記プロセッサ
毎に設けられたキャッシュとを有する１台の計算機上で
複数のプログラムが実行される計算機システムにおける
キャッシュの制御装置であって、 前記複数のプロセッサ中の第１のプロセッサにおいて実
行中のプログラムが、キャッシュの内容を無効化する命
令を発行したことに応じて、前記第１のプロセッサのキ
ャッシュの内容を無効化する手段と、 前記第１のプロセッサを除く各プロセッサにおいて、前
記プログラムが実行中か否かを判定する手段と、 前記判定が肯定的であるプロセッサのキャッシュの内容
を無効化する手段とを備えたことを特徴とするキャッシ
ュの制御装置。 - 【請求項７】プロセッサとメインメモリとキャッシュと
を有する１台の計算機上で複数のプログラムが実行され
る計算機システムにおけるキャッシュの制御装置であっ
て、 前記プロセッサにおいて、次に実行させようとする第１
のプログラムが、前記プロセッサで最後に実行した第２
のプログラムと同一か否かを判定する手段と、 前記判定結果が肯定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写することなく、前
記第１のプログラムを前記プロセッサにおいて実行させ
る手段と、 前記判定結果が否定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写して、前記第１の
プログラムを前記プロセッサにおいて実行させる手段と
を備えたことを特徴とするキャッシュの制御装置。 - 【請求項８】プロセッサとメインメモリと複数エントリ
を備えたキャッシュとを有する１台の計算機上で複数の
プログラムが実行される計算機システムにおけるキャッ
シュの制御装置であって、 前記キャッシュの各エントリがいずれのプログラムで使
用されているかを示す識別子を、各エントリごとに記憶
するための記憶手段と、 前記メインメモリの一部を前記キャッシュメモリのエン
トリに登録するとき、前記プロセッサで実行中のプログ
ラムの識別子を前記記憶手段の対応するエントリの領域
に書き込む手段と、 前記プロセッサにおいて実行中のプログラムが、キャッ
シュの内容を無効化する命令を発行したことに応じて、
前記実行中のプログラムの識別子が付与されたキャッシ
ュメモリのエントリを無効化する手段とを備えたことを
特徴とするキャッシュの制御装置。 - 【請求項９】複数のプロセッサと、前記複数のプロセッ
サによって共有されるメインメモリと、前記プロセッサ
毎に設けられたキャッシュとを有する１台の計算機上で
複数のプログラムが実行される計算機システムにおける
キャッシュの制御方法であって、 前記複数のプロセッサ中の第１のプロセッサにおいて実
行中のプログラムが、キャッシュの内容を無効化する命
令を発行したことに応じて、前記第１のプロセッサのキ
ャッシュの内容を無効化するステップと、 前記第１のプロセッサを除く各プロセッサにおいて、前
記プログラムが実行中か否かを判定するステップと、 前記判定が肯定的であるプロセッサのキャッシュの内容
を無効化するステップとを備えたことを特徴とするキャ
ッシュの制御方法。 - 【請求項１０】プロセッサとメインメモリとキャッシュ
とを有する１台の計算機上で複数のプログラムが実行さ
れる計算機システムにおけるキャッシュの制御方法であ
って、 前記プロセッサにおいて、次に実行させようとする第１
のプログラムが、前記プロセッサで最後に実行した第２
のプログラムと同一か否かを判定するステップと、 前記判定結果が肯定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写することなく、前
記第１のプログラムを前記プロセッサにおいて実行させ
るステップと、 前記判定結果が否定的であることに応じて、前記キャッ
シュの内容を前記メインメモリに複写して、前記第１の
プログラムを前記プロセッサにおいて実行させるステッ
プとを備えたことを特徴とするキャッシュの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269978A JPH07105091A (ja) | 1993-10-01 | 1993-10-01 | キャッシュの制御装置および制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269978A JPH07105091A (ja) | 1993-10-01 | 1993-10-01 | キャッシュの制御装置および制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105091A true JPH07105091A (ja) | 1995-04-21 |
Family
ID=17479875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5269978A Pending JPH07105091A (ja) | 1993-10-01 | 1993-10-01 | キャッシュの制御装置および制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105091A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011336A (ja) * | 2003-05-29 | 2005-01-13 | Matsushita Electric Ind Co Ltd | オペレーティングシステム切り替え可能な情報処理装置 |
| JP2008293472A (ja) * | 2007-04-24 | 2008-12-04 | Fujitsu Ltd | 計算機装置およびそのキャッシュリカバリ方法 |
| JP2009282920A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | キャッシュメモリ装置 |
| US8161161B2 (en) | 2005-10-31 | 2012-04-17 | Sony Computer Entertainment, Inc. | Information processing method and information processing apparatus |
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| JP2015176426A (ja) * | 2014-03-17 | 2015-10-05 | 日本電気株式会社 | 情報処理装置、情報処理方法、及び情報処理プログラム |
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-
1993
- 1993-10-01 JP JP5269978A patent/JPH07105091A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10303620B2 (en) | 2004-07-30 | 2019-05-28 | Intel Corporation | Maintaining processor resources during architectural events |
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| JP2020123382A (ja) * | 2020-04-16 | 2020-08-13 | 株式会社三菱Ｕｆｊ銀行 | 制御プログラム |
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