JPH07105726B2 - プライオリティ・エンコーダ - Google Patents
プライオリティ・エンコーダInfo
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- JPH07105726B2 JPH07105726B2 JP2018918A JP1891890A JPH07105726B2 JP H07105726 B2 JPH07105726 B2 JP H07105726B2 JP 2018918 A JP2018918 A JP 2018918A JP 1891890 A JP1891890 A JP 1891890A JP H07105726 B2 JPH07105726 B2 JP H07105726B2
- Authority
- JP
- Japan
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- bit
- input
- carry line
- circuit
- selector
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に形成されるプライオリティ
・エンコーダに係り、特にマイクロプロセッサ内の乗算
器や画像処理用フレーム切換システム等に使用される。
・エンコーダに係り、特にマイクロプロセッサ内の乗算
器や画像処理用フレーム切換システム等に使用される。
（従来の技術） マイクロプロセッサや、タイマー機能、シリアルインタ
ーフェース機能、パラレルインターフェース機能などを
持つ周辺インターフェース装置内で、命令やデータをコ
ード化して用いることはしばしばあり、中でも、入力信
号に対してビット優先機能を有するプライオリティ・エ
ンコーダは、マイクロプロセッサ内の乗算器や画像処理
用フレーム切換システム等で多く用いられている。
ーフェース機能、パラレルインターフェース機能などを
持つ周辺インターフェース装置内で、命令やデータをコ
ード化して用いることはしばしばあり、中でも、入力信
号に対してビット優先機能を有するプライオリティ・エ
ンコーダは、マイクロプロセッサ内の乗算器や画像処理
用フレーム切換システム等で多く用いられている。
ｎビットのデータをコード化することは、オア論理によ
り容易に実現できるが、例えば第６図に示す真理値表の
ような上位ビット優先型８ビットエンコーダの動作機能
を実際のハードウェアで実現する際、従来は、第７図に
示すようなスタティックな論理回路で構成している。第
６図は、８ビットのコード入力D7（最大重みビット;MS
B）〜D0（最小重みビット;LSB）およびイネーブル制御
入力Eiに対する出力信号GS、EO、QA、QB、QCの関係を示
しており、＊記号は任意のレベル（don′t care）を示
している。また、第７図において、71〜77はナンドゲー
ト、78〜89はノアゲート、90〜93はインバータ、94、95
はアンドゲートである。
り容易に実現できるが、例えば第６図に示す真理値表の
ような上位ビット優先型８ビットエンコーダの動作機能
を実際のハードウェアで実現する際、従来は、第７図に
示すようなスタティックな論理回路で構成している。第
６図は、８ビットのコード入力D7（最大重みビット;MS
B）〜D0（最小重みビット;LSB）およびイネーブル制御
入力Eiに対する出力信号GS、EO、QA、QB、QCの関係を示
しており、＊記号は任意のレベル（don′t care）を示
している。また、第７図において、71〜77はナンドゲー
ト、78〜89はノアゲート、90〜93はインバータ、94、95
はアンドゲートである。
しかし、第７図に示すようなスタティックな回路構成で
は、各信号の状態をチェックし、アクティブ状態である
最上位ビットの信号を検出してコード化するために多く
の論理回路を必要とする。しかも、入力信号が８ビット
から10ビット、16ビット、32ビットへと増していくと、
上記したようなエンコーダに入力するアクティブ状態の
最上位ビットの信号を検出するためのハードウェアが著
しく複雑になり、素子数も数倍から数十倍に膨らみ、集
積回路チップ上のエンコーダが占める面積の割合が多く
なっていく。
は、各信号の状態をチェックし、アクティブ状態である
最上位ビットの信号を検出してコード化するために多く
の論理回路を必要とする。しかも、入力信号が８ビット
から10ビット、16ビット、32ビットへと増していくと、
上記したようなエンコーダに入力するアクティブ状態の
最上位ビットの信号を検出するためのハードウェアが著
しく複雑になり、素子数も数倍から数十倍に膨らみ、集
積回路チップ上のエンコーダが占める面積の割合が多く
なっていく。
また、従来のプライオリティ・エンコーダは、優先順位
の方向が固定されているので、下位ビット優先型エンコ
ーダを実現するためには上位ビット優先型エンコーダに
対して入力端子順を反転させなければならない。従っ
て、前記上位ビット優先型８ビットエンコーダを下位ビ
ット優先型エンコーダとしても用するように切り換える
ためには、第８図に示すように、入力信号の０ビットと
７ビット、１ビットと６ビット、２ビットと５ビット、
３ビットと４ビットとの各２ビットを入力端子として持
ち、優先順位の方向の方向を決定するセレクト信号Ehに
より各２ビットの入力端子を選択するためのセレクタSE
L…を８ビット分用意する必要がある。
の方向が固定されているので、下位ビット優先型エンコ
ーダを実現するためには上位ビット優先型エンコーダに
対して入力端子順を反転させなければならない。従っ
て、前記上位ビット優先型８ビットエンコーダを下位ビ
ット優先型エンコーダとしても用するように切り換える
ためには、第８図に示すように、入力信号の０ビットと
７ビット、１ビットと６ビット、２ビットと５ビット、
３ビットと４ビットとの各２ビットを入力端子として持
ち、優先順位の方向の方向を決定するセレクト信号Ehに
より各２ビットの入力端子を選択するためのセレクタSE
L…を８ビット分用意する必要がある。
また、上記したようなスタティックな論理回路でシステ
ムを構築していくと、８ビット、10ビット、16ビットの
各プライオリティ・エンコーダの使用素子数をCMOSトラ
ンジスタ（相補性絶縁ゲート型トランジスタ）の素子数
に換算して示す第９図からも明らかなように、10ビット
のプライオリティ・エンコーダは８ビットのプライオリ
ティ・エンコーダの約２倍になっているので約２倍のチ
ップ面積を要し、16ビットのプライオリティ・エンコー
ダは10ビットのプライオリティ・エンコーダの約４倍と
なっているので約４倍のチップ面積を要する。
ムを構築していくと、８ビット、10ビット、16ビットの
各プライオリティ・エンコーダの使用素子数をCMOSトラ
ンジスタ（相補性絶縁ゲート型トランジスタ）の素子数
に換算して示す第９図からも明らかなように、10ビット
のプライオリティ・エンコーダは８ビットのプライオリ
ティ・エンコーダの約２倍になっているので約２倍のチ
ップ面積を要し、16ビットのプライオリティ・エンコー
ダは10ビットのプライオリティ・エンコーダの約４倍と
なっているので約４倍のチップ面積を要する。
ビット処理数の多い高位のマイクロコンピュータでは、
高機能搭載、高集積度が要求されるが、集積回路のチッ
プサイズを極力小さくして高機能を実現しようとする
際、従来のようなハードウェアでは、集積度が低下し、
高速化が妨げられる原因となる。
高機能搭載、高集積度が要求されるが、集積回路のチッ
プサイズを極力小さくして高機能を実現しようとする
際、従来のようなハードウェアでは、集積度が低下し、
高速化が妨げられる原因となる。
（発明が解決しようとする課題） 上記したように従来のプライオリティ・エンコーダは、
スタティックな論理回路で構成しており、入力信号のビ
ット数が増える毎に優先順位切換用のセレクタが増え、
論理回路が膨雑になり、ゲート段数が確実に増し、ハー
ドウェアが著しく膨雑になり、使用素子数も著しく膨ら
み、集積回路チップ上のプライオリティ・エンコーダが
占める面積の割合が多くなり、高集積化が妨げられると
いう問題がある。また、ゲート段数が増えると、それに
伴って遅延時間が増大し、高速演算処理のネックとなっ
てくるという問題がある。
スタティックな論理回路で構成しており、入力信号のビ
ット数が増える毎に優先順位切換用のセレクタが増え、
論理回路が膨雑になり、ゲート段数が確実に増し、ハー
ドウェアが著しく膨雑になり、使用素子数も著しく膨ら
み、集積回路チップ上のプライオリティ・エンコーダが
占める面積の割合が多くなり、高集積化が妨げられると
いう問題がある。また、ゲート段数が増えると、それに
伴って遅延時間が増大し、高速演算処理のネックとなっ
てくるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、論理回路の構成を簡易化でき、入力信号のビ
ット数が増えてもハードウェアがむやみに増加すること
を防止でき、集積回路チップ上の占有面積の増大を極力
防止でき、高集積化、高速化を達成し得るプライオリテ
ィ・エンコーダを提供することにある。
の目的は、論理回路の構成を簡易化でき、入力信号のビ
ット数が増えてもハードウェアがむやみに増加すること
を防止でき、集積回路チップ上の占有面積の増大を極力
防止でき、高集積化、高速化を達成し得るプライオリテ
ィ・エンコーダを提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のプライオリティ・エンコーダは、複数ビットの
入力をコード化するエンコーダステージと、このエンコ
ーダステージの各ビットの入力側にそれぞれ設けられ、
複数ビットの被演算入力の各ビットがそれぞれ対応して
入力するセレクタとを有し、各セレクタは、被演算入力
ビットによりスイッチング制御されるスイッチ回路と、
このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、上記スイ
ッチ回路の一端部側のキャリーライン部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
１のプリチャージ回路と、上位ビット優先指定用のイネ
ーブル信号により制御され、上記スイッチ回路の上位ビ
ット側のキャリーライン部の電位がディスチャージであ
るか否かを検知する第１の検知回路と、下位ビット優先
指定用のイネーブル信号により制御され、上記スイッチ
回路の下位ビット側のキャリーライン部の電位がディス
チャージであるか否かを検知する第２の検知回路と、上
記第１の検知回路の出力および第２の検知回路の出力の
いずれか一方と前記被演算入力ビットとが共にアクティ
ブ状態であるか否かを検知する第３の検知回路とからな
り、さらに、前記キャリーラインの最上位セレクタ側ま
たは最下位セレクタ側の一端部のうちで前記第１のプリ
チャージ回路が接続されていない一端部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
２のプリチャージィ回路と、上記キャリーラインの両端
部にそれぞれ接続され、上記ビット優先指定モード／下
位ビット優先指定モードに応じて選択的にキャリーライ
ンをディスチャージする２個のディスチャージ回路とを
具備し、最上位ビットのセレクタの第１の検知回路に入
力する上位ビット側のキャリーライン部の電位および最
下位ビットのセレクタの第２の検知回路に入力する下位
ビット側のキャリーライン部の電位はそれぞれディスチ
ャージレベルに固定されていることを特徴とする。
入力をコード化するエンコーダステージと、このエンコ
ーダステージの各ビットの入力側にそれぞれ設けられ、
複数ビットの被演算入力の各ビットがそれぞれ対応して
入力するセレクタとを有し、各セレクタは、被演算入力
ビットによりスイッチング制御されるスイッチ回路と、
このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、上記スイ
ッチ回路の一端部側のキャリーライン部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
１のプリチャージ回路と、上位ビット優先指定用のイネ
ーブル信号により制御され、上記スイッチ回路の上位ビ
ット側のキャリーライン部の電位がディスチャージであ
るか否かを検知する第１の検知回路と、下位ビット優先
指定用のイネーブル信号により制御され、上記スイッチ
回路の下位ビット側のキャリーライン部の電位がディス
チャージであるか否かを検知する第２の検知回路と、上
記第１の検知回路の出力および第２の検知回路の出力の
いずれか一方と前記被演算入力ビットとが共にアクティ
ブ状態であるか否かを検知する第３の検知回路とからな
り、さらに、前記キャリーラインの最上位セレクタ側ま
たは最下位セレクタ側の一端部のうちで前記第１のプリ
チャージ回路が接続されていない一端部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
２のプリチャージィ回路と、上記キャリーラインの両端
部にそれぞれ接続され、上記ビット優先指定モード／下
位ビット優先指定モードに応じて選択的にキャリーライ
ンをディスチャージする２個のディスチャージ回路とを
具備し、最上位ビットのセレクタの第１の検知回路に入
力する上位ビット側のキャリーライン部の電位および最
下位ビットのセレクタの第２の検知回路に入力する下位
ビット側のキャリーライン部の電位はそれぞれディスチ
ャージレベルに固定されていることを特徴とする。
（作用） 上位ビット優先指定モードの場合には、キャリーライン
の上位ビット側一端部に接続されているディスチャージ
回路がディスチャージ動作し、また、上位ビット優先指
定用のイネーブル信号がアクティブ状態になる。この状
態の時、複数の被演算入力ビットが同時にアクティブ状
態になったとすると、アクティブ状態となっている被演
算入力ビットをMSBからサーチし、最初にサーチされた
被演算入力ビットが入力するセレクタの出力をアクティ
ブレベルにし、この被演算入力ビットより下位ビットが
アクティブ状態であったとしても非アクティブ状態であ
ると見做す。
の上位ビット側一端部に接続されているディスチャージ
回路がディスチャージ動作し、また、上位ビット優先指
定用のイネーブル信号がアクティブ状態になる。この状
態の時、複数の被演算入力ビットが同時にアクティブ状
態になったとすると、アクティブ状態となっている被演
算入力ビットをMSBからサーチし、最初にサーチされた
被演算入力ビットが入力するセレクタの出力をアクティ
ブレベルにし、この被演算入力ビットより下位ビットが
アクティブ状態であったとしても非アクティブ状態であ
ると見做す。
上記とは逆に、下位ビット優先指定モードの場合には、
キャリーラインの下位ビット側一端部に接続されている
ディスチャージ回路がディスチャージ動作し、また、下
位ビット優先指定用のイネーブル信号がアクティブ状態
になる。この状態の時、複数の被演算入力ビットが同時
にアクティブ状態になったとすると、アクティブ状態と
なっている被演算入力ビットをLSBからサーチし、最初
にサーチされた被演算入力ビットが入力するセレクタの
出力をアクティブレベルにし、この被演算入力ビットよ
り上位ビットがアクティブ状態であったとしても非アク
ティブ状態であると見做す。
キャリーラインの下位ビット側一端部に接続されている
ディスチャージ回路がディスチャージ動作し、また、下
位ビット優先指定用のイネーブル信号がアクティブ状態
になる。この状態の時、複数の被演算入力ビットが同時
にアクティブ状態になったとすると、アクティブ状態と
なっている被演算入力ビットをLSBからサーチし、最初
にサーチされた被演算入力ビットが入力するセレクタの
出力をアクティブレベルにし、この被演算入力ビットよ
り上位ビットがアクティブ状態であったとしても非アク
ティブ状態であると見做す。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、半導体集積回路に形成された８ビットのプラ
イオリティ・エンコーダを示しており、107〜100は８ビ
ットの被演算入力の各ビット▲▼〜▲▼がそれ
ぞれ対応して入力するセレクタ、20はこの各セレクタ10
7〜100からの複数ビットの入力をコード化するビット優
先機能を持たないエンコーダステージであり、QC、QB、
QAは３ビットのコード化出力信号である。
イオリティ・エンコーダを示しており、107〜100は８ビ
ットの被演算入力の各ビット▲▼〜▲▼がそれ
ぞれ対応して入力するセレクタ、20はこの各セレクタ10
7〜100からの複数ビットの入力をコード化するビット優
先機能を持たないエンコーダステージであり、QC、QB、
QAは３ビットのコード化出力信号である。
上記各セレクタ107〜100は、被演算入力ビット▲▼
（ｉ＝７〜０）によりスイッチング制御されるスイッチ
回路１と、このスイッチ回路１に直列に接続されると共
に全セレクタ107〜100を通して直列に接続されたキャリ
ーライン２と、上記スイッチ回路１の一端側（本例では
下位ビット側端部）に接続されているキャリーライン部
に接続され、所定のタイミングでキャリーラインを電源
電位Vccにプリチャージする第１のプリチャージ回路３
と、第１の検知回路４と、第２の検知回路５と、第３の
検知回路６とからなる。ここで、第１の検知回路４は、
上位ビット優先指定用のイネーブル信号▲▼により
制御され、上記スイッチ回路１の上位ビット側のキャリ
ーライン部の電位がディスチャージであるか否かを検知
するものであり、本例では上位ビット優先指定用のイネ
ーブル信号▲▼と上記スイッチ回路１の上位ビット
側のキャリーライン部の電位との論理和をとる第１のオ
アゲート４が用いられている。また、上記第２の検知回
路５は、上位ビット優先指定用のイネーブル信号▲
▼により制御され、上記スイッチ回路１の下位ビット側
のキャリーライン部の電位がディスチャージであるか否
かを検知するものであり、本例では下位ビット優先指定
用のイネーブル信号▲▼と上記スイッチ回路１の下
位ビット側のキャリーライン部の電位との論理和をとる
第２のオアゲート５が用いられている。また、上記第３
の検知回路６は、上記第１の検知回路４の出力および第
２の検知回路５の出力のいずれか一方と前記被演算入力
ビット▲▼（ｉ＝７〜０）とが共にアクティブ状態
であるか否かを検知するものであり、本例では第１のオ
アゲート４の出力と第２のオアゲート５の出力との論理
積をとるアンドゲート6aと、このアンドゲート6aの出力
と前記被演算入力ビット▲▼（ｉ＝７〜０）との論
理和否定をとり、その出力Di′（ｉ＝７〜０）を前記エ
ンコーダステージ20の各対応するビットの入力として与
えるノアゲート6bとからなる。なお、MSB用セレクタ107
の第１のオアゲート４に入力する上位ビット側のキャリ
ーライン部の電位およびLSB用セレクタ100の第２のオア
ゲート５に入力する下位ビット側のキャリーライン部の
電位はそれぞれディスチャージレベル（接地電位Vss）
に固定されている。また、上記上位ビット優先指定用の
イネーブル信号▲▼および下位ビット優先指定用の
イネーブル信号▲▼は、上位ビット優先指定モード
／下位ビット優先指定モードに応じて選択的にアクティ
ブ状態（ここでは“L"レベル）になる。
（ｉ＝７〜０）によりスイッチング制御されるスイッチ
回路１と、このスイッチ回路１に直列に接続されると共
に全セレクタ107〜100を通して直列に接続されたキャリ
ーライン２と、上記スイッチ回路１の一端側（本例では
下位ビット側端部）に接続されているキャリーライン部
に接続され、所定のタイミングでキャリーラインを電源
電位Vccにプリチャージする第１のプリチャージ回路３
と、第１の検知回路４と、第２の検知回路５と、第３の
検知回路６とからなる。ここで、第１の検知回路４は、
上位ビット優先指定用のイネーブル信号▲▼により
制御され、上記スイッチ回路１の上位ビット側のキャリ
ーライン部の電位がディスチャージであるか否かを検知
するものであり、本例では上位ビット優先指定用のイネ
ーブル信号▲▼と上記スイッチ回路１の上位ビット
側のキャリーライン部の電位との論理和をとる第１のオ
アゲート４が用いられている。また、上記第２の検知回
路５は、上位ビット優先指定用のイネーブル信号▲
▼により制御され、上記スイッチ回路１の下位ビット側
のキャリーライン部の電位がディスチャージであるか否
かを検知するものであり、本例では下位ビット優先指定
用のイネーブル信号▲▼と上記スイッチ回路１の下
位ビット側のキャリーライン部の電位との論理和をとる
第２のオアゲート５が用いられている。また、上記第３
の検知回路６は、上記第１の検知回路４の出力および第
２の検知回路５の出力のいずれか一方と前記被演算入力
ビット▲▼（ｉ＝７〜０）とが共にアクティブ状態
であるか否かを検知するものであり、本例では第１のオ
アゲート４の出力と第２のオアゲート５の出力との論理
積をとるアンドゲート6aと、このアンドゲート6aの出力
と前記被演算入力ビット▲▼（ｉ＝７〜０）との論
理和否定をとり、その出力Di′（ｉ＝７〜０）を前記エ
ンコーダステージ20の各対応するビットの入力として与
えるノアゲート6bとからなる。なお、MSB用セレクタ107
の第１のオアゲート４に入力する上位ビット側のキャリ
ーライン部の電位およびLSB用セレクタ100の第２のオア
ゲート５に入力する下位ビット側のキャリーライン部の
電位はそれぞれディスチャージレベル（接地電位Vss）
に固定されている。また、上記上位ビット優先指定用の
イネーブル信号▲▼および下位ビット優先指定用の
イネーブル信号▲▼は、上位ビット優先指定モード
／下位ビット優先指定モードに応じて選択的にアクティ
ブ状態（ここでは“L"レベル）になる。
さらに、前記キャリーライン２の最上位セレクタ側また
は最下位セレクタ側の一端部のうちで前記第１のプリチ
ャージ回路３が接続されていない一端部（本例では最上
位セレクタ側の一端部）には、所定のタイミングでキャ
リーラインを電源電位Vccにプリチャージする第２のプ
リチャージ回路11が接続されている。また、上記キャリ
ーライン２の両端部にそれぞれ対応してディスチャージ
回路12a、12bが接続されており、このディスチャージ回
路12a、12bは、上位ビット優先指定モード／下位ビット
優先指定モードに応じて選択的にキャリーライン２を接
地電位Vssにディスチャージする。
は最下位セレクタ側の一端部のうちで前記第１のプリチ
ャージ回路３が接続されていない一端部（本例では最上
位セレクタ側の一端部）には、所定のタイミングでキャ
リーラインを電源電位Vccにプリチャージする第２のプ
リチャージ回路11が接続されている。また、上記キャリ
ーライン２の両端部にそれぞれ対応してディスチャージ
回路12a、12bが接続されており、このディスチャージ回
路12a、12bは、上位ビット優先指定モード／下位ビット
優先指定モードに応じて選択的にキャリーライン２を接
地電位Vssにディスチャージする。
第２図は、第１図中の例えば３ビット分のセレクタ106
〜104を代表的に取り出して第２のプリチャージ回路11
およびディスチャージ回路12a、12bと共に示している。
〜104を代表的に取り出して第２のプリチャージ回路11
およびディスチャージ回路12a、12bと共に示している。
ここでは、第１のプリチャージ回路３および第２のプリ
チャージ回路11の一具体例として、それぞれ電源電位Vc
cと前記キャリーライン２との間にソース・ドレイン間
が接続されたＰチャネルMOSトランジスタP1、P2を示し
ており、それぞれのゲートにプリチャージ信号▲▼
（アクティブ状態の時に“L"レベルになる。）が供給さ
れる。
チャージ回路11の一具体例として、それぞれ電源電位Vc
cと前記キャリーライン２との間にソース・ドレイン間
が接続されたＰチャネルMOSトランジスタP1、P2を示し
ており、それぞれのゲートにプリチャージ信号▲▼
（アクティブ状態の時に“L"レベルになる。）が供給さ
れる。
また、前記スイッチ回路１の一具体例として、被演算入
力ビットがゲートに入力し、ドレイン・ソース間が前記
キャリーライン２に直列に挿入されたＮチャネルMOSト
ランジスタN1を示しており、そのゲートに被演算入力ビ
ットが供給される。
力ビットがゲートに入力し、ドレイン・ソース間が前記
キャリーライン２に直列に挿入されたＮチャネルMOSト
ランジスタN1を示しており、そのゲートに被演算入力ビ
ットが供給される。
また、前記ディスチャージ回路12a、12bの一具体例とし
て、前記キャリーライン２と接地電位Vssとの間にドレ
イン・ソース間が接続されたＮチャネルMOSトランジス
タN2、N3を示しており、トランジスタN2のゲートには上
位ビット優先指定モード時にアクティブ状態（“H"レベ
ル）になる第１のディスチャージ信号PRHLが供給され、
トランジスタN3のゲートには下位ビット優先指定モード
時にアクティブ状態（“H"レベル）になる第２のディス
チャージ信号PRLHが供給される。
て、前記キャリーライン２と接地電位Vssとの間にドレ
イン・ソース間が接続されたＮチャネルMOSトランジス
タN2、N3を示しており、トランジスタN2のゲートには上
位ビット優先指定モード時にアクティブ状態（“H"レベ
ル）になる第１のディスチャージ信号PRHLが供給され、
トランジスタN3のゲートには下位ビット優先指定モード
時にアクティブ状態（“H"レベル）になる第２のディス
チャージ信号PRLHが供給される。
次に、上記プライオリティ・エンコーダの動作について
第３図を参照しながら説明する。
第３図を参照しながら説明する。
上位ビット優先指定モードの場合には、上位ビット優先
指定用のイネーブル信号▲▼がアクティブ状態
（“L"レベル）になり、下位ビット優先指定用のイネー
ブル信号▲▼が非アクティブ状態（“H"レベル）に
なっている。また、プリチャージ信号▲▼は所定の
タイミングで短期間アクティブ状態（“L"レベル）にな
り、プリチャージ用のＰチャネルMOSトランジスタP1、P
2がそれぞれオン状態になる。この時、キャリーライン
部２はプリチャージ用のＰチャネルMOSトランジスタP
1、P2によりVCC電位にプリチャージされている。この状
態の時、例えば２つの被演算入力ビット▲▼、▲
▼が同時にアクティブ状態（“L"レベル）になったと
する。この場合には、MSBに近い側の被演算入力ビット
▲▼によりセレクタ105のスイッチ用のＮチャネルM
OSトランジスタN1がオフ状態になることにより、その上
位ビット側のキャリーライン部２と下位ビット側のキャ
リーライン部２とが電気的に分離されるが、それぞれの
セレクタのキャリーライン部２はプリチャージ用のＰチ
ャネルMOSトランジスタP1によりVCC電位にダイナミック
に保持されたままである。すなわち、プリチャージ信号
▲▼が非アクティブ状態（“H"レベル）になり、プ
リチャージ用のＰチャネルMOSトランジスタP1、P2がそ
れぞれオフ状態になっても、それぞれのセレクタのキャ
リーライン部２はVCCレベル（“H"レベル）を保ってい
る。
指定用のイネーブル信号▲▼がアクティブ状態
（“L"レベル）になり、下位ビット優先指定用のイネー
ブル信号▲▼が非アクティブ状態（“H"レベル）に
なっている。また、プリチャージ信号▲▼は所定の
タイミングで短期間アクティブ状態（“L"レベル）にな
り、プリチャージ用のＰチャネルMOSトランジスタP1、P
2がそれぞれオン状態になる。この時、キャリーライン
部２はプリチャージ用のＰチャネルMOSトランジスタP
1、P2によりVCC電位にプリチャージされている。この状
態の時、例えば２つの被演算入力ビット▲▼、▲
▼が同時にアクティブ状態（“L"レベル）になったと
する。この場合には、MSBに近い側の被演算入力ビット
▲▼によりセレクタ105のスイッチ用のＮチャネルM
OSトランジスタN1がオフ状態になることにより、その上
位ビット側のキャリーライン部２と下位ビット側のキャ
リーライン部２とが電気的に分離されるが、それぞれの
セレクタのキャリーライン部２はプリチャージ用のＰチ
ャネルMOSトランジスタP1によりVCC電位にダイナミック
に保持されたままである。すなわち、プリチャージ信号
▲▼が非アクティブ状態（“H"レベル）になり、プ
リチャージ用のＰチャネルMOSトランジスタP1、P2がそ
れぞれオフ状態になっても、それぞれのセレクタのキャ
リーライン部２はVCCレベル（“H"レベル）を保ってい
る。
次に、プリチャージ信号▲▼が非アクティブ状態
（“H"レベル）の期間に、第１のディスチャージ信号PR
HLがアクティブ状態（“H"レベル）になり、ディスチャ
ージ用のＮチャネルMOSトランジスタN2がオン状態にな
る。この時、第２のディスチャージ信号PRLHは非アクテ
ィブ状態（“L"レベル）になり、ディスチャージ用のＮ
チャネルMOSトランジスタN3はオフ状態になっている。
（“H"レベル）の期間に、第１のディスチャージ信号PR
HLがアクティブ状態（“H"レベル）になり、ディスチャ
ージ用のＮチャネルMOSトランジスタN2がオン状態にな
る。この時、第２のディスチャージ信号PRLHは非アクテ
ィブ状態（“L"レベル）になり、ディスチャージ用のＮ
チャネルMOSトランジスタN3はオフ状態になっている。
従って、セレクタ105においては、第１のオアゲート４
の二入力は共に“L"レベルになってその出力は“L"レベ
ルになり、第２のオアゲート５は下位ビット優先指定用
のイネーブル信号▲▼が入力しているのでその出力
は“H"レベルになり、セレクタ105のアンドゲート6aの
出力は“L"レベルになり、この“L"レベルと前記被演算
入力ビット▲▼の“L"レベルとの論理和否定によ
り、ノアゲート6bの出力D5′は“H"レベルになる。
の二入力は共に“L"レベルになってその出力は“L"レベ
ルになり、第２のオアゲート５は下位ビット優先指定用
のイネーブル信号▲▼が入力しているのでその出力
は“H"レベルになり、セレクタ105のアンドゲート6aの
出力は“L"レベルになり、この“L"レベルと前記被演算
入力ビット▲▼の“L"レベルとの論理和否定によ
り、ノアゲート6bの出力D5′は“H"レベルになる。
これに対して、セレクタ105より下位ビット側のセレク
タ104〜100においては、第１のオアゲート４はキャリー
ライン部２からの“H"レベル入力によってその出力が
“H"レネルになり、第２のオアゲート５は“H"レベル状
態の下位ビット優先指定用のイネーブル信号▲▼が
入力しているのでその出力は“H"レベルになり、アンド
ゲート6aの出力は“H"レベルになり、ノアゲート6bの出
力は“L"レベルになる。また、セレクタ105より上位ビ
ット側のセレクタ107、106においては、“H"レベル状態
の被演算入力ビットが入力しているので、ノアゲート6b
の出力は“L"レベルになる。
タ104〜100においては、第１のオアゲート４はキャリー
ライン部２からの“H"レベル入力によってその出力が
“H"レネルになり、第２のオアゲート５は“H"レベル状
態の下位ビット優先指定用のイネーブル信号▲▼が
入力しているのでその出力は“H"レベルになり、アンド
ゲート6aの出力は“H"レベルになり、ノアゲート6bの出
力は“L"レベルになる。また、セレクタ105より上位ビ
ット側のセレクタ107、106においては、“H"レベル状態
の被演算入力ビットが入力しているので、ノアゲート6b
の出力は“L"レベルになる。
換言すれば、上記した動作は、アクティブ状態となって
いる被演算入力ビットをMSBからサーチし、最初にサー
チされた被演算入力ビット▲▼が入力するセレクタ
105の出力を“H"レベルにすることによってアクティブ
状態の被演算入力ビットの中の最上位ビットが▲▼
であることを表わし、この被演算入力ビット▲▼よ
り下位ビットがアクティブ状態（“L"レベル）であった
としても、アクティブ状態の被演算入力ビットの中の最
上位ビットではなく、非アクティブ状態（“H"レベル）
であると見做している。このような動作は、第９図に示
した真理値表における＊（don′t care）部が“1"レベ
ルに固定されていると同様になる。
いる被演算入力ビットをMSBからサーチし、最初にサー
チされた被演算入力ビット▲▼が入力するセレクタ
105の出力を“H"レベルにすることによってアクティブ
状態の被演算入力ビットの中の最上位ビットが▲▼
であることを表わし、この被演算入力ビット▲▼よ
り下位ビットがアクティブ状態（“L"レベル）であった
としても、アクティブ状態の被演算入力ビットの中の最
上位ビットではなく、非アクティブ状態（“H"レベル）
であると見做している。このような動作は、第９図に示
した真理値表における＊（don′t care）部が“1"レベ
ルに固定されていると同様になる。
下位ビット優先指定モードの場合には、下位ビット優先
指定用のイネーブル信号▲▼がアクティブ状態
（“L"レベル）になり、上位ビット優先指定用のイネー
ブル信号▲▼が非アクティブ状態（“H"レベル）に
なっている。また、プリチャージ信号▲▼は所定の
タイミングで短期間アクティブ状態（“L"レベル）にな
り、プリチャージ用のＰチャネルMOSトランジスタP1、P
2がそれぞれオン状態になる。この時、キャリーライン
部２はプリチャージ用のＰチャネルMOSトランジスタP
1、P2によりVCC電位にプリチャージされている。この状
態の時、例えば２つの被演算入力ビット▲▼、▲
▼が同時にアクティブ状態（“L"レベル）になったと
する。この場合には、LSBに近い側の被演算入力ビット
▲▼によりセレクタ105のスイッチ用のＮチャネルM
OSトランジスタN1がオフ状態になることにより、その下
位ビット側のキャリーライン部２と上位ビット側のキャ
リーライン部２とが電気的に分離されるが、それぞれの
セレクタのキャリーライン部２はプリチャージ用のＰチ
ャネルMOSトランジスタP1によりVCC電位にダイナミック
に保持されたままである。すなわち、プリチャージ信号
▲▼が非アクティブ状態（“H"レベル）になり、プ
リチャージ用のＰチャネルMOSトランジスタP1、P2がそ
れぞれオフ状態になっても、それぞれのセレクタのキャ
リーライン部２はVCCレベル（“H"レベル）を保ってい
る。
指定用のイネーブル信号▲▼がアクティブ状態
（“L"レベル）になり、上位ビット優先指定用のイネー
ブル信号▲▼が非アクティブ状態（“H"レベル）に
なっている。また、プリチャージ信号▲▼は所定の
タイミングで短期間アクティブ状態（“L"レベル）にな
り、プリチャージ用のＰチャネルMOSトランジスタP1、P
2がそれぞれオン状態になる。この時、キャリーライン
部２はプリチャージ用のＰチャネルMOSトランジスタP
1、P2によりVCC電位にプリチャージされている。この状
態の時、例えば２つの被演算入力ビット▲▼、▲
▼が同時にアクティブ状態（“L"レベル）になったと
する。この場合には、LSBに近い側の被演算入力ビット
▲▼によりセレクタ105のスイッチ用のＮチャネルM
OSトランジスタN1がオフ状態になることにより、その下
位ビット側のキャリーライン部２と上位ビット側のキャ
リーライン部２とが電気的に分離されるが、それぞれの
セレクタのキャリーライン部２はプリチャージ用のＰチ
ャネルMOSトランジスタP1によりVCC電位にダイナミック
に保持されたままである。すなわち、プリチャージ信号
▲▼が非アクティブ状態（“H"レベル）になり、プ
リチャージ用のＰチャネルMOSトランジスタP1、P2がそ
れぞれオフ状態になっても、それぞれのセレクタのキャ
リーライン部２はVCCレベル（“H"レベル）を保ってい
る。
次に、プリチャージ信号▲▼が非アクティブ状態
（“H"レベル）の期間に、第２のディスチャージ信号PR
LHがアクティブ状態（“H"レベル）になり、ディスチャ
ージ用のＮチャネルMOSトランジスタN3がオン状態にな
る。この時、第１のディスチャージ信号PRHLは非アクテ
ィブ状態（“L"レベル）になり、ディスチャージ用のＮ
チャネルMOSトランジスタN2はオフ状態になっている。
（“H"レベル）の期間に、第２のディスチャージ信号PR
LHがアクティブ状態（“H"レベル）になり、ディスチャ
ージ用のＮチャネルMOSトランジスタN3がオン状態にな
る。この時、第１のディスチャージ信号PRHLは非アクテ
ィブ状態（“L"レベル）になり、ディスチャージ用のＮ
チャネルMOSトランジスタN2はオフ状態になっている。
従って、セレクタ105においては、第２のオアゲート５
の二入力は共に“L"レベルになってその出力は“L"レベ
ルになり、第１のオアゲート４は“H"レベル状態の上位
ビット優先指定用のイネーブル信号▲▼が入力して
いるのでその出力は“H"レベルになり、セレクタ105の
アンドゲート6aの出力は“L"レベルになり、この“L"レ
ベルと前記被演算入力ビット▲▼の“L"レベルとの
論理和否定により、ノアゲート6bの出力D5′は“H"レベ
ルになる。
の二入力は共に“L"レベルになってその出力は“L"レベ
ルになり、第１のオアゲート４は“H"レベル状態の上位
ビット優先指定用のイネーブル信号▲▼が入力して
いるのでその出力は“H"レベルになり、セレクタ105の
アンドゲート6aの出力は“L"レベルになり、この“L"レ
ベルと前記被演算入力ビット▲▼の“L"レベルとの
論理和否定により、ノアゲート6bの出力D5′は“H"レベ
ルになる。
これに対して、セレクタ105より上位ビット側のセレク
タ107、106においては、第２のオアゲート５はキャリー
ライン部２からの“H"レベル入力によってその出力が
“H"レベルになり、第１のオアゲート５は“H"レベル状
態の上位ビット優先指定用のイネーブル信号▲▼が
入力しているのでその出力は“H"レベルになり、アンド
ゲート6aの出力は“H"レベルになり、ノアゲート6bの出
力は“L"レベルになる。また、セレクタ105より下位ビ
ット側のセレクタ104〜100においては、“H"レベル状態
の被演算入力ビットが入力しているので、ノアゲート6b
の出力は“L"レベルになる。
タ107、106においては、第２のオアゲート５はキャリー
ライン部２からの“H"レベル入力によってその出力が
“H"レベルになり、第１のオアゲート５は“H"レベル状
態の上位ビット優先指定用のイネーブル信号▲▼が
入力しているのでその出力は“H"レベルになり、アンド
ゲート6aの出力は“H"レベルになり、ノアゲート6bの出
力は“L"レベルになる。また、セレクタ105より下位ビ
ット側のセレクタ104〜100においては、“H"レベル状態
の被演算入力ビットが入力しているので、ノアゲート6b
の出力は“L"レベルになる。
換言すれば、上記した動作は、アクティブ状態となって
いる被演算入力ビットをLSBからサーチし、最初にサー
チされた被演算入力ビット▲▼が入力するセレクタ
105の出力を“H"レベルにすることによってアクティブ
状態の被演算入力ビットの中の最下位ビットが▲▼
であることを表わし、この被演算入力ビット▲▼よ
り上位ビットがアクティブ状態（“L"レベル）であった
としても、アクティブ状態の被演算入力ビットの中の最
下位ビットではなく、非アクティブ状態（“H"レベル）
であると見做している。
いる被演算入力ビットをLSBからサーチし、最初にサー
チされた被演算入力ビット▲▼が入力するセレクタ
105の出力を“H"レベルにすることによってアクティブ
状態の被演算入力ビットの中の最下位ビットが▲▼
であることを表わし、この被演算入力ビット▲▼よ
り上位ビットがアクティブ状態（“L"レベル）であった
としても、アクティブ状態の被演算入力ビットの中の最
下位ビットではなく、非アクティブ状態（“H"レベル）
であると見做している。
なお、第４図（ａ）、（ｂ）、（ｃ）は、上記ビット優
先機能を持たないエンコーダステージ20の相異なる具体
例を示している。即ち、第４図（ａ）は、CMOSスタティ
ック論理構成のエンコーダステージの一例を示してお
り、41〜43はノアゲート、44〜46はインバータである。
第４図（ｂ）はダイナミック論理構成のエンコーダステ
ージの一例を示しており、ＰチャネルMOSトランジスタ
ＰによりプリチャージされるＮチャネルMOSトランジス
タＮ…がワイアードオア接続され、ワイアードオア出力
がインバータ47…に入力している。第４図（ｃ）は、ダ
イナミック論理構成のエンコーダステージの他の例を示
しており、ＰチャネルMOSトランジスタＰによりプリチ
ャージされるＮチャネルMOSトランジスタＮ…がワイア
ードオア接続され、ワイアードオア出力がインバータ47
…に入力し、ワイアードオア接続されたＮチャネルMOS
トランジスタＮ…のソース側がディスチャージ用のＮチ
ャネルMOSトランジスタNdに接続されている。
先機能を持たないエンコーダステージ20の相異なる具体
例を示している。即ち、第４図（ａ）は、CMOSスタティ
ック論理構成のエンコーダステージの一例を示してお
り、41〜43はノアゲート、44〜46はインバータである。
第４図（ｂ）はダイナミック論理構成のエンコーダステ
ージの一例を示しており、ＰチャネルMOSトランジスタ
ＰによりプリチャージされるＮチャネルMOSトランジス
タＮ…がワイアードオア接続され、ワイアードオア出力
がインバータ47…に入力している。第４図（ｃ）は、ダ
イナミック論理構成のエンコーダステージの他の例を示
しており、ＰチャネルMOSトランジスタＰによりプリチ
ャージされるＮチャネルMOSトランジスタＮ…がワイア
ードオア接続され、ワイアードオア出力がインバータ47
…に入力し、ワイアードオア接続されたＮチャネルMOS
トランジスタＮ…のソース側がディスチャージ用のＮチ
ャネルMOSトランジスタNdに接続されている。
また、前記実施例では、被演算入力ビットの“L"レベル
を有意とする例を示したが、第５図に示す他の実施例の
ように、各セレクタ10i（ｉ＝７〜０）の被演算ビット
入力側に、被演算入力ビット▲▼（ｉ＝７〜０）の
“H"レベルまたは“L"レベルを選択的に検出してセレク
タ側に出力する検出レベル選択回路51i（ｉ＝７〜０）
をそれぞれ設けることにより、被演算入力ビットの“H"
レベルまたは“L"レベルを有意とすることが可能にな
る。即ち、上記検出レベル選択回路51iは、検出レベル
選択信号LSと被演算入力ビットDiとの論理積否定をとる
第１のナンドゲート52と、同じく上記検出レベル選択信
号と被演算入力ビット▲▼との論理和をとるオアゲ
ート53と、これらの第１のナンドゲート52の出力とオア
ゲート53の出力との論理積否定をとり、その出力を前記
セレクタ側に出力する第２のナンドゲート54とからな
る。
を有意とする例を示したが、第５図に示す他の実施例の
ように、各セレクタ10i（ｉ＝７〜０）の被演算ビット
入力側に、被演算入力ビット▲▼（ｉ＝７〜０）の
“H"レベルまたは“L"レベルを選択的に検出してセレク
タ側に出力する検出レベル選択回路51i（ｉ＝７〜０）
をそれぞれ設けることにより、被演算入力ビットの“H"
レベルまたは“L"レベルを有意とすることが可能にな
る。即ち、上記検出レベル選択回路51iは、検出レベル
選択信号LSと被演算入力ビットDiとの論理積否定をとる
第１のナンドゲート52と、同じく上記検出レベル選択信
号と被演算入力ビット▲▼との論理和をとるオアゲ
ート53と、これらの第１のナンドゲート52の出力とオア
ゲート53の出力との論理積否定をとり、その出力を前記
セレクタ側に出力する第２のナンドゲート54とからな
る。
この検出レベル選択回路51iにおいては、検出レベル選
択信号LSが“H"レベルの時には、被演算入力ビットの
“L"レベルを検出してセレクタ側に出力するようにな
り、検出レベル選択信号LSが“L"レベルの時には、被演
算入力ビットの“H"レベルを検出してセレクタ側に出力
するようになる。
択信号LSが“H"レベルの時には、被演算入力ビットの
“L"レベルを検出してセレクタ側に出力するようにな
り、検出レベル選択信号LSが“L"レベルの時には、被演
算入力ビットの“H"レベルを検出してセレクタ側に出力
するようになる。
なお、第５図において、前記実施例と同一部分には同一
符号を付している。
符号を付している。
［発明の効果］ 上述したように本発明のプライオリティ・エンコーダに
よれば、ダイナミックな回路構成により回路構成が簡易
化されるので、入力信号のビット数が増えてもハードウ
ェアがむやみに増加することを防止でき、集積回路チッ
プ上の占有面積の増大を極力防止でき、高集積化を達成
することができる。この場合、簡単な回路構成でありな
がら、上位ビット優先指定用のイネーブル信号と下位ビ
ット優先指定用のイネーブル信号とにより上位ビット優
先／下位ビット優先を切換指定することができる。
よれば、ダイナミックな回路構成により回路構成が簡易
化されるので、入力信号のビット数が増えてもハードウ
ェアがむやみに増加することを防止でき、集積回路チッ
プ上の占有面積の増大を極力防止でき、高集積化を達成
することができる。この場合、簡単な回路構成でありな
がら、上位ビット優先指定用のイネーブル信号と下位ビ
ット優先指定用のイネーブル信号とにより上位ビット優
先／下位ビット優先を切換指定することができる。
しかも、アクティブ状態の入力信号のビットをサーチす
るために用いられるスイッチ素子が共通のキャリーライ
ンに対してそれぞれ直列に挿入されており、入力信号か
らエンコーダステージまでの遅延時間が少ないので、高
速化を達成することができる。さらに、入力信号のビッ
ト数が増加にほぼ比例してハードウェアが増加するの
で、プライオリティ・エンコーダの設計に際してビット
数に応じてパターンサイズを見積もることが容易になる
などの多様な効果が得られる。
るために用いられるスイッチ素子が共通のキャリーライ
ンに対してそれぞれ直列に挿入されており、入力信号か
らエンコーダステージまでの遅延時間が少ないので、高
速化を達成することができる。さらに、入力信号のビッ
ト数が増加にほぼ比例してハードウェアが増加するの
で、プライオリティ・エンコーダの設計に際してビット
数に応じてパターンサイズを見積もることが容易になる
などの多様な効果が得られる。
第１図は本発明のプライオリティ・エンコーダの一実施
例を示す構成説明図、第２図は第１図中の３ビット分の
セレクタ106〜104を代表的に取り出して第２のプリチャ
ージ回路およびディスチャージ回路と共に示す回路図、
第３図は第１図の動作例を示すタイミング波形図、第４
図（ａ）乃至（ｃ）は第１図中のビット優先機能を持た
ないエンコーダステージの相異なる具体例を示す回路
図、第５図は本発明の他の実施例の一部を示す回路図、
第６図は上位ビット優先型８ビットエンコーダの動作機
能を示す真理値表、第７図は従来の上位ビット優先型８
ビットエンコーダを示す回路図、第８図は従来の上位ビ
ット優先／下位ビット優先切換可能な８ビットエンコー
ダを示すブロック図、第９図は従来のスタティックな論
理回路でシステムを構築した場合の８ビットプライオリ
ティ・エンコーダと10ビットプライオリティ・エンコー
ダと16ビットプライオリティ・エンコーダとの使用素子
数を比較して示す図である。 107〜100……セレクタ、20……ビット優先機能を持たな
いエンコーダステージ、１……スイッチ回路、２……キ
ャリーライン、３……第１のプリチャージ回路、４……
第１の検知回路（第１のオアゲート）、５……第２の検
知回路（第２のオアゲート）、６……第３の検知回路、
6a……アンドゲート、6b……ノアゲート、11……第２の
プリチャージ回路、12a、12b……ディスチャージ回路、
51i……検出レベル選択回路、P1,P2……プリチャージ用
のＰチャネルMOSトランジスタ、N1……スイッチ用のＮ
チャネルMOSトランジスタ、N2、N3……ディスチャージ
用のＮチャネルMOSトランジスタ、▲▼〜▲▼
……被演算入力の各ビット、Di′（ｉ＝７〜０）……セ
レクタ107〜100のノアゲート6bの出力、QC、QB、QA……
コード化出力信号、▲▼……プリチャージ信号、▲
▼……上位ビット優先指定用のイネーブル信号、▲
▼……下位ビット優先指定用のイネーブル信号、PR
HL……第１のディスチャージ信号、PRLH……第２のディ
スチャージ信号、LS……検出レベル選択信号。
例を示す構成説明図、第２図は第１図中の３ビット分の
セレクタ106〜104を代表的に取り出して第２のプリチャ
ージ回路およびディスチャージ回路と共に示す回路図、
第３図は第１図の動作例を示すタイミング波形図、第４
図（ａ）乃至（ｃ）は第１図中のビット優先機能を持た
ないエンコーダステージの相異なる具体例を示す回路
図、第５図は本発明の他の実施例の一部を示す回路図、
第６図は上位ビット優先型８ビットエンコーダの動作機
能を示す真理値表、第７図は従来の上位ビット優先型８
ビットエンコーダを示す回路図、第８図は従来の上位ビ
ット優先／下位ビット優先切換可能な８ビットエンコー
ダを示すブロック図、第９図は従来のスタティックな論
理回路でシステムを構築した場合の８ビットプライオリ
ティ・エンコーダと10ビットプライオリティ・エンコー
ダと16ビットプライオリティ・エンコーダとの使用素子
数を比較して示す図である。 107〜100……セレクタ、20……ビット優先機能を持たな
いエンコーダステージ、１……スイッチ回路、２……キ
ャリーライン、３……第１のプリチャージ回路、４……
第１の検知回路（第１のオアゲート）、５……第２の検
知回路（第２のオアゲート）、６……第３の検知回路、
6a……アンドゲート、6b……ノアゲート、11……第２の
プリチャージ回路、12a、12b……ディスチャージ回路、
51i……検出レベル選択回路、P1,P2……プリチャージ用
のＰチャネルMOSトランジスタ、N1……スイッチ用のＮ
チャネルMOSトランジスタ、N2、N3……ディスチャージ
用のＮチャネルMOSトランジスタ、▲▼〜▲▼
……被演算入力の各ビット、Di′（ｉ＝７〜０）……セ
レクタ107〜100のノアゲート6bの出力、QC、QB、QA……
コード化出力信号、▲▼……プリチャージ信号、▲
▼……上位ビット優先指定用のイネーブル信号、▲
▼……下位ビット優先指定用のイネーブル信号、PR
HL……第１のディスチャージ信号、PRLH……第２のディ
スチャージ信号、LS……検出レベル選択信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−26121（ＪＰ，Ａ) 特開 昭59−13419（ＪＰ，Ａ) 特開 昭62−43220（ＪＰ，Ａ) 特開 昭64−821（ＪＰ，Ａ) 特開 平１−280927（ＪＰ，Ａ) 特公 平３−52159（ＪＰ，Ｂ２) 特公 平２−47038（ＪＰ，Ｂ２) 特公 平６−18325（ＪＰ，Ｂ２) 欧州特許出願公開440221（ＥＰ，Ａ)
Claims (3)
- 【請求項１】複数ビットの入力をコード化するエンコー
ダと、このエンコーダの各ビットの入力側にそれぞれ設
けられ、複数ビットの被演算入力の各ビットがそれぞれ
対応して入力するセレクタとを有し、 各セレクタは、 被演算入力ビットによりスイッチング制御されるスイッ
チ回路と、 このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、 上記スイッチ回路の一端部側のキャリーライン部に接続
され、所定のタイミングでキャリーラインをプリチャー
ジする第１のプリチャージ回路と、 上位ビット優先指定用のイネーブル信号により制御さ
れ、上記スイッチ回路の上位ビット側のキャリーライン
部の電位がディスチャージであるか否かを検知する第１
の検知回路と、 下位ビット優先指定用のイネーブル信号により制御さ
れ、上記スイッチ回路の下位ビット側のキャリーライン
部の電位がディスチャージであるか否かを検知する第２
の検知回路と、 上記第１の検知回路の出力および第２の検知回路の出力
のいずれか一方と前記被演算入力ビットとが共にアクテ
ィブ状態であるか否かを検知する第３の検知回路とから
なり、 さらに、 前記キャリーラインの最上位セレクタ側または最下位セ
レクタ側の一端部のうちで前記第１のプリチャージ回路
が接続されていない一端部に接続され、上記所定のタイ
ミングでキャリーラインをプリチャージする第２のプリ
チャージ回路と、 上記キャリーラインの両端部にそれぞれ接続され、上位
ビット優先指定モード／下位ビット優先指定モードに応
じて選択的にキャリーラインをディスチャージする２個
のディスチャージ回路とを具備し、 最上位ビットのセレクタの第１の検知回路に入力する上
位ビット側のキャリーライン部の電位および最下位ビッ
トのセレクタの第２の検知回路に入力する下位ビット側
のキャリーライン部の電位はそれぞれディスチャージレ
ベルに固定されている ことを特徴とするプライオリティ・エンコーダ。 - 【請求項２】前記第１のプリチャージ回路および第２の
プリチャージ回路は、それぞれ電源電位と前記キャリー
ラインとの間にソース・ドレイン間が接続されたＰチャ
ネルMOSトランジスタからなり、 前記スイッチ回路は、被演算入力ビットがゲートに入力
し、ドレイン・ソース間が前記キャリーラインに直列に
挿入されたＮチャネルMOSトランジスタからなり、 前記ディスチャージ回路は、前記キャリーラインと接地
電位との間にドレイン・ソース間が接続されたＮチャネ
ルMOSトランジスタからなることを特徴とする請求項１
記載のプライオリティ・エンコーダ。 - 【請求項３】前記被演算入力ビットの“H"レベルまたは
“L"レベルを選択的に検出して前記セレクタ側に出力す
る検出レベル選択回路が各セレクタの被演算ビット入力
側にそれぞれ設けられていることを特徴とする請求項１
または２記載のプライオリティ・エンコーダ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018918A JPH07105726B2 (ja) | 1990-01-31 | 1990-01-31 | プライオリティ・エンコーダ |
| DE69130542T DE69130542T2 (de) | 1990-01-31 | 1991-01-31 | Prioritätskodierer |
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