JPH07105788B2 - クロツク回路の同期装置 - Google Patents

クロツク回路の同期装置

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JPH07105788B2
JPH07105788B2 JP28608586A JP28608586A JPH07105788B2 JP H07105788 B2 JPH07105788 B2 JP H07105788B2 JP 28608586 A JP28608586 A JP 28608586A JP 28608586 A JP28608586 A JP 28608586A JP H07105788 B2 JPH07105788 B2 JP H07105788B2
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Description

【発明の詳細な説明】 技術分野 本発明はデジタル伝送システム内で使用されるクロツク
回路、より詳細には伝送システム内のローカルクロツク
回路を同期するための回路構成に関する。
発明の技術的背景 デジタル伝送システムではデジタル信号をあるノードか
ら別のノードに同期的に伝送することが要求される。つ
まり、あるノードのビツト伝送の平均速度がそのノード
に入いる平均速度と完全に一致しない場合はエラーが発
生する。このようなエラーはスリツプと呼ばれる。この
スリツプの発生は、入力伝送速度が出力速度を越える場
合は、ビツトが任意に削除され、入力伝送速度が出力速
度より遅い場合は、ビツトが反復あるいは任意に挿入さ
れることを意味する。同期を保証し、スリツプを回避す
るためには、ノードが共通の基準信号に同期されること
が必要である。これを達成するために、個々のノードは
ローカルタイミング信号発生器を含む。これは、ローカ
ルクロツクと呼ばれ、所定の周波数のタイミング信号を
生成する。このローカルクロツクは基準信号と同期する
ように調節される。
所望の同期を実現するための１つの周知の装置が合衆国
特許第4,305,045号において開示されている。つまり、
周波数推測及び周波数合成装置が開示されるがこれはロ
ーカルクロツクの所望の同期を得るために発振器をデジ
タル的に制御するための単一位相ロツクループの部分と
してのプログラマブルコントローラを含む。この構成で
は、基準タイミング信号とノードとのリンクが失なわれ
たときに問題が発生する。つまりリンクが失なわれる
と、デジタル制御発振器がこれが発生した時点でのその
ノードの所の長期平均周波数にてフリーランされる。こ
のためデジタル制御発振器のフリーラン安定性が高性度
を維持するために非常に重要となる。この構成は、典型
的には、D/A変換器を介して制御される高性度水晶発振
器を含む。このような発振器構成においては、通常、全
ての回路が安定した温度環境を与えるために１つあるい
は複数のオーブン室内に置かれる。この構成に要求され
る特性としては、他の事項とともに特に高デジタル制御
周波数分解能、高安定性等が要求される。これら特性は
実現困難な相反する設計制約を課す。さらに、先行技術
による高安定性要件の達成は高いコストを伴なう。
発明の概要 先行技術による周波数推測及び合成装置と関連する諸問
題は本発明の一面に従つて周波数推測機能と周波数合成
機能とを分離することによつて解決される。
周波数の推測は位相ロツクループ及びローカル高安定固
定周波数発振器を使用して受信基準タイミング信号の周
波数とローカル固定発振器からの信号の周波数との間の
周波数差推測値を計算することによつて達成される。次
にこの周波数推測値に対応する位相値がこの固定周波数
と計算周波数差の代数和に等しい周波数を持つ信号を生
成するためにデジタル制御発振器を制御するための位相
固定発振器を含む周波数合成器に加えられる。
基準タイミング信号が失なわれたとき及び／あるいは位
相エラーが大き過ぎる場合は、最後に生成された周波数
差推測値が一定の値に保持され、位相固定発振器に継続
して加えられる。このため位相固定発振器はフリーラン
することなく、この結果、極端に安定なデジタル制御発
振器を使用することなく固定周波数発振器と等しい安定
性を持つ出力を得ることができる。
より詳細には、周波数の推測は、本発明によると、入り
基準タイミング信号をサンプル入力位相信号を得るため
に固定発振器からの出力信号にてサンプリングし、また
位相ロツクループを使用することによつて実現される。
位相ロツクループはサンプル入力位相信号とローカル位
相信号との間の差を表わす位相エラー信号を生成するた
めの代数差回路を含む。次に位相補正フイルタに、入り
基準タイミング信号の周波数と発振器出力信号の周波数
との間の周波数差の推測値を生成するためにこの位相エ
ラー信号が加えられる。この推測値信号が本発明のもう
一面に従つてローカル位相信号を生成するために積分さ
れる。このローカル位相信号は入り基準タイミング信号
と位相ロツクされる。
本発明のもう一面によるとローカル位相信号を第２の位
相ロツクループに加えることによつて１つの出力タイミ
ング信号が生成される。この第２の位相ロツクループは
周波数制御信号によつて制御されこの出力タイミング信
号を生成するデジタル制御発振器を含む。１つのサンプ
ル出力位相信号が出力タイミング信号を固定発振器から
の出力にてサンプリングすることによつて生成される。
第２の位相エラー信号が周波数推測器からのローカル位
相信号とサンプル出力位相信号との間の代数差を得るこ
とによつて生成される。この第２の位相エラー信号はデ
ジタル制御発振器の周波数を制御するための周波数制御
信号を生成するために第２のループ補正フイルタに加え
られる。
本発明の一例としての実施態様においては、１つの固定
発振器、２つの位相サンプラ及び１つのデジタル制御発
振器とともに１つのプロセツサが周波数差推測値を生成
するための位相ロツクループ及び所望の出力タイミング
信号を生成するための位相ロツク発振器の両方を実現す
るために使用される。
本発明のもう１つの実施態様においては、第１及び第２
の周波数推測器がそれぞれ第１及び第２の受信基準タイ
ミング信号とローカル固定発振器信号の周波数との間の
第１及び第２の周波数差推測値を生成するために使用さ
れる。所定の基準に従つて周波数推測値の１つを選択す
るためにセレクタが使用される。選択された推測値が次
に対応する位相値を得るために積分され、これが周波数
合成器の位相ロツク発振器に加えられる。この周波数合
成器はその位相ロツクループ内に所望の同期信号を生成
するためのデジタル制御発振器を含む。入り基準タイミ
ング信号の１つが失なわれた場合及び／あるいは関連す
る位相エラーが大きすぎる場合は、他方の基準タイミン
グ信号から生成された周波数推測値が選択される。基準
タイミング信号の両方が失なわれた場合及び／あるいは
関連する位相エラーが大きすぎる場合は、所定の範囲内
に関連する位相エラーを持つ失なわれる前の最後の基準
タイミング信号からの周波数推測値が選択される。
実施例 第１図は略ブロツク図にて本発明の実施態様を含む同期
装置を示す。本発明の一面によると、高価の温度補正オ
ーブン等を必要とする先行技術による高精度デジタル制
御可調周波数発振器を使用する代わりに、ローカル周波
数基準として、ローカル発振器周波数基準と入り基準タ
イミング信号の周波数の関係を表わす信号を得るための
デジタル位相ロツクループとともに、単純な高精度固定
発振器が使用される。これに加えて、先行技術による高
精度可調発振器と比較して“低”品質の信号を使用して
信号を合成するためにローカル周波数基準がもう１つの
位相ロツクループとともに使用される。合成信号の周波
数は所望の基準タイミング信号の長期平均と等しくされ
る。結果として、入り基準タイミング信号が失なわれた
場合、合成タイミング信号の周波数の安定性は基本的に
ローカル固定発振器の安定性によつて決る。この推測機
能及び合成機能の分離によつて個々を個別に処理するこ
とが可能となり、設計上の拘束が緩和される。これは結
果として、これまで使用された高コストの高精度可調周
波数発振器のかわりに低コストの固定高精度発振器及び
可調周波数発振器が使用されることを意味する。
第１図には周波数推測器101、周波数合成器102及び固定
高精度発振器103が示される。周波数推測器101は位相サ
ンプラ及びカウンタ（１）、利得補正回路105及び可調
位相ロツクループを含む。これに加えて、信号損失検出
器106、位相変動検出器107、ORゲート108及び可選択ス
イツチ109が含まれる。位相ロツクループとしては、こ
の例では、いわゆる二次比例積分制御タイプが使用され
る。この位相ロツクループは、加算器110、比例利得ユ
ニツト（K1）111、積分利得ユニツト（K2）、積分器
（Ｂ）113、加算器114及び積分器（Ａ）115を含む。比
例利得ユニツト（K1）111、積分利得ユニツト（K2）11
2、積分器（Ｂ）113及び加算器114はいわゆるループ補
正フイルタを形成する。
以下の説明においては、周波数推測器101及び周波数合
成器102の両方に使用されるデジタルモジユールTs（特
に図示なし）を介してクロツクされる。
第４図にはサンプラ及びカウンタ（１）104の詳細が示
される。つまり、カウンタ401、Ｄ−タイプフリツプフ
ロツプ402及びラツチメモリ403が示される。入りタイミ
ング信号ψｉ（ｔ）がカウンタ401、及びインバータ404
を介してフリツプフロツプ402のクロツク入力（CLK）に
加えられる。カウンタ401は、この例では、モジユローk
1カウンタである。このk1の値は以下のように定義され
る。
k1＝〔fi Ts〕の最も近い整数 （１） ここで、fiは入りタイミングリンク信号の公称周波数、
例えば、国内システムに対しては1.544MHz、ヨーロツパ
向けシステムに対しては2.048MHzを表わし、Tsは固定発
振器103からの出力のサンプリング期間、この例では、
１ミリ秒を表わす。この例では、発振器103は1010/日の
１パートの精度を持つ。固定発振器103（第１図）から
の期間Tsを持つローカルクロツク信号はフリツプフロツ
プ402のＤ入力に加えられる。フリツプフロツプ402のＱ
出力は制御ラツチメモリ403に加えられる。カウンタ401
の出力はラツチメモリ403に加えられる。カウンタ401内
のカウント値は個々の時間期間Tsにおいてフリツプフロ
ツプ402のＱ出力に応答してサンプリングされラツチメ
モリ403内に格納される。フリツプフロツプ402はカウン
タ401の出力がこの値がラツチメモリ403内に格納される
前に安定であることを保証するために使用される。ラツ
チメモリ403からの出力ψｉ（ｎ）は利得補正ユニツト1
05に加えられる。位相サンプラ及びカウンタ104は出力
ψｉ（ｎ）を生成する。ここでこの出力ψｉ（ｎ）は固
定発振器103によつて生成されるサンプリング期間Tsの
所の連続時間信号ψｉ（ｔ）を表わす。（ｎ）はnTsサ
ンプリング期間の所でのｎ番目のサンプルを示す。
第１図に戻どり、位相サンプラ及びカウンタ（１）104
からの出力、ψｉ（ｎ）は利得補正ユニツト105に加え
られる。上に説明のごとく、位相サンプラ及びカウンタ
（１）104は、k1ステツプが出力信号ψｉ（ｎ）の１サ
イクルを表わすような特性を持つ。値k1はサンプリング
率、Ts及び入力信号周波数、fiに依存する。従つて、位
相サンプラ及びカウンタ（１）104は以下の“利得”係
数を与える。
ここで、Ｎはラツチメモリ403（第４図）の出力の所の
ビツト数を表わし、k1は位相サンプラ及びカウンタ
（１）104の位相のモジユロを表わす。この利得係数KPS
1は利得補正ユニツト105によつてゼロにされる。従つ
て、利得補正ユニツト105、つまり、周波数推測器101の
位相ロツクループへの入力は以下によつて表わされる。
周波数推測器101内に使用される位相ロツクループはい
わゆる二次比例積分制御タイプである。ここで、K1は比
例利得を表わし、K2は積分利得を表わす。この比例利得
項K1は位相エラーを最小化するために必要とされる短期
間周波数変動を生成する。積分利得項K2は、周波数ロツ
クを得るための積分器（Ａ）115への入力に等しい長期
間周波数平均を表わす。つまり、入り位相信号PHIN
（ｎ）は加算器110の第１の入力に加えられ、積分器
（Ａ）115からのローカル位相信号PHLOCは加算器110の
第２の入力に加えられる。加算器110は加えられる信号
の代数差、つまり PHE1（ｎ）＝PHIN（ｎ）−PHLOC（ｎ） （４） を生成する。これは補正されるべき位相エラーを表わ
し、従つて、ループ内の位相ロツクを達成する。この位
相差エラーPHE1（ｎ）は比例利得（K1）ユニツト111に
加えられる。この比例利得（K1）ユニツト111は以下に
よつて与えられる比例周波数項FRQP1（ｎ）を生成す
る。
FRQP1（ｎ）＝K1 PHE1（ｎ）． （５） 利得ユニツト111からの比例周波数項FRQP1（ｎ）は可選
択スイツチ109を介してK2利得ユニツト112及び加算器11
4の第１の入力に加えられる。K2利得ユニツト112の出力
は積分器（Ｂ）113に加えられ、一方、積分器（Ｂ）113
は積分周波数項FRQINT1（ｎ）を生成し、これを加算器1
14の第２の入力に加える。積分器（Ｂ）113は積分周波
数項FRQINT1（ｎ）を以下のように更新する。
FRQINT1（ｎ＋１）＝（FRQP1（ｎ）K2）＋FRQINT1
（ｎ）． （６） 加算器114は所望の周波数推測値、つまり FPQEST（ｎ）＝FRQP1（ｎ）＋FRQINT1（ｎ）． （７） を生成する。
加算器114からの周波数推測値出力は積分器（Ａ）115に
加えられるが、これは位相ロツク信号PHLOC（ｎ）を生
成する。PHLOC（ｎ）は積分器（Ａ）115内で以下のよう
に更新される。
PHLOC（ｎ＋１）＝FRQEST（ｎ）＋PHLOC（ｎ）．（８） 本発明によると、積分器（Ａ）115の使用によつて周波
数推測プロセスが周波数合成プロセスから効率的に分離
される。この分離は、積分器（Ａ）115が、通常、入力
位相信号PHIN（ｎ）と実質的に等しいローカル位相信号
PHLOC（ｎ）を生成するために位相ロツクループ内で作
用される電圧制御デジタルモデルであるために実現され
る。積分器（Ａ）115の出力がデジタル形式にて表わさ
れる値であることに注意する。また、量子化ノイズを減
少するためには、周波数推測器101によつて生成される
周波数推測値REQESTがK1ステツプより高い分解能を持つ
ことが必要である。
さらに本発明において重要なことは、積分器（Ａ）115
の周波数推測値入力、つまり、FRQESTの変動が抑止され
たことである。この抑制は本発明によると、可選択スイ
ツチ109を使用して、入りタイミング信号ψｉ（ｔ）が
失なわれたときあるいは位相エラー信号PHE1（ｎ）の位
相変動が大き過ぎる場合、ゼロ値入力を加算器114の第
１の入力に直接に加え、またK2利得ユニツト112及び積
分器（Ｂ）113を介して加算器114の第２の入力に加える
ことによつて実現される。位相変動の程度及びタイプは
システムに依存し、従つて、個々の特定の用途によつて
異なる。一例として、10マイクロ秒以上の位相エラーは
許容されない。スイツチ109はORゲート108からの出力に
よつて制御される。つまり、信号損失検出器106はORゲ
ート108の第１の入力に入りタイミング信号ψｉ（ｔ）
が存在するか否かを示す制御信号を加える。論理１はψ
ｉ（ｔ）が失なわれたことを示す。
同様に、位相変動検出器107からの位相エラーPHE1
（ｎ）が大きすぎるか否かを出す出力がORゲート108に
加えられる。論理１信号はPHEL（ｎ）が所定の範囲（こ
の例では10マイクロ秒）を越えることを示す。可選択ス
イツチ109はORゲート108からの論理１信号に応答して、
入りタイミング損失信号ψｉ（ｔ）が検出されたときあ
るいは所定のいき値以上のPHE1（ｎ）の位相値の変動が
検出されたとき、利得ユニツト111及び利得ユニツト112
と加算器114との間の回路接続を開く。可選択スイツチ1
09が開かれると、積分器（Ｂ）113及び積分器（Ａ）115
の更新が抑止される。つまり、ゼロ値信号が積分器
（Ｂ）113及び加算器114の第１の入力に加えられる。従
つて、本発明によると、周波数推測値FRQEST（ｎ）の長
期平均値は一定にとどまり、積分器（Ａ）115は期間Ts
において式（８）に従つてFRQEST（ｎ）の積分を継続し
PHLOC（ｎ）を生成する。つまり、PHLOC（ｎ）は一定の
変化率を維持し、一方、周波数推測器101は入り基準タ
イミング信号ψｉ（ｔ）と位相ロツクされる。
周波数推測器101からのローカル位相信号PHLOC（ｎ）は
周波数合成器102に加えられる。周波数合成器102も位相
ロツクループを包む。周波数合成器102の位相ロツクル
ープ内には加算器120、Ｋα利得ユニツト121、Ｋβ利得
ユニツト122、積分器（Ｃ）123、加算器124、サンプラ1
25、デジタル制御発振器126、位相サンプラ及びカウン
タ（２）127、及び利得補正ユニツト128が含まれる。Ｋ
α利得ユニツト121、Ｋβ利得ユニツト122、積分器
（Ｃ）123及び加算器124はいわゆるループ補正フイルタ
を構成する。
周波数推測器101からの出力PHLOC（ｎ）は周波数合成器
102内の加算器120の第１の入力に加えられる。利得補正
ユニツト128からの利得補正済み出力PHOUT（ｎ）は加算
器120の第２の入力に加えられる。加算器120は以下によ
つて与えられる代数差信号を生成する。
PHE2（ｎ）＝PHLOC（ｎ）−PHOUT（ｎ）． （９） 加算器120からの出力は比例利得Ｋαユニツト121に加え
られる。利得ユニツト121は以下を生成する。
FRQP2（ｎ）＝Ｋα PHE2（ｎ）． （10） 一方、Ｋα利得ユニツト121からの出力FRQP2（ｎ）は加
算器124の第１の入力及び積分利得Ｋβユニツト122に加
えられる。Ｋβ利得ユニツト122からの出力は積分器
（Ｃ）123に加えられる。積分器（Ｃ）123からの積分出
力は加算器124の第２の入力に加えられる。積分器
（Ｃ）123は以下のように積分周波数項FRQINT2（ｎ）を
更新する。
FRQINT2（ｎ＋１）＝（FRQP2（ｎ）Ｋβ）＋FRQINT2
（ｎ）． （11） 加算器124は以下の所望のサンプル周波数制御信号を生
成する。
FRQCTL（ｎ）＝FRQP2（ｎ）＋FRQCTL（ｎ）． （12） 周波数制御信号FRQCTL（ｎ）は個々の期間TsにおいてDC
O制御レジスタ125内にラツチされる。レジスタ125はFRQ
CTL（ｎ）の値をローカルサンプリング期間Tsを通じて
一定に保つ。FRQCTL（ｎ）のラツチされた値は所望の出
力タイミング信号ψ０（ｔ）を生成するデジタル制御発
振器（DCO）126に加えられる。
第３図にDCO126の詳細が略図にて示される。つまり、D/
A変換器301及び電圧制御発振器302が示されるが、これ
は周知の方法で所望の出力タイミング信号ψ０（ｔ）を
生成する。VCO302の精度は先行技術による単一の位相ロ
ツクループ周波数合成装置内で使用される先行技術のVC
Oと比較してかなり落すことができることに注意する。
これは周波数推測器101の出力が入りタイミング信号が
失なわれたとき一定に保たれ、従つて、周波数合成器10
2が常に位相ロツクされ、フリーランしないようにされ
るために可能である。先行技術によるVCOは入りタイミ
ング信号が失なわれたときフリーランするため、これら
は入力制御信号が一定のとき非常に安定な周波数特性を
持つことが要求される。
第１図に戻どり、出力タイミング信号ψ０（ｔ）は位相
サンプラ及びカウンタ（２）127に加えられるが、これ
はサンプル信号ψ０（ｎ）を生成する。位相サンプラ及
びカウンタ（２）127は本質的に第４図に示される位相
サンプラ及びカウンタ（１）104に等しい。つまり、上
に説明のψｉ（ｎ）と同一の方法でψ０（ｎ）が生成さ
れる。唯一の異なる点は K2＝〔fo Ts〕の最も近い整数 （13） である。
また、 であり、ここでfoは出力信号ψ０（ｔ）の周波数を表わ
し、fiは入力信号ψｉ（ｔ）の周波数を表わす。位相サ
ンプラ及びカウンタ（２）127からの出力ψ０（ｎ）は
利得補正ユニツト128を介して補正され、PHOUT（ｎ）を
与える。利得補正ユニツト128は本質的にユニツト105に
等しく、位相サンプラの利得、つまり をゼロにし、以下を生成する。
周波数推測器101の積分器（Ａ）115への入力FRQEST
（ｎ）が一定に保たれると、周波数合成器102内のDCO12
6はフリーランすることが許されず、位相ロツクループ
はPHLOC（ｎ）と位相がロツクされる。従つて、出力ψ
０（ｔ）の周波数の安定性は固定発振器103の安定性及
び積分器（Ａ）115への周波数推測値入力FRQEST（ｎ）
を表わすのに使用されるビツトの数に依存する。先行技
術による構成においては、D/A変換器をVCOとともに使用
することが必要であるためFRQEST（ｎ）を表わすのに使
用できるビツトの数が制約される。D/A変換器内で使用
されるビツトの数の増加はこれらコストの増加を意味す
る。
第２図は第１図の実施態様に対応する本発明のプロセツ
サ実現実施態様を示す。つまり、位相サンプラ及びカウ
ンタ201、位相サンプラ及びカウンタ202、固定高精度発
振器203、プロセツサ204、及びデジタル制御発振器（DC
O）205が示される。プロセツサ204は当技術において周
知のタイプのマイクロコンピユータを含む。この例にお
いては、Intel80186が使用される。入り基準タイミング
信号ψｉ（ｔ）は位相サンプラ及びカウンタ201に加え
られる。これは固定発振器203からの期間Tsを持つロー
カルタイミング信号に応答して、サンプルタイミング信
号ψｉ（ｎ）を生成する。同様に、位相サンプラ及びカ
ウンタ202にはDCO205からの出力タイミング信号ψ
０（ｔ）が加えられ、固定発振器203からのローカルタ
イミング信号に応答してサンプル出力信号ψ０（ｎ）を
生成する。サンプル入りタイミング信号ψｉ（ｎ）及び
サンプル出力タイミング信号ψ０（ｎ）はプロセツサ20
4に加えられる。位相サンプラ及びカウンタ回路201及び
202は上に説明の第４図に示されるものと同一である。
さらに、プロセツサ204には、プロセツサを期間Tsの所
で中断する固定発振器203からのローカルタイミング信
号が加えられる。プロセツサ204は周波数制御信号FRQCT
L（ｎ）を生成するが、これはプロセツサ204のレジスタ
内に格納され、DCO205に加えられる。
プロセツサ204の周波数制御信号FRQCTL（ｎ）が第５図
の流れ図に示される。このプログラムルーチンは期間Ts
において501を介して生成される個々の割込み信号によ
つて開始される。その後、条件分岐ポイント502におい
て、入りタイミング信号ψｉ（ｔ）が存在するか否か決
定するためのテストが行なわれる。ステツプ502におけ
るこのテスト結果がYESである場合は、動作ブロツク503
において位相サンプラ及びカウンタ（１）201が読み出
される。これはプロセツサ204にψｉ（ｎ）を加える。
次に、動作ブロツク504において、PHIN（ｎ）が計算さ
れる。これは上の式（３）に従つてψｉ（ｎ）の利得を
補正することによつて達成される。動作ブロツク505に
おいて、上の式（４）に従つて位相エラー１信号PHE1
（ｎ）が計算される。条件分岐ポイント506において、
位相エラーPHE1（ｎ）が所定の範囲以内であるか決定す
るためのテストが行なわれる。ステツプ506におけるテ
スト結果がYESである場合は、動作ブロツク507におい
て、上の式（５）に従つて比例周波数項FRQP1（ｎ）が
計算される。次に動作ブロツク509において、積分周波
数項FRQINT1（ｎ）の計算が行なわれる。その後、動作
ブロツク509において、上の式（７）に従つて所望の周
波数推測値FRQEST（ｎ）が計算される。
ステツプ502に戻どり、テスト結果NOであり、入りタイ
ミング信号ψｉ（ｔ）が失なわれたことが示される場合
は、制御権は動作ブロツク510に渡され、比例周波数項F
RQP1（ｎ）がゼロにセツトされる。同様に、ステツプ50
6のテストの結果が位相エラー１、PHE1（ｎ）が大きす
ぎることを示すNOである場合は、制御権は動作ブロツク
510に渡され、比例周波数項FRQP1（ｎ）がゼロにセツト
される。これは第１図のスイツチ109を開くことに相当
し、積分器（Ｂ）113（第１図）の更新が抑止される。
次に動作ブロツク508において、上の式（６）に従つて
積分周波数項FRQINT1（ｎ）が計算される。前述のごと
く、比例周波数項FRQP1（ｎ）がゼロにセツトされる
と、結果としての周波数推測値FRQEST（ｎ）は一定にと
どまる。
動作ブロツク512において、位相サンプラ及びカウンタ
（２）202が読み出され、出力信号ψ０（ｎ）のサンプ
ルバージヨンがプロセツサ204（第２図）に加えられ
る。動作ブロツク513において、位相エラー２、PHE2
（ｎ）信号が上の式（９）に従つてサンプル出力信号ψ
０（ｎ）の利得補正を行なうことによつて計算される。
動作ブロツク514において、上の式（10）に従つて比例
周波数項FRQP2（ｎ）が計算される。次に動作ブロツク5
15において、上の式（11）に従つて積分周波数項FRQINT
2（ｎ）が計算される。動作ブロツク516において、式
（12）に従つてDCO205制御信号FRQCTL（ｎ）が計算され
る。次に動作ブロツク517において、DCO制御信号FRQCTL
（ｎ）がDCO制御レジスタ内に書込まれる。一方、レジ
スタは出力タイミング信号ψ０を生成するためにFRQCTL
（ｎ）をDCO205（第２図）に加える。動作ブロツク518
において、式（８）に従つて更新ローカル位相信号PHLO
C（ｎ＋１）が計算される。動作ブロツク519において、
式（６）に従つて更新積分周波数項FRQINT1（ｎ＋１）
が計算される。動作ブロツク520において、式（11）に
従つて更新積分周波数項FRQINT2（ｎ＋１）が計算され
る。その後、制御権はブロツク521を介して他のプロセ
スに戻され、このルーチンは次の割込み信号によつて再
開されるまで待機する。
第６図は本発明による複数のタイミング基準信号を持つ
冗長同期回路の詳細を略ブロツク図にて示す。つまり、
周波数推測器（Ａ）601、周波数推測器（Ｂ）602、セレ
クタ603、積分器（Ｄ）604、周波数合成器605及び固定
発振器606が示される。第１及び第２の入りタイミング
信号ψi A（ｔ）及びψi B（ｔ）、並びに固定発振器60
6からの期間Tsを持つローカルタイミング信号がそれぞ
れ周波数推測器601及び602に加えられる。発振器606の
出力は積分器604及び周波数合成器605にも加えられる。
周波数推測器601及び602は、本質的に、推測器601から
の周波数推測値信号FRQEST（ｎ）（Ａ）及びスイツチ制
御信号SWCTL（Ａ）、並びに推測器602からの周波数推測
値信号FRQEST（ｎ）（Ｂ）及びスイツチ制御信号SWCTL
（Ｂ）がセレクタ603に加えられることを除いて、第１
図の周波数推測器101に等しい。セレクタ603はスイツチ
制御信号SWCTL（Ａ）及びSWCTL（Ｂ）に応答して周波数
推測値信号FRQEST（Ａ）あるいはFRQEST（Ｂ）のいずれ
かを積分器（Ｄ）に選択的に加えるための論理回路を含
む。SWCTL（Ａ）及びSWCTL（Ｂ）の両方が真でなく、つ
まり、論理０であり、入りタイミング信号ψi A（ｔ）
及びψi B（ｔ）の両方が存在することを示し、また対
応する位相エラーPHE1（ｎ）（Ａ）及びPHE1（ｎ）
（Ｂ）が所定の範囲内である場合は、FRQEST（Ａ）が選
択される。一方、SWCTL（Ａ）あるいはSWCTL（Ｂ）のい
ずれかが真であり、つまり、論理１であり、対応する入
りタイミング信号が失なわれた、あるいは対応する位相
エラーが所定の範囲を外れることが示される場合は、周
波数推測値PRQEST（ｎ）（Ａ）でない方、つまり、PRQE
ST（ｎ）（Ｂ）が選択される。さらに、SWCTL（Ａ）及
びSWCTL（Ｂ）の両方が真であり、ψi A（ｔ）及びψi
B（ｔ）の両方のタイミング信号が失なわれた、あるい
は対応する両方の位相エラーが限界を外れる、あるいは
これらが複合された状況が発生した場合は、周波数推測
値信号として、所定の範囲内の位相エラーを持つ存在し
た最後の入りタイミング信号が選択される。
選択された周波数推測値FRQEST（ｎ）（Ｓ）は積分器60
4に加えられる。積分器（Ｄ）604は第１図の積分器
（Ａ）115と同一であり、上の式（８）に従つて選択さ
れたローカル位相信号PHLOC（ｎ）（Ｓ）を生成する。
追加の積分器（Ｄ）604は、それぞれ周波数推測器601及
び602内で生成されるローカル位相信号PHLOC（ｎ）
（Ａ）とPHLOC（ｎ）（Ｂ）がスイツチされることによ
つてタイミング出力信号ψ０（ｔ）の位相の不連続が発
生するのを防止するために使用される。この不連続は選
択のために周波数推測値信号FRQEST（ｎ）（Ａ）及びFR
QEST（ｎ）（Ｂ）をセレクタ603に加え、選択の後に積
分を行なつてPHLOC（ｎ）（Ｓ）を得ることによつて回
避される。
ローカル位相信号PHLOC（ｎ）（Ｓ）が周波数合成器605
に加えられ、周波数合成器605は出力タイミング信号ψ
０（ｔ）を生成する。周波数合成器605は上に説明の第
１図の周波数合成器102と同一である。
第７図は本発明による冗長タイミング同期回路のもつ１
うの実施態様を略ブロツク図にて示す。つまり、位相サ
ンプラ及びカウンタ（Ａ）701、位相サンプラ及びカウ
ンタ（Ｂ）702、固定発振器703、プロセツサ704、デジ
タル制御発振器705及び位相サンプラ及びカウンタ
（Ｃ）706が示される。プロセツサ704はマイクロコンピ
ュータ、例えば、Intel80186を含む。位相サンプラ及び
カウンタ回路701及び702は上に説明の第１図の位相サン
プラ及びカウンタ104と同一である。同様に、位相サン
プラ及びカウンタ706は上に説明の第１図の位相サンプ
ラ及びカウンタ127と同一である。固定発振器703は第１
図の固定発振器103と同一であり、DCO705は上に説明の
第１図のDCO123と同一である。入りタイミング信号ψi
A（ｔ）及びψi B（ｔ）はそれぞれ位相サンプラ及びカ
ウンタ（Ａ）701と位相サンプラ及びカウンタ（Ｂ）702
に加えられる。位相サンプラ及びカウンタ（Ａ）701及
び位相サンプラ及びカウンタ（Ｂ）702は、期間Tsの固
定発振器703の出力に応答して、それぞれ入りタイミン
グ信号のサンプルバージヨン、つまり、ψi A（ｎ）及
びψi B（ｎ）を生成する。同様に、位相サンプル及び
カウンタ（Ｃ）706は、固定発振器の出力信号に応答し
て、出力タイミング信号ψ０（ｔ）のサンプルバージヨ
ン、つまり、ψ０（ｎ）を生成する。これらサンプル信
号、ψi A（ｎ）、ψi B（ｎ）及びψ０（ｎ）、並びに
固定発振器703の出力はプロセツサ704に加えられる。プ
ロセツサ703はプログラム内蔵式マイクロコンピユータ
システムであり、二重周波数推測機能、周波数推測値選
択機能、選択された周波数推測値の積分機能、及びDOC
制御信号、つまりFRQCTL（ｎ）の生成機能を遂行する。
プロセツサ704内のDCO制御レジスタの出力、つまりFRQC
TL（ｎ）はDCO705に加えられ、一方、DCO705は、出力タ
イミング信号ψ０（ｔ）を生成する。
第８図、第９図及び第10図は、AAがAAにそしてBBがBBに
接続されたとき、プロセツサ704によつて実行されるプ
ログラムルーチンのステツプの流れ図を構成する。つま
り、DCO705を制御して出力タイミング信号ψ０（ｔ）を
生成するためのDCO制御信号FRQCTL（ｎ）を生成するス
テツプが示される。このプログラムルーチンはステツプ
801において固定発振器703の期間Tsの出力によつて生成
される割込み信号に応答して開始される。次に動作ブロ
ツク802において、最初にタイミングリンク（Ａ）の状
態が論理０にセツトされる。これは、最初、信号ψi A
（ｔ）が存在し、失なわれていないことを示す。条件分
岐ポイント803において、入りタイミング信号ψｉが存
在するか決定される。ステツプ803において、テスト結
果がYESである場合は、動作ブロツク804において、位相
サンプラ及びカウンタ（Ａ）701が読み出される。これ
は入りタイミング信号ψi A（ｔ）のサンプルバージヨ
ンψi A（ｎ）をプロセネサ704に加える。次に動作ブロ
ツク805において、上の式（３）に従つて、ψi A（ｎ）
の利得補正バージヨンであるＡの位相、PHIN（ｎ）
（Ａ）が計算される。動作ブロツク806において、上の
式（４）に従つて位相エラー（Ａ）、PHE1（ｎ）（Ａ）
が計算される。条件分岐ポイント807において、位相エ
ラーが特定のシステムに対する所定の限界セツト以内で
あるか決定するためのテストが行なわれる。ステツプ80
7において、テスト結果がYESである場合は、動作ブロツ
ク808において、上に説明の式（５）に従つて比例周波
数項（Ａ）FRQP（ｎ）（Ａ）が計算される。その後、動
作ブロツク811において、上の式（６）に従つて積分周
波数項（Ａ）、FRQINT（ｎ）が計算される。
条件分岐ポイント803に戻どり、テスト結果がNOである
場合は、タイミング信号ψi A（ｔ）が失なわれてお
り、制御権は動作ブロツク809に渡される。同様に、条
件分岐ポイント807のテスト結果がNOである場合は、位
相エラーが限界を外れており、制御権は動作ブロツク80
9に渡される。動作ブロツク809において、入りタイミン
グ、リンク（Ａ）の状態が論理１にセツトされる。これ
は入りタイミングリンク信号ψi A（ｔ）に応答して生
成される周波数推測値が更新されるべきでないことを示
す。これを達成するために、動作ブロツク810におい
て、比例周波数項（Ａ）、FRQP（ｎ）（Ａ）が０にセツ
トされる。これは第１図のスイツチ109を開くのと本質
的に同一である。その後、動作ブロツク811において、
上の式（６）に従つて積分周波数項（Ａ）、FRQINT1
（ｎ）（Ａ）が計算される。
動作ブロツク812において、上の式（７）に従つて周波
数推測値（Ａ）、FRQEST（ｎ）（Ａ）が計算される。
動作ブロツク813において、上の式（８）に従つて更新
ローカル位相PHLOC（ｎ＋１）（Ａ）が計算される。
動作ブロツク814において、式（６）に従つて更新積分
周波数項FRQINT1（ｎ＋１）が計算される。これによつ
て周波数推測値（Ａ）、FRQEST（ｎ）（Ａ）を生成する
ステツプが完結する。
ステツプ816から828は、それぞれ、入りタイミング信号
ψi B（ｔ）に対して周波数推測値（Ｂ）が計算される
ことを除いて、ステツプ801から814と同一である。従つ
て、ステツプ816から828の詳細の説明は省略する。
条件分岐ポイント830において、入りタイミング信号ψi
A（ｔ）及びψi B（ｔ）の両方が存在するか調べるた
めにタイミングリンク状態（Ａ）及びタイミングリンク
状態（Ｂ）がテストされる。テスト結果がYESの場合
は、動作ブロツク831において、周波数推測値（Ａ）、F
RQEST（ｎ）（Ａ）が所望の出力タイミング信号ψ
０（ｔ）を生成するのに使用されるように選択され、制
御権は動作ブロツク832に渡される。ステツプ830におい
て、テスト結果がNOである場合は、条件分岐ポイント83
3において、タイミングリンク状態（Ａ）が論理０であ
るか、つまり、ψi A（ｔ）が存在し、また対応する位
相エラー（Ａ）が所定の範囲内であるか調べるためにテ
ストされる。ステツプ833において、テスト結果がYESで
ある場合は、動作ブロツク831において、周波数推測値
（Ａ）、FRQEST（ｎ）（Ａ）が選択され、制御権は動作
ブロツク832に渡される。ステツプ833において、テスト
結果がNOである場合、つまり、タイミングリンク状態
（Ａ）が論理１であり、ψi A（ｔ）が存在しないある
いは対応する位相エラー（Ａ）が所定の範囲内でないこ
とを示す場合は、条件分岐ポイント834において、タイ
ミングリンク状態（Ｂ）がタイミングリンク信号ψi B
（ｔ）が存在し、対応する位相エラー（Ｂ）が所定の範
囲内であるか決定するためにテストされる。ステツプ83
4において、テスト結果がYESである場合は、動作ブロツ
ク835において、周波数推測値（Ｂ）、FRQEST（ｎ）
（Ｂ）が選択される。その後、制御権は動作ブロツク83
2に渡される。ステツプ834において、テスト結果がNOで
ある場合、つまり、タイミングリンク状態（Ｂ）が論理
１であり、ψi B（ｔ）が存在しない、あるいは対応す
る位相エラー（Ｂ）が所定の範囲内でないことが示され
る場合は、動作ブロツク836において、対応するタイミ
ングリンク状態が論理０であつた最後の周波数推測値
（Ａ）、FRQEST（ｎ）（Ａ）、あるいは周波数推測値
（Ｂ）、FRQEST（ｎ）（Ｂ）が選択される。つまり、最
後のタイミングリンクに対して、タイミングリンク状態
が論理１になる前に対応する入りタイミング信号が存在
し、対応する位相エラーが所定の範囲内であることを示
した周波数推測値が選択される。その後、制御権は動作
ブロツク832に渡される 動作ブロツク832において、選択された周波数推測値が
論理位相値PHLOC（ｎ）（Ｓ）を得るために積分され
る。この積分は上の式（８）に従つて第６図の積分器
（Ｄ）604によつて遂行される積分と同一である。
動作ブロツク837において、位相サンプラ及びカウンタ
（Ｃ）が読み出される。
動作ブロツク838において、上の式（９）に従つて位相
エラー（２）、PHE2（ｎ）が計算される。
動作ブロツク839において、上の式（10）に従つて比例
周波数項FRQP2（ｎ）が計算される。
動作ブロツク840において、上の式（11）に従つて成分
周波数項FRQINT（ｎ）が計算される。
動作ブロツク841において、上の式（12）に従つてDCO周
波数制御信号、FRQCTL（ｎ）が計算される。
動作ブロツク842において、DCO周波数制御信号、FRQCTL
（ｎ）がレジスタ内に書込まれる。このレジスタは周波
数制御信号を更新されるまで格納する。周波数制御信号
FRQCTL（ｎ）はDCO705（第７図）に加えられる。
動作ブロツク843において、式（８）に従つて、PHLOC
（ｎ＋１）に対する更新ローカル位相信号PHLOC（ｎ＋
１）（Ｓ）が計算される。
動作ブロツク844において、式（11）に従つて更新積分
周波数項FRQINT2（ｎ＋１）が計算される。
その後、制御権はブロツク845を介してメインプロセス
に戻され、固定発振器703からの次の割込み信号を待
つ。
【図面の簡単な説明】
第１図は略ブロツク図にて本発明の１つの実施態様を示
し； 第２図は略ブロツク図にて本発明のもう１つの実施態様
を示し； 第３図は略ブロツク図にて第１図、第２図、第６図及び
第７図内に使用されるデジタル制御発振器（DCO）の詳
細を示し； 第４図は略図にて第１図、第２図、第６図及び第７図に
おいて使用される位相サンプラ及びカウンタの詳細を示
し； 第５図は流れ図にて第２図の実施態様の動作ステツプを
示し； 第６図は略ブロツク図にて冗長周波数推測器を含む本発
明の実施態様を示し； 第７図は略図にて冗長周波数推測器を含む本発明のもう
１つの実施態様を示し；そして 第８図、第９図及び第10図は第７図の実施態様の動作ス
テツプを示す流れ図である。 〔主要部分の符号の説明〕 発信器……103 生成装置……104 第１のデジタル位相ロツクループ……110−115 第１の結合装置……110 第１のループ補正フイルタ装置……111−114 積分装置……115

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】入り基準タイミング信号（φ１（ｔ））の
    周波数を表わす推測値信号（FRQEST（ｎ））を生成しか
    つ更新するための装置であって、該入り基準信号が失わ
    れた場合に該推測値信号の更新を選択的に抑止するため
    の抑止装置（106,108,109）を含む装置において、 固定の周波数及び対応する期間を持つ出力信号（Ts）を
    生成するための発振器（103）と、 該発振器出力信号（Ts）にて該入り基準タイミング信号
    の位相をサンプリングすることによってサンプル入力位
    相信号（φｉ（ｎ））を生成するための生成装置（10
    4）と、 第１のデジタル位相ロックループ（110−115）とを含
    み、該第１の位相ロックループが 該サンプル入力位相信号とローカル位相信号（PHLOC
    （ｎ））とを代数的に結合して該サンプル入力位相信号
    と該ローカル位相信号との代数差である第１の位相エラ
    ー信号（PHE1（ｎ））を得るための第１の結合装置（11
    0）と、 該第１の位相エラー信号が印加されて該入り基準タイミ
    ング信号の周波数と該発振器出力信号の周波数との間の
    周波数差を表わす推測値信号（FRQEST（ｎ））を生成す
    るための第１のループ補正フィルタ装置（111−114）
    と、 該推測値信号が印加されて該入り基準タイミング信号に
    位相ロックされる該ローカル位相信号を生成するための
    積分装置（115）と、 該ローカル位相信号が印加されて出力タイミング信号
    （φ０（ｔ））を生成するための周波数合成器（102）
    とを含むことを特徴とするクロック回路の同期装置。
  2. 【請求項２】特許請求の範囲第１項に記載の装置におい
    て、該選択的に抑止するための抑止装置が該入り基準信
    号が失われたことを検出するための装置（106）を含
    み、該推測値信号の更新が該入り基準タイミング信号の
    損失が検出された期間中抑止されることを特徴とするク
    ロック回路の同期装置。
  3. 【請求項３】特許請求の範囲第２項に記載の装置におい
    て、該抑止装置がさらに該位相エラー信号の所定の値以
    上の変動を検出するための装置（107）を含み、該推測
    値信号の更新が該位相エラー信号が所定の値を越える期
    間中抑止されることを特徴とするクロック回路の同期装
    置。
  4. 【請求項４】特許請求の範囲第３項に記載の装置におい
    て、該抑止装置がさらに該入り基準タイミング信号が失
    われたことを検出するための装置並びに該位相エラー信
    号の変動を検出するための装置からの出力信号に応答し
    て該ループ補正フィルタ装置に選択的にゼロ値信号を加
    えるための装置（109）を含むことを特徴とするクロッ
    ク回路の同期装置。
  5. 【請求項５】特許請求の範囲第１項に記載の装置におい
    て、該周波数合成器（102）が第２のデジタル位相ロッ
    クループ（120−128）を含み、該第２の位相ロックルー
    プが 周波数制御信号（FRQCTL（ｎ））に応答して出力タイミ
    ング信号（Q0（ｔ））を生成するためのデジタル制御発
    振器（125、126）と、 該発振器出力信号（TS）にて該出力タイミング信号の位
    相をサンプリングすることによってサンプル出力位相信
    号（PHOUT（ｎ））を生成するための装置（127、128）
    と、 該サンプル出力位相信号（PHOUT（ｎ））と該ローカル
    位相信号（PHLOC（ｎ））を結合することによって該ロ
    ーカル位相信号と該サンプル出力位相信号との代数差を
    表わす第２の位相エラー信号（PHE2（ｎ））を得るため
    の第２の結合装置（120）と、 該第２の位相エラー信号が印加されて該周波数制御信号
    を生成するための第２のループ補正フィルター装置（12
    1−124）とを含み、該出力タイミング信号が該ローカル
    位相信号に位相ロックされることを特徴とするクロック
    回路の同期装置。
  6. 【請求項６】特許請求の範囲第５項に記載の装置におい
    て、該選択的に抑止するための抑止装置が 該入り基準タイミング信号が失われたことを検出するた
    めの装置（106）を含み、該推測値信号の更新が該入り
    基準タイミング信号が検出される期間において抑止され
    ることを特徴とするクロック回路の同期装置。
  7. 【請求項７】特許請求の範囲第６項に記載の装置におい
    て、該抑止装置がさらに該位相エラー信号の所定の値以
    上の変動を検出するための装置（107）を含み、該推測
    値信号の更新が位相エラー信号が該所定の値を越えた期
    間において抑止されることを特徴とするクロック回路の
    同期装置。
  8. 【請求項８】特許請求の範囲第７項に記載の装置におい
    て、該抑止装置がさらに該入り基準タイミング信号が失
    われたことを検出するための装置（106）並びに該位相
    エラー信号の変動を検出するための装置（107）からの
    出力信号に応答して該第１のループ補正フィルタ装置に
    選択的にゼロ値信号を印加するための装置（109）を含
    むことを特徴とするクロック回路の同期装置。
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