JPH07110789A - 非運用系メモリ更新方式 - Google Patents
非運用系メモリ更新方式Info
- Publication number
- JPH07110789A JPH07110789A JP5256679A JP25667993A JPH07110789A JP H07110789 A JPH07110789 A JP H07110789A JP 5256679 A JP5256679 A JP 5256679A JP 25667993 A JP25667993 A JP 25667993A JP H07110789 A JPH07110789 A JP H07110789A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- working
- package
- contents
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 61
- 230000009977 dual effect Effects 0.000 claims abstract description 23
- 230000003936 working memory Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 239000000872 buffer Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 運用系と非運用系とを有する２重系システム
において、非運用系メモリの更新時に運用系ＣＰＵへの
負担をかけないようにする。 【構成】 運用系パッケージ及び非運用系パッケージに
はそれぞれＣＰＵ１及び２が備えられるとともにメモリ
３及び４とＤＰＭ１１及び１２とがが備えられている。
ＣＰＵ１がメモリ３の内容を更新する際ＤＰＭ１１にそ
の更新内容が書き込まれる。ＣＰＵ２ではメモリ３の内
容が更新されるとＤＰＭ１１からその更新内容を読出し
てメモリ４に格納する。
において、非運用系メモリの更新時に運用系ＣＰＵへの
負担をかけないようにする。 【構成】 運用系パッケージ及び非運用系パッケージに
はそれぞれＣＰＵ１及び２が備えられるとともにメモリ
３及び４とＤＰＭ１１及び１２とがが備えられている。
ＣＰＵ１がメモリ３の内容を更新する際ＤＰＭ１１にそ
の更新内容が書き込まれる。ＣＰＵ２ではメモリ３の内
容が更新されるとＤＰＭ１１からその更新内容を読出し
てメモリ４に格納する。
Description
【０００１】
【産業上の利用分野】本発明は、二重化されたマイクロ
プロセッサ（以下ＣＰＵと呼ぶ）搭載パッケージを有す
るシステムに関し、特に非運用系パッケージのメモリ更
新方式に関する。
プロセッサ（以下ＣＰＵと呼ぶ）搭載パッケージを有す
るシステムに関し、特に非運用系パッケージのメモリ更
新方式に関する。
【０００２】
【従来の技術】一般に、運用系及び非運用系を備える２
重系システムでは非運用系メモリの内容を運用系メモリ
の内容と同一にしておく必要がある。
重系システムでは非運用系メモリの内容を運用系メモリ
の内容と同一にしておく必要がある。
【０００３】ここで、図２を参照して、従来の２重系シ
ステムについて概説する。前述のように、この種の２重
系システムでは運用パッケージ及び非運用パッケージを
備えており、運用パッケージ及び非運用パッケージには
それぞれＣＰＵ２１及び２２、メモリ２３及び２４、バ
ッファ２５及び２６、及び選択回路２７及び２８が備え
られている。
ステムについて概説する。前述のように、この種の２重
系システムでは運用パッケージ及び非運用パッケージを
備えており、運用パッケージ及び非運用パッケージには
それぞれＣＰＵ２１及び２２、メモリ２３及び２４、バ
ッファ２５及び２６、及び選択回路２７及び２８が備え
られている。
【０００４】ここで、運用系パッケージに着目して、Ｃ
ＰＵ２１からのアドレスバス、データバス、及び書込み
／読出制御信号線がバッファ２５に接続されるとともに
選択回路２７に接続されている。そして、バッファ２５
からアドレス、データ、及び書込み／読出制御信号がそ
れぞれ運用系アドレス、運用系データ、及び運用系書込
み／読出制御信号として運用系パッケージ外部（つま
り、非運用系パッケージ）に出力される。選択回路２７
には非運用系パッケージからのアドレス、データ、及び
書込み／読出制御信号がそれぞれ非運用系アドレス、非
運用系データ、及び非運用系書込み／読出制御信号とし
て与えられる。そして、選択回路２７では必要に応じて
これら信号を選択してメモリ２３にメモリアドレス、メ
モリデータ、メモリ書込み／読出制御信号として与え
る。
ＰＵ２１からのアドレスバス、データバス、及び書込み
／読出制御信号線がバッファ２５に接続されるとともに
選択回路２７に接続されている。そして、バッファ２５
からアドレス、データ、及び書込み／読出制御信号がそ
れぞれ運用系アドレス、運用系データ、及び運用系書込
み／読出制御信号として運用系パッケージ外部（つま
り、非運用系パッケージ）に出力される。選択回路２７
には非運用系パッケージからのアドレス、データ、及び
書込み／読出制御信号がそれぞれ非運用系アドレス、非
運用系データ、及び非運用系書込み／読出制御信号とし
て与えられる。そして、選択回路２７では必要に応じて
これら信号を選択してメモリ２３にメモリアドレス、メ
モリデータ、メモリ書込み／読出制御信号として与え
る。
【０００５】なお、非運用系パッケージにおいても図示
のようにアドレスバス、データバス、及び書込み／読出
制御信号線が接続されている。
のようにアドレスバス、データバス、及び書込み／読出
制御信号線が接続されている。
【０００６】図示の２重系システムでは運用系ＣＰＵに
よって非運用系メモリの更新を行っている。
よって非運用系メモリの更新を行っている。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
２重系システムでは非運用系のメモリを更新する際、運
用系ＣＰＵによって非運用系メモリの更新が行われる結
果、運用系ＣＰＵの処理に負担がかかるという問題点が
ある。
２重系システムでは非運用系のメモリを更新する際、運
用系ＣＰＵによって非運用系メモリの更新が行われる結
果、運用系ＣＰＵの処理に負担がかかるという問題点が
ある。
【０００８】本発明の目的は運用系ＣＰＵへの負担が少
なくて済む非運用系メモリ更新方式を提供することにあ
る。
なくて済む非運用系メモリ更新方式を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明によれば、運用系
パッケージと非運用系パッケージを有する２重系システ
ムに用いられ、前記運用系パッケージ及び前記非運用系
パッケージにはそれぞれ運用系マイクロプロセッサ及び
非運用系マイクロプロセッサが備えられるとともに運用
系メモリ及び非運用系メモリと運用系デュアルポートメ
モリ及び非運用系デュアルポートメモリとが備えられ、
前記運用系マイクロプロセッサが前記運用系メモリの内
容を更新する際前記運用系デュアルポートメモリにその
更新内容を書き込む第１の手段が備えられ、前記非運用
系マイクロプロセッサでは前記運用系メモリの内容が更
新されると前記運用系デュアルポートメモリからその更
新内容を読出て前記非運用系メモリに格納するようにし
たことを特徴とする非運用系メモリ更新方式が得られ
る。そして、第１の手段は、前記運用系マイクロプロセ
ッサによって制御され、前記運用系マイクロプロセッサ
からの書込み制御信号が与えられ前記運用系デュアルポ
ートメモリに対するアドレスと書込み制御信号とを出力
するカウンタと、前記運用系マイクロプロセッサと接続
されるアドレスバス及びデータバスを前記運用系メモリ
に対する書込み信号が有効であると保持し、前記カウン
タから出力される書込み制御信号に合わせてその保持内
容を予め設定された単位毎に区切って、前記運用系デュ
アルポートメモリに対するデータとして出力する保持回
路とを有する。
パッケージと非運用系パッケージを有する２重系システ
ムに用いられ、前記運用系パッケージ及び前記非運用系
パッケージにはそれぞれ運用系マイクロプロセッサ及び
非運用系マイクロプロセッサが備えられるとともに運用
系メモリ及び非運用系メモリと運用系デュアルポートメ
モリ及び非運用系デュアルポートメモリとが備えられ、
前記運用系マイクロプロセッサが前記運用系メモリの内
容を更新する際前記運用系デュアルポートメモリにその
更新内容を書き込む第１の手段が備えられ、前記非運用
系マイクロプロセッサでは前記運用系メモリの内容が更
新されると前記運用系デュアルポートメモリからその更
新内容を読出て前記非運用系メモリに格納するようにし
たことを特徴とする非運用系メモリ更新方式が得られ
る。そして、第１の手段は、前記運用系マイクロプロセ
ッサによって制御され、前記運用系マイクロプロセッサ
からの書込み制御信号が与えられ前記運用系デュアルポ
ートメモリに対するアドレスと書込み制御信号とを出力
するカウンタと、前記運用系マイクロプロセッサと接続
されるアドレスバス及びデータバスを前記運用系メモリ
に対する書込み信号が有効であると保持し、前記カウン
タから出力される書込み制御信号に合わせてその保持内
容を予め設定された単位毎に区切って、前記運用系デュ
アルポートメモリに対するデータとして出力する保持回
路とを有する。
【００１０】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１１】図１を参照して、図示の２重系システムは
運用系／非運用系パッケージを備えており、運用系パッ
ケージはＣＰＵ１、メモリ３、カウンタ５、保持回路
７、バッファ９、及びデュアルポートメモリ（ＤＰＭ）
１１を備えている。同様に、非運用系パッケージはＣＰ
Ｕ２、メモリ４、カウンタ６、保持回路８、バッファ１
０、及びデュアルポートメモリ（ＤＰＭ）１２を備えて
いる。
運用系／非運用系パッケージを備えており、運用系パッ
ケージはＣＰＵ１、メモリ３、カウンタ５、保持回路
７、バッファ９、及びデュアルポートメモリ（ＤＰＭ）
１１を備えている。同様に、非運用系パッケージはＣＰ
Ｕ２、メモリ４、カウンタ６、保持回路８、バッファ１
０、及びデュアルポートメモリ（ＤＰＭ）１２を備えて
いる。
【００１２】運用系パッケージにおいて、ＣＰＵ１がメ
モリ３を更新する際、ＣＰＵ１では更新する内容に対応
させてアドレスバス、データバス、及び書込み制御信号
を制御する。
モリ３を更新する際、ＣＰＵ１では更新する内容に対応
させてアドレスバス、データバス、及び書込み制御信号
を制御する。
【００１３】カウンタ５には書込み制御信号が与えら
れ、カウンタ５ではＤＰＭ１１に対してアドレスと書込
み制御信号とを出力する。そして、メモリ３のデータを
更新すると、カウンタ５では、保持回路７で保持するデ
ータ量に合わせてＤＰＭ１１ｉ対する書込み制御信号を
数回有効にする。この際、カウンタ５ではＤＰＭ１１の
書込み制御信号を１回有効する度に、ＤＰＭ１１に対す
る書込みアドレス値を増やして出力する。なお、保持回
路７で保持するデータ量はシステムによって任意に設定
される。
れ、カウンタ５ではＤＰＭ１１に対してアドレスと書込
み制御信号とを出力する。そして、メモリ３のデータを
更新すると、カウンタ５では、保持回路７で保持するデ
ータ量に合わせてＤＰＭ１１ｉ対する書込み制御信号を
数回有効にする。この際、カウンタ５ではＤＰＭ１１の
書込み制御信号を１回有効する度に、ＤＰＭ１１に対す
る書込みアドレス値を増やして出力する。なお、保持回
路７で保持するデータ量はシステムによって任意に設定
される。
【００１４】保持回路７では書込み制御信号が有効であ
るとアドレスバスとデータバスの内容を保持する。内容
保持後、システムによって任意に設定された、つまり、
予め設定されたデータ量毎に保持内容を区切り、保持回
路７はカウンタ５から出力されるＤＰＭ書込制御信号に
合わせて保持したデータを順次選択し出力する。
るとアドレスバスとデータバスの内容を保持する。内容
保持後、システムによって任意に設定された、つまり、
予め設定されたデータ量毎に保持内容を区切り、保持回
路７はカウンタ５から出力されるＤＰＭ書込制御信号に
合わせて保持したデータを順次選択し出力する。
【００１５】ＤＰＭ１１では、保持回路７から出力され
るデータを、カウンタ５より出力されるアドレス信号で
示されるアドレスに、カウンタ５からの書込み制御信号
によって、格納する。
るデータを、カウンタ５より出力されるアドレス信号で
示されるアドレスに、カウンタ５からの書込み制御信号
によって、格納する。
【００１６】非運用系パッケージでは、ＣＰＵ２がバッ
ファ１０を介して、運用系パッケージのＤＰＭ１１の内
容を常時チェックする。そして、ＤＰＭ１１の内容がメ
モリ３の更新に合わせて変化すると、ＣＰＵ２ではＤＰ
Ｍ１１からメモリ３の更新内容を示すアドレスとデータ
を読出て、メモリ４をメモリ３と同様な内容に更新す
る。
ファ１０を介して、運用系パッケージのＤＰＭ１１の内
容を常時チェックする。そして、ＤＰＭ１１の内容がメ
モリ３の更新に合わせて変化すると、ＣＰＵ２ではＤＰ
Ｍ１１からメモリ３の更新内容を示すアドレスとデータ
を読出て、メモリ４をメモリ３と同様な内容に更新す
る。
【００１７】なお、非運用系パッケージが運用系パッケ
ージに切り替わり、運用系パッケージが非運用系パッケ
ージに切り替わった際にも上述の記載と同様に動作する
ことはいうまでもない。
ージに切り替わり、運用系パッケージが非運用系パッケ
ージに切り替わった際にも上述の記載と同様に動作する
ことはいうまでもない。
【００１８】
【発明の効果】以上説明したように、本発明では、運用
系メモリ更新時に運用系パッケージのメモリ更新内容を
ＤＰＭに格納し、非運用系パッケージでは運用系ＤＰＭ
からその更新内容を読み取って非運用系メモリを更新す
るようにしているから、運用系ＣＰＵの処理に全く負担
をかけないで非運用系のメモリの更新が行えるという効
果がある。
系メモリ更新時に運用系パッケージのメモリ更新内容を
ＤＰＭに格納し、非運用系パッケージでは運用系ＤＰＭ
からその更新内容を読み取って非運用系メモリを更新す
るようにしているから、運用系ＣＰＵの処理に全く負担
をかけないで非運用系のメモリの更新が行えるという効
果がある。
【図１】本発明による非運用系メモリ更新方式の一実施
例を説明するためのブロック図である。
例を説明するためのブロック図である。
【図２】従来の非運用系メモリ更新方式の一例を説明す
るためのブロック図である。
るためのブロック図である。
１，２，２１，２２ ＣＰＵ ３，４，２３，２４ メモリ ５，６ カウンタ（ＣＮＴ） ７，８ 保持回路 ９，１０，２５，２６ バッファ １１，１２ デュアルポートメモリ（ＤＰＭ） ２７，２８ 選択回路
Claims (2)
- 【請求項１】 運用系パッケージと非運用系パッケージ
を有する２重系システムに用いられ、前記運用系パッケ
ージ及び前記非運用系パッケージにはそれぞれ運用系マ
イクロプロセッサ及び非運用系マイクロプロセッサが備
えられるとともに運用系メモリ及び非運用系メモリと運
用系デュアルポートメモリ及び非運用系デュアルポート
メモリとが備えられ、前記運用系マイクロプロセッサが
前記運用系メモリの内容を更新する際前記運用系デュア
ルポートメモリにその更新内容を書き込む第１の手段が
備えられ、前記非運用系マイクロプロセッサでは前記運
用系メモリの内容が更新されると前記運用系デュアルポ
ートメモリからその更新内容を読出て前記非運用系メモ
リに格納するようにしたことを特徴とする非運用系メモ
リ更新方式。 - 【請求項２】 請求項１に記載された非運用系メモリ更
新方式において、前記第１の手段は、前記運用系マイク
ロプロセッサによって制御され、前記運用系マイクロプ
ロセッサからの書込み制御信号が与えられ前記運用系デ
ュアルポートメモリに対するアドレスと書込み制御信号
とを出力するカウンタと、前記運用系マイクロプロセッ
サと接続されるアドレスバス及びデータバスを前記運用
系メモリに対する書込み信号が有効であると保持し、前
記カウンタから出力される書込み制御信号に合わせてそ
の保持内容を予め設定された単位毎に区切って、前記運
用系デュアルポートメモリに対するデータとして出力す
る保持回路とを有することを特徴とする非運用系メモリ
更新方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5256679A JP2679593B2 (ja) | 1993-10-14 | 1993-10-14 | 非運用系メモリ更新方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5256679A JP2679593B2 (ja) | 1993-10-14 | 1993-10-14 | 非運用系メモリ更新方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07110789A true JPH07110789A (ja) | 1995-04-25 |
| JP2679593B2 JP2679593B2 (ja) | 1997-11-19 |
Family
ID=17295968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5256679A Expired - Lifetime JP2679593B2 (ja) | 1993-10-14 | 1993-10-14 | 非運用系メモリ更新方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679593B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271403A (ja) * | 1994-03-28 | 1995-10-20 | Nec Corp | 非運用系メモリ更新方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH0283631A (ja) * | 1988-09-20 | 1990-03-23 | Nec Corp | 二重化情報処理装置のメモリアクセス方式 |
-
1993
- 1993-10-14 JP JP5256679A patent/JP2679593B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255760A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JPH0283631A (ja) * | 1988-09-20 | 1990-03-23 | Nec Corp | 二重化情報処理装置のメモリアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271403A (ja) * | 1994-03-28 | 1995-10-20 | Nec Corp | 非運用系メモリ更新方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679593B2 (ja) | 1997-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2790034B2 (ja) | 非運用系メモリ更新方式 | |
| JPH0748190B2 (ja) | キャッシュメモリ内蔵マイクロプロセッサ | |
| JP2002074941A (ja) | 複数ラインバッファ型メモリｌｓｉ | |
| JPH11510620A (ja) | 統合されたシステム／フレームバッファメモリ及びシステム、ならびにそれらの使用方法 | |
| JPH07110789A (ja) | 非運用系メモリ更新方式 | |
| JPS63106848A (ja) | 制御装置 | |
| US7064764B2 (en) | Liquid crystal display control device | |
| JP3756215B2 (ja) | インタフェイスコントローラおよび方法 | |
| JPH06103026A (ja) | メモリシステム | |
| JPH0865497A (ja) | 画像処理システム | |
| JP2004511851A (ja) | Ｉ／ｏサポートを有するメモリ構造 | |
| JPH04170654A (ja) | キャッシュメモリ制御方式 | |
| JP3040828U (ja) | Ｒｏｍを実装したボードコンピュータ | |
| JPH10312352A (ja) | メモリマップトｉ／ｏポート方式 | |
| JP3397964B2 (ja) | メモリ装置 | |
| JPH10116227A (ja) | キャッシュメモリの書き戻し制御システム | |
| JPH05342092A (ja) | 増設メモリパッケージ実装状態認識方式 | |
| JPH05100903A (ja) | アドレストレーサ | |
| JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 | |
| JPH0935471A (ja) | メモリ素子 | |
| JPS62212745A (ja) | バツフア記憶を有するデ−タ処理装置 | |
| JPH04367044A (ja) | キャッシュメモリ | |
| JPH0535647A (ja) | マイクロコンピユータシステム | |
| JPH0264844A (ja) | 情報処理装置 | |
| JPH0512120A (ja) | データキヤツシユ制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |