JPH07134897A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH07134897A JPH07134897A JP5304598A JP30459893A JPH07134897A JP H07134897 A JPH07134897 A JP H07134897A JP 5304598 A JP5304598 A JP 5304598A JP 30459893 A JP30459893 A JP 30459893A JP H07134897 A JPH07134897 A JP H07134897A
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- 239000000872 buffer Substances 0.000 claims abstract description 29
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 abstract 1
- 239000013589 supplement Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】リード系、ライト系等複数の論理アドレスによ
りメモリを高速アクセスする。 【構成】格子状にメモリセルを配置したメモリアレイと
複数の論理アドレス入力に対応した複数のアドレスデコ
ーダ１，５を持ち、複数のアドレスデコーダ１，５の出
力は、クロックドバッファ２ａ〜２ｃ，４ａ〜４ｃを介
してワードラインに共通接続され、クロックドバッファ
２ａ〜２ｃ，４ａ〜４ｃの選択信号は相補的にアクティ
ブとなり、複数の論理アドレスのうちいずれか１系統が
メモリのワードラインを駆動する。
りメモリを高速アクセスする。 【構成】格子状にメモリセルを配置したメモリアレイと
複数の論理アドレス入力に対応した複数のアドレスデコ
ーダ１，５を持ち、複数のアドレスデコーダ１，５の出
力は、クロックドバッファ２ａ〜２ｃ，４ａ〜４ｃを介
してワードラインに共通接続され、クロックドバッファ
２ａ〜２ｃ，４ａ〜４ｃの選択信号は相補的にアクティ
ブとなり、複数の論理アドレスのうちいずれか１系統が
メモリのワードラインを駆動する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
複数の論理アドレスによりアクセスされる高速なメモリ
回路に関する。
複数の論理アドレスによりアクセスされる高速なメモリ
回路に関する。
【０００２】
【従来の技術】メモリ回路の高速動作化については、従
来ダイナミックメモリのページモードやニブルモードに
代表される数々の技術的な工夫が施され、効果を上げて
きている。メモリ高速化の従来例として、例えば特開昭
６２−１７２５９５には図３に示すような構成が提案さ
れている。
来ダイナミックメモリのページモードやニブルモードに
代表される数々の技術的な工夫が施され、効果を上げて
きている。メモリ高速化の従来例として、例えば特開昭
６２−１７２５９５には図３に示すような構成が提案さ
れている。
【０００３】図３に示すメモリ回路では、アドレス入力
端子１０１に入力されたアドレス信号Ａ０〜Ａｎは、ア
ドレス入力回路１０２を介してＸデコーダ回路１１１あ
るいはＹデコーダ回路１０４に入力される。
端子１０１に入力されたアドレス信号Ａ０〜Ａｎは、ア
ドレス入力回路１０２を介してＸデコーダ回路１１１あ
るいはＹデコーダ回路１０４に入力される。
【０００４】Ｘデコーダ回路１１１からワードライン１
１２への出力Ｘ１〜Ｘｍは、ｍ個のトランジスタ１１３
の各ゲート電極とｍ個のメモリトランジスタ１０６の各
ゲート電極に接続されている。ｍ個のトランジスタ１１
３の各ソース側は、ＧＮＤ端子に接続されており、各ド
レイン側は共通ドレインを形成し、デプレッション形の
トランジスタ１１４を負荷トランジスタとしてｍ入力の
ＮＯＲ回路を形成している。
１２への出力Ｘ１〜Ｘｍは、ｍ個のトランジスタ１１３
の各ゲート電極とｍ個のメモリトランジスタ１０６の各
ゲート電極に接続されている。ｍ個のトランジスタ１１
３の各ソース側は、ＧＮＤ端子に接続されており、各ド
レイン側は共通ドレインを形成し、デプレッション形の
トランジスタ１１４を負荷トランジスタとしてｍ入力の
ＮＯＲ回路を形成している。
【０００５】符号１１５はＮＯＲ回路のＶＣＣ電源端子
である。このＮＯＲ回路の出力Ｎはトランジスタ１１６
のゲート電極に接続されており、トランジスタ１１６の
ソース側はＧＮＤ端子に接続され、ドレイン側はｍ個の
メモリトランジスタのビットライン１０７に並列に接続
されている。
である。このＮＯＲ回路の出力Ｎはトランジスタ１１６
のゲート電極に接続されており、トランジスタ１１６の
ソース側はＧＮＤ端子に接続され、ドレイン側はｍ個の
メモリトランジスタのビットライン１０７に並列に接続
されている。
【０００６】図３の従来のメモリ回路において、Ｘデコ
ーダ回路１１１は特別な回路設計がなされており、Ｘデ
コーダ回路１１１の出力の立ち下がりは、図４（ａ）の
タイミングの通り急峻に立ち下がり、一方、立ち上がり
は同図（ｂ）のタイミングの通り緩かに立ち上がるよう
になっている。
ーダ回路１１１は特別な回路設計がなされており、Ｘデ
コーダ回路１１１の出力の立ち下がりは、図４（ａ）の
タイミングの通り急峻に立ち下がり、一方、立ち上がり
は同図（ｂ）のタイミングの通り緩かに立ち上がるよう
になっている。
【０００７】このため、ｍ入力ＮＯＲ回路は、アドレス
入力が切り替わるごとに図４（ｃ）のようなワンショッ
トパルスを発生し、トランジスタ１１６のドレインはこ
のパルスのＨレベルの期間だけＧＮＤレベルに放電され
る。
入力が切り替わるごとに図４（ｃ）のようなワンショッ
トパルスを発生し、トランジスタ１１６のドレインはこ
のパルスのＨレベルの期間だけＧＮＤレベルに放電され
る。
【０００８】すなわち、アドレスが切り替わるたびにメ
モリのビットライン１０７はＧＮＤレベルに放電される
ことになり、メモリ情報が“導通”のときに、読み出し
のアドレスアクセスタイムが高速化されることになる。
モリのビットライン１０７はＧＮＤレベルに放電される
ことになり、メモリ情報が“導通”のときに、読み出し
のアドレスアクセスタイムが高速化されることになる。
【０００９】
【発明が解決しようとする課題】このように、従来より
メモリ回路の高速化が行われ広く使用されている。とこ
ろで、一般的に半導体集積回路内部にメモリ回路を使用
する場合、複数の論理アドレスを切り替えてアクセスす
ることが多い。複数の論理アドレスを切り替えてアクセ
スするメモリ回路は、例えば図５に示すような回路構成
で実現される。
メモリ回路の高速化が行われ広く使用されている。とこ
ろで、一般的に半導体集積回路内部にメモリ回路を使用
する場合、複数の論理アドレスを切り替えてアクセスす
ることが多い。複数の論理アドレスを切り替えてアクセ
スするメモリ回路は、例えば図５に示すような回路構成
で実現される。
【００１０】図５に示すように、論理アドレスはＡとＢ
の２系統存在し、メモリ回路２００のアドレス入力は切
り替え回路２０１を介して接続され、信号ＳＥＬＥＣＴ
によりＡ又はＢのいずれか一方がメモリ回路２００のア
ドレス入力として印加されることになる。
の２系統存在し、メモリ回路２００のアドレス入力は切
り替え回路２０１を介して接続され、信号ＳＥＬＥＣＴ
によりＡ又はＢのいずれか一方がメモリ回路２００のア
ドレス入力として印加されることになる。
【００１１】なお、同図に示すように、メモリ回路２０
０は、メモリセル２０４ａ，２０４ｂ，…，２０４ｉを
格子状に配列し、各メモリセルのデータ入出力をビット
ラインＢ１，Ｂ２，…，Ｂｎを介してリード・ライト回
路２０３に接続し、アドレスデコーダ２０２の出力をワ
ードラインＷ１，Ｗ２，…，Ｗｍを介して各メモリセル
に選択信号として接続し、リード・ライト回路２０３に
は外部とデータの入出力を行なうデータ入出力端子ＩＯ
１，ＩＯ２，…，ＩＯｎが設けられた構成とされてい
る。
０は、メモリセル２０４ａ，２０４ｂ，…，２０４ｉを
格子状に配列し、各メモリセルのデータ入出力をビット
ラインＢ１，Ｂ２，…，Ｂｎを介してリード・ライト回
路２０３に接続し、アドレスデコーダ２０２の出力をワ
ードラインＷ１，Ｗ２，…，Ｗｍを介して各メモリセル
に選択信号として接続し、リード・ライト回路２０３に
は外部とデータの入出力を行なうデータ入出力端子ＩＯ
１，ＩＯ２，…，ＩＯｎが設けられた構成とされてい
る。
【００１２】図５に示すメモリ回路において、信号ＳＥ
ＬＥＣＴが変化し、論理アドレスＡからＢ、あるいはＢ
からＡに切り替わった場合、仮にＡ及びＢのアドレス値
が事前に決定していたとしても、信号ＳＥＬＥＣＴの変
化点から切り替え回路２０１の出力の変化点までの遅延
時間の後、アドレスデコーダ２０２の入力が決定し、さ
らにアドレスデコーダ２０２の遅延時間後にワードライ
ンＷ１，Ｗ２，…，Ｗｍのいずれかが選択されることに
なる。
ＬＥＣＴが変化し、論理アドレスＡからＢ、あるいはＢ
からＡに切り替わった場合、仮にＡ及びＢのアドレス値
が事前に決定していたとしても、信号ＳＥＬＥＣＴの変
化点から切り替え回路２０１の出力の変化点までの遅延
時間の後、アドレスデコーダ２０２の入力が決定し、さ
らにアドレスデコーダ２０２の遅延時間後にワードライ
ンＷ１，Ｗ２，…，Ｗｍのいずれかが選択されることに
なる。
【００１３】また通常、アドレスデコーダ２０２の内部
では、アドレスをフルデコードするため、多入力ゲート
が使用され、またその段数も多くなることから、遅延時
間は増大する傾向にある。
では、アドレスをフルデコードするため、多入力ゲート
が使用され、またその段数も多くなることから、遅延時
間は増大する傾向にある。
【００１４】このため、図５に示すような複数の論理ア
ドレスを切り替えて使用するメモリ回路では、信号ＳＥ
ＬＥＣＴの切り替えからワードラインＷ１，Ｗ２，…，
Ｗｍのいずれかが確定するまでの時間は、仮に論理アド
レスＡ及びＢのアドレス値が事前に決定していても、典
型的には２０ナノ秒前後の遅延時間がかかり、数１０ナ
ノ秒のアクセスタイムが要求される分野では律速とな
る、すなわち全体のスループットの限界を決めてしま
う、という問題があった。
ドレスを切り替えて使用するメモリ回路では、信号ＳＥ
ＬＥＣＴの切り替えからワードラインＷ１，Ｗ２，…，
Ｗｍのいずれかが確定するまでの時間は、仮に論理アド
レスＡ及びＢのアドレス値が事前に決定していても、典
型的には２０ナノ秒前後の遅延時間がかかり、数１０ナ
ノ秒のアクセスタイムが要求される分野では律速とな
る、すなわち全体のスループットの限界を決めてしま
う、という問題があった。
【００１５】複数の論理アドレスとして、例えば書き込
みのアドレスを論理アドレスＡとし、読み出しのアドレ
スを論理アドレスＢとして発生する等、複数の論理アド
レス入力を切り替えてアクセスするメモリ回路の一般的
な応用例は多数に存在するが、高いクロック周波数で動
作する応用システムにこの種の複数の論理アドレスを有
するメモリ回路を用いることは、前記の如く、アドレス
切り替えから生じるアクセスタイムの制約のために困難
であった。
みのアドレスを論理アドレスＡとし、読み出しのアドレ
スを論理アドレスＢとして発生する等、複数の論理アド
レス入力を切り替えてアクセスするメモリ回路の一般的
な応用例は多数に存在するが、高いクロック周波数で動
作する応用システムにこの種の複数の論理アドレスを有
するメモリ回路を用いることは、前記の如く、アドレス
切り替えから生じるアクセスタイムの制約のために困難
であった。
【００１６】したがって、本発明の目的は、このように
複数の論理アドレスでアクセスする際に、高速でアクセ
ス可能なメモリ回路を提供することにある。
複数の論理アドレスでアクセスする際に、高速でアクセ
ス可能なメモリ回路を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
本発明は、ｎ×ｍ個のメモリセルを格子状に配置しｎ本
のビットライン及びｍ本のワードラインを選択的に接続
して構成されるメモリアレイと、該メモリアレイのビッ
トラインと外部入出力端子とを接続したリード・ライト
回路とで構成されるメモリ回路において、複数の論理ア
ドレス入力を有し、それぞれの論理アドレス入力に対応
した複数のアドレスデコーダと、該複数のアドレスデコ
ーダの出力のうちいずれか１系統の出力を選択してメモ
リセルをアクセスする切り替え手段と、を備えることを
特徴とするメモリ回路を提供する。
本発明は、ｎ×ｍ個のメモリセルを格子状に配置しｎ本
のビットライン及びｍ本のワードラインを選択的に接続
して構成されるメモリアレイと、該メモリアレイのビッ
トラインと外部入出力端子とを接続したリード・ライト
回路とで構成されるメモリ回路において、複数の論理ア
ドレス入力を有し、それぞれの論理アドレス入力に対応
した複数のアドレスデコーダと、該複数のアドレスデコ
ーダの出力のうちいずれか１系統の出力を選択してメモ
リセルをアクセスする切り替え手段と、を備えることを
特徴とするメモリ回路を提供する。
【００１８】本発明における切り替え手段は、複数のア
ドレスデコーダのうち１系統の出力がワードライン及び
／又はＹセレクト信号を駆動するように切り替え制御す
ることを特徴としている。
ドレスデコーダのうち１系統の出力がワードライン及び
／又はＹセレクト信号を駆動するように切り替え制御す
ることを特徴としている。
【００１９】また、本発明においては、切り替え手段
が、複数のアドレスデコーダとワードライン及び／又は
Ｙセレクト信号の間に挿入された複数のクロックドバッ
ファを含み、複数のアドレスデコーダを互いに相補的に
ワードライン及び／又はＹセレクト信号を駆動する構成
としたことを特徴としている。
が、複数のアドレスデコーダとワードライン及び／又は
Ｙセレクト信号の間に挿入された複数のクロックドバッ
ファを含み、複数のアドレスデコーダを互いに相補的に
ワードライン及び／又はＹセレクト信号を駆動する構成
としたことを特徴としている。
【００２０】さらに、本発明は、複数の論理アドレス入
力の間でアドレスデコーダにおける論理アドレスの生成
とアドレスデコーダの出力に基づくメモリセルのアクセ
スとを互いにパイプライン処理するように制御すること
を特徴とするメモリ回路を提供する。
力の間でアドレスデコーダにおける論理アドレスの生成
とアドレスデコーダの出力に基づくメモリセルのアクセ
スとを互いにパイプライン処理するように制御すること
を特徴とするメモリ回路を提供する。
【００２１】そして、本発明においては、複数の論理ア
ドレス入力のうち二つの論理アドレス入力に対応したア
ドレスデコーダ及びクロックドバッファをメモリアレイ
の両側に配置したことを特徴としている。
ドレス入力のうち二つの論理アドレス入力に対応したア
ドレスデコーダ及びクロックドバッファをメモリアレイ
の両側に配置したことを特徴としている。
【００２２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２３】
【実施例１】図１は、本発明の第１の実施例の構成を示
すブロック図である。同図に示すように、本実施例に係
るメモリ回路は、メモリセル３ａ，３ｂ，…，３ｉを格
子状に配列して成るメモリアレイと、論理アドレスＡ，
Ｂを入力とする第１、第２のアドレスデコーダ１，５
と、データの入出力を制御するリード・ライト回路６
と、クロックドバッファ２ａ，２ｂ，…，２ｃ、及び４
ａ，４ｂ，…，４ｃから構成されている。なお、クロッ
クドバッファは、例えば出力許可（アウトプット・イネ
ーブル）信号を選択信号として入力し、選択信号がアク
ティブ（活性化状態）のときに入力信号を出力し、選択
信号がインアクティブ（非活性化状態）のときには出力
を高インピーダンス状態とするトライステートバッファ
である。
すブロック図である。同図に示すように、本実施例に係
るメモリ回路は、メモリセル３ａ，３ｂ，…，３ｉを格
子状に配列して成るメモリアレイと、論理アドレスＡ，
Ｂを入力とする第１、第２のアドレスデコーダ１，５
と、データの入出力を制御するリード・ライト回路６
と、クロックドバッファ２ａ，２ｂ，…，２ｃ、及び４
ａ，４ｂ，…，４ｃから構成されている。なお、クロッ
クドバッファは、例えば出力許可（アウトプット・イネ
ーブル）信号を選択信号として入力し、選択信号がアク
ティブ（活性化状態）のときに入力信号を出力し、選択
信号がインアクティブ（非活性化状態）のときには出力
を高インピーダンス状態とするトライステートバッファ
である。
【００２４】リード・ライト回路６からのビットライン
Ｂ１，Ｂ２，…，Ｂｎは各メモリセルのデータ入出力に
選択的に接続され、第１、第２のアドレスデコーダ１，
５からのワードラインＷ１，Ｗ２，…Ｗｍは各メモリセ
ルの行選択を行なう。
Ｂ１，Ｂ２，…，Ｂｎは各メモリセルのデータ入出力に
選択的に接続され、第１、第２のアドレスデコーダ１，
５からのワードラインＷ１，Ｗ２，…Ｗｍは各メモリセ
ルの行選択を行なう。
【００２５】クロックドバッファ２ａ，２ｂ，…，２ｃ
は、論理アドレスＡを入力とする第１のアドレスデコー
ダ１の出力を入力とし、出力をワードラインＷ１，Ｗ
２，…，Ｗｍに接続し、その選択信号端子は信号ＳＥＬ
ＥＣＴＡに接続されている。
は、論理アドレスＡを入力とする第１のアドレスデコー
ダ１の出力を入力とし、出力をワードラインＷ１，Ｗ
２，…，Ｗｍに接続し、その選択信号端子は信号ＳＥＬ
ＥＣＴＡに接続されている。
【００２６】またクロックドバッファ４ａ，４ｂ，…，
４ｃは、論理アドレスＢを入力とする第２のアドレスデ
コーダ５の出力を入力とし、出力をワードラインＷ１，
Ｗ２，…，Ｗｍに共通接続し、その選択信号端子は信号
ＳＥＬＥＣＴＢに接続されている。
４ｃは、論理アドレスＢを入力とする第２のアドレスデ
コーダ５の出力を入力とし、出力をワードラインＷ１，
Ｗ２，…，Ｗｍに共通接続し、その選択信号端子は信号
ＳＥＬＥＣＴＢに接続されている。
【００２７】リード・ライト回路６にはデータ入出力端
子ＩＯ１，ＩＯ２，…，ＩＯｎが設けられ、書き込み／
読み出しに応じて外部とデータの入出力が行なわれる。
子ＩＯ１，ＩＯ２，…，ＩＯｎが設けられ、書き込み／
読み出しに応じて外部とデータの入出力が行なわれる。
【００２８】次に図１を参照して、本実施例のメモリ回
路のアドレス指示の動作について説明する。
路のアドレス指示の動作について説明する。
【００２９】まず信号ＳＥＬＥＣＴＡと信号ＳＥＬＥＣ
ＴＢは相補的な関係とされ、一方がアクティブのときは
他方はインアクティブな状態とされる。したがって、ク
ロックドバッファ２ａ，２ｂ，…，２ｃ又はクロックド
バッファ４ａ，４ｂ，…，４ｃの２系統のうち、必ずい
ずれか一方の出力がそれぞれワードラインＷ１，Ｗ２，
…，Ｗｍに出力される。
ＴＢは相補的な関係とされ、一方がアクティブのときは
他方はインアクティブな状態とされる。したがって、ク
ロックドバッファ２ａ，２ｂ，…，２ｃ又はクロックド
バッファ４ａ，４ｂ，…，４ｃの２系統のうち、必ずい
ずれか一方の出力がそれぞれワードラインＷ１，Ｗ２，
…，Ｗｍに出力される。
【００３０】すなわち、論理アドレスＡ又は論理アドレ
スＢのうちいずれか一方がそれぞれ第１のアドレスデコ
ーダ１又は第２のアドレスデコーダ５、及びクロックド
バッファを介してワードラインＷ１，Ｗ２，…，Ｗｍを
駆動することになる。
スＢのうちいずれか一方がそれぞれ第１のアドレスデコ
ーダ１又は第２のアドレスデコーダ５、及びクロックド
バッファを介してワードラインＷ１，Ｗ２，…，Ｗｍを
駆動することになる。
【００３１】本実施例に係るメモリ回路は、複数の論理
アドレス毎にアドレスデコーダを備え、複数のアドレス
デコーダは互いに相補的に共通のワードラインを駆動す
る構成となっている。
アドレス毎にアドレスデコーダを備え、複数のアドレス
デコーダは互いに相補的に共通のワードラインを駆動す
る構成となっている。
【００３２】
【実施例２】次に図２を参照して本発明の第２の実施例
を説明する。同図に示すように、本実施例のメモリ回路
は、メモリセル１０ａ，１０ｂ，…，１０ｌを格子状に
配列して成るメモリアレイと、論理アドレスＡ，Ｂを入
力とする第１、第２のＸアドレスデコーダ７，１２と、
論理アドレスＡ，Ｂを入力とする第１、第２のＹアドレ
スデコーダ８，１３と、Ｙセレクタ１４と、リード・ラ
イト回路１５と、クロックドバッファ９ａ，９ｂ，…，
９ｃ，９ｄ、及び１１ａ，１１ｂ，…，１１ｃ，１１ｄ
から構成されている。
を説明する。同図に示すように、本実施例のメモリ回路
は、メモリセル１０ａ，１０ｂ，…，１０ｌを格子状に
配列して成るメモリアレイと、論理アドレスＡ，Ｂを入
力とする第１、第２のＸアドレスデコーダ７，１２と、
論理アドレスＡ，Ｂを入力とする第１、第２のＹアドレ
スデコーダ８，１３と、Ｙセレクタ１４と、リード・ラ
イト回路１５と、クロックドバッファ９ａ，９ｂ，…，
９ｃ，９ｄ、及び１１ａ，１１ｂ，…，１１ｃ，１１ｄ
から構成されている。
【００３３】ビットラインＢ１，Ｂ２，…，Ｂｎは、リ
ード・ライト回路１５から列選択を行なうＹセレクタ１
４を介して各メモリセルのデータ入出力に選択的に接続
され、第１、第２のＸアドレスデコーダ７，１２からの
ワードラインＷ１，Ｗ２，…Ｗｍは各メモリセルの行選
択を行なう。
ード・ライト回路１５から列選択を行なうＹセレクタ１
４を介して各メモリセルのデータ入出力に選択的に接続
され、第１、第２のＸアドレスデコーダ７，１２からの
ワードラインＷ１，Ｗ２，…Ｗｍは各メモリセルの行選
択を行なう。
【００３４】クロックドバッファ９ａ，９ｂ，…，９ｃ
は、論理アドレスＡを入力とする第１のＸアドレスデコ
ーダ７の出力を入力とし、出力をワードラインＷ１，Ｗ
２，…，Ｗｍに接続し、選択信号端子は信号ＳＥＬＥＣ
ＴＡに接続されている。
は、論理アドレスＡを入力とする第１のＸアドレスデコ
ーダ７の出力を入力とし、出力をワードラインＷ１，Ｗ
２，…，Ｗｍに接続し、選択信号端子は信号ＳＥＬＥＣ
ＴＡに接続されている。
【００３５】また図示の如く、クロックドバッファ９ｄ
は、論理アドレスＡを入力とする第１のＹアドレスデコ
ーダ８の出力を入力とし、出力をＹセレクト信号Ｙ１に
接続し、選択信号端子は信号ＳＥＬＥＣＴＡに接続され
ている。
は、論理アドレスＡを入力とする第１のＹアドレスデコ
ーダ８の出力を入力とし、出力をＹセレクト信号Ｙ１に
接続し、選択信号端子は信号ＳＥＬＥＣＴＡに接続され
ている。
【００３６】クロックドバッファ１１ａ，１１ｂ，…，
１１ｃは、論理アドレスＢを入力とする第２のＸアドレ
スデコーダ１２の出力を入力とし、出力をワードライン
Ｗ１，Ｗ２，…，Ｗｍに共通接続し、その選択信号端子
は信号ＳＥＬＥＣＴＢに接続されている。
１１ｃは、論理アドレスＢを入力とする第２のＸアドレ
スデコーダ１２の出力を入力とし、出力をワードライン
Ｗ１，Ｗ２，…，Ｗｍに共通接続し、その選択信号端子
は信号ＳＥＬＥＣＴＢに接続されている。
【００３７】またクロックドバッファ１１ｄは、論理ア
ドレスＢを入力とする第２のＹアドレスデコーダ１３の
出力を入力とし、出力をＹセレクト信号Ｙ１に共通接続
し、選択信号端子は信号ＳＥＬＥＣＴＢに接続されてい
る。
ドレスＢを入力とする第２のＹアドレスデコーダ１３の
出力を入力とし、出力をＹセレクト信号Ｙ１に共通接続
し、選択信号端子は信号ＳＥＬＥＣＴＢに接続されてい
る。
【００３８】Ｙセレクタ１４は、一側で入出力信号線を
介してリード・ライト回路１５に接続され、他側でビッ
トラインＢ１，…，Ｂｎに接続され、その選択信号はＹ
セレクト信号Ｙ１に接続されている。Ｙセレクタ１４
は、Ｙセレクト信号Ｙ１がアクティブのときビットライ
ンＢ１，Ｂｎ等を選択し、Ｙセレクト信号Ｙ１がインア
クティブのときインバータ１６を介したＹセレクト信号
Ｙ１の反転信号に基づきビットラインＢ２，Ｂｎ-1等を
選択する。
介してリード・ライト回路１５に接続され、他側でビッ
トラインＢ１，…，Ｂｎに接続され、その選択信号はＹ
セレクト信号Ｙ１に接続されている。Ｙセレクタ１４
は、Ｙセレクト信号Ｙ１がアクティブのときビットライ
ンＢ１，Ｂｎ等を選択し、Ｙセレクト信号Ｙ１がインア
クティブのときインバータ１６を介したＹセレクト信号
Ｙ１の反転信号に基づきビットラインＢ２，Ｂｎ-1等を
選択する。
【００３９】リード・ライト回路１５は、データ入出力
端子ＩＯ１，ＩＯ２，…，ＩＯｎ/2を介して外部とのデ
ータの入出力を制御する。なお、図２に示すように、リ
ード・ライト回路１５に接続されるＹセレクタ１４の入
出力信号線の本数及びデータ入出力端子ＩＯ１，ＩＯ
２，…，ＩＯｎ/2の端子数は、Ｙセレクタ１４におい
て、例えばＢ１，Ｂ２の２本のビットラインのうちいず
れか一方が選択されるため、ビットラインＢ１，…，Ｂ
ｎの本数ｎの１／２とされる。
端子ＩＯ１，ＩＯ２，…，ＩＯｎ/2を介して外部とのデ
ータの入出力を制御する。なお、図２に示すように、リ
ード・ライト回路１５に接続されるＹセレクタ１４の入
出力信号線の本数及びデータ入出力端子ＩＯ１，ＩＯ
２，…，ＩＯｎ/2の端子数は、Ｙセレクタ１４におい
て、例えばＢ１，Ｂ２の２本のビットラインのうちいず
れか一方が選択されるため、ビットラインＢ１，…，Ｂ
ｎの本数ｎの１／２とされる。
【００４０】本実施例においては、前記第１の実施例が
複数の論理アドレス入力に対応するアドレスデコーダを
Ｘデコーダのみに限定して設けた原理的な回路であった
のに対し、図２に示すようにＸ，Ｙデコーダに展開した
実用的な回路を示すものである。
複数の論理アドレス入力に対応するアドレスデコーダを
Ｘデコーダのみに限定して設けた原理的な回路であった
のに対し、図２に示すようにＸ，Ｙデコーダに展開した
実用的な回路を示すものである。
【００４１】本実施例に係るメモリ回路のアドレス指示
の動作は、図１に示す前記第１の実施例と同様であり、
論理アドレス毎にアドレスデコーダを有し、複数の論理
アドレスのうちいずれか一つの論理アドレスにてＸのワ
ードライン及びＹセレクト信号を駆動するものである。
の動作は、図１に示す前記第１の実施例と同様であり、
論理アドレス毎にアドレスデコーダを有し、複数の論理
アドレスのうちいずれか一つの論理アドレスにてＸのワ
ードライン及びＹセレクト信号を駆動するものである。
【００４２】以上、本発明の第１、第２の実施例に係る
メモリ回路は、図１及び図２の構成から明らかなよう
に、論理アドレスがＡからＢ、又はＢからＡに切り替わ
ったとき、事前にＡ及びＢのアドレス値が確定していれ
ば、ワードライン及びＹセレクト信号を駆動するクロッ
クドバッファの遅延のみでアクセスができ、このため数
ナノ秒の高速動作が可能となる。
メモリ回路は、図１及び図２の構成から明らかなよう
に、論理アドレスがＡからＢ、又はＢからＡに切り替わ
ったとき、事前にＡ及びＢのアドレス値が確定していれ
ば、ワードライン及びＹセレクト信号を駆動するクロッ
クドバッファの遅延のみでアクセスができ、このため数
ナノ秒の高速動作が可能となる。
【００４３】特に、本発明のメモリ回路を最大限に高速
動作させる手段としては、好ましくは、論理アドレスＡ
でメモリアクセスしている間に論理アドレスＢの生成を
行い、逆に論理アドレスＢでメモリアクセスしている間
に論理アドレスＡを生成するという具合に、パイプライ
ン処理的な論理回路を実装した制御回路を構成すること
により、その処理能力を格段に向上させることができ、
このため、数十ナノ秒前後のサイクルタイムで動作する
高速システムにも十分に対応可能とされる。
動作させる手段としては、好ましくは、論理アドレスＡ
でメモリアクセスしている間に論理アドレスＢの生成を
行い、逆に論理アドレスＢでメモリアクセスしている間
に論理アドレスＡを生成するという具合に、パイプライ
ン処理的な論理回路を実装した制御回路を構成すること
により、その処理能力を格段に向上させることができ、
このため、数十ナノ秒前後のサイクルタイムで動作する
高速システムにも十分に対応可能とされる。
【００４４】また、本発明に係るメモリ回路について半
導体集積回路化を考えた場合、その２次元的な構成か
ら、２つのアドレスデコーダ及びクロックドバッファを
メモリアレイの両側に配置することは極めて容易であ
り、少ない占有面積で実現可能である。
導体集積回路化を考えた場合、その２次元的な構成か
ら、２つのアドレスデコーダ及びクロックドバッファを
メモリアレイの両側に配置することは極めて容易であ
り、少ない占有面積で実現可能である。
【００４５】さらに３つ以上の論理アドレスについて
も、図１及び図２のリード・ライト回路６，１５の図示
反対側にアドレスデコーダ及びクロックドバッファを配
置することで実現できる。
も、図１及び図２のリード・ライト回路６，１５の図示
反対側にアドレスデコーダ及びクロックドバッファを配
置することで実現できる。
【００４６】なお、本発明は以上説明した実施例の構成
にのみ限定されるものでなく、本発明の原理に準ずる各
種実施例を含むことは勿論である。
にのみ限定されるものでなく、本発明の原理に準ずる各
種実施例を含むことは勿論である。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
複数論理アドレス入力を切り替えてアクセスするメモリ
回路において、アドレス切り替え時、事前にアドレス値
が確定していれば、ワードライン及びＹセレクト信号を
駆動するクロックドバッファの遅延のみでアクセスがで
きる構成としたことにより、数ナノ秒の高速動作が可能
となり、アクセスタイムの高速化を達成している。
複数論理アドレス入力を切り替えてアクセスするメモリ
回路において、アドレス切り替え時、事前にアドレス値
が確定していれば、ワードライン及びＹセレクト信号を
駆動するクロックドバッファの遅延のみでアクセスがで
きる構成としたことにより、数ナノ秒の高速動作が可能
となり、アクセスタイムの高速化を達成している。
【００４８】また、本発明のメモリ回路においては、複
数論理アドレス間で論理アドレス生成とメモリセルのア
クセスとをパイプライン処理することにより、更にアク
セスタイムの高速化を達成し、高速な動作周波数の応用
回路の実現を可能としている。
数論理アドレス間で論理アドレス生成とメモリセルのア
クセスとをパイプライン処理することにより、更にアク
セスタイムの高速化を達成し、高速な動作周波数の応用
回路の実現を可能としている。
【００４９】さらに、本発明においては、２つの論理ア
ドレス入力に対応するアドレスデコーダ及びクロックド
バッファをメモリアレイの両側に配置することによりチ
ップ面積を増大することなく、アクセスタイムの高速化
が達成可能であるという効果を有し、更に３つ以上の論
理アドレスについても、リード・ライト回路の反対側に
アドレスデコーダ及びクロックドバッファを配置するこ
とによりチップ面積の増大を抑止するこができる。
ドレス入力に対応するアドレスデコーダ及びクロックド
バッファをメモリアレイの両側に配置することによりチ
ップ面積を増大することなく、アクセスタイムの高速化
が達成可能であるという効果を有し、更に３つ以上の論
理アドレスについても、リード・ライト回路の反対側に
アドレスデコーダ及びクロックドバッファを配置するこ
とによりチップ面積の増大を抑止するこができる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図３】従来例（特開昭６２−１７２５９５号公報）の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】従来例の動作を説明するためのタイミング図で
ある。
ある。
【図５】従来の応用例を示すブロック図である。
Ａ，Ｂ 論理アドレス Ｂ１，Ｂ２，Ｂn-1，Ｂｎ ビットライン ＩＯ１，ＩＯ２，ＩＯｎ，ＩＯn/2 データ入出力端子 ＳＥＬＥＣＴＡ，ＳＥＬＥＣＴＢ，ＳＥＬＥＣＴ 信号 Ｗ１，Ｗ２，Ｗｍ，１１２ ワードライン Ｙ１ Ｙセレクト信号 １，５ アドレスデコーダ ２ａ〜２ｃ クロックドバッファ ３ａ〜３ｉ メモリセル ４ａ〜４ｃ クロックドバッファ ６，１５ リード・ライト回路 ７，１２ Ｘアドレスデコーダ ８，１３ Ｙアドレスデコーダ ９ａ〜９ｄ クロックドバッファ １０ａ〜１０ｌ メモリセル １１ａ〜１１ｄ クロックドバッファ １４ Ｙセレクタ １６ インバータ １０１ アドレス入力端子 １０２ アドレス入力回路 １０４ Ｙデコーダ回路 １０６ メモリトランジスタ １０７ ビットライン １０８ センスアンプ回路 １０９ 出力回路 １１１ Ｘデコーダ回路 １１３，１１４ トランジスタ ２００ メモリ回路 ２０１ 切り替え回路 ２０３ リード・ライト回路 ２０４ａ〜２０４ｉ メモリセル
Claims (5)
- 【請求項１】ｎ×ｍ個のメモリセルを格子状に配置しｎ
本のビットライン及びｍ本のワードラインを選択的に接
続して構成されるメモリアレイと、該メモリアレイのビ
ットラインと外部入出力端子とを接続したリード・ライ
ト回路とで構成されるメモリ回路において、複数の論理
アドレス入力を有し、それぞれの論理アドレス入力に対
応した複数のアドレスデコーダと、該複数のアドレスデ
コーダの出力のうちいずれか１系統の出力を選択してメ
モリセルをアクセスする切り替え手段と、を備えること
を特徴とするメモリ回路。 - 【請求項２】前記切り替え手段が、前記複数のアドレス
デコーダのうち１系統の出力がワードライン及び／又は
Ｙセレクト信号を駆動するように切り替え制御すること
を特徴とする請求項１記載のメモリ回路。 - 【請求項３】前記切り替え手段が、前記複数のアドレス
デコーダとワードライン及び／又はＹセレクト信号の間
に挿入された複数のクロックドバッファを含み、前記複
数のアドレスデコーダを互いに相補的にワードライン及
び／又はＹセレクト信号を駆動する構成としたことを特
徴とする請求項１記載のメモリ回路。 - 【請求項４】前記複数の論理アドレス入力の間でアドレ
スデコーダにおける論理アドレスの生成とアドレスデコ
ーダの出力に基づくメモリセルのアクセスとを互いにパ
イプライン処理するように制御することを特徴とする請
求項２又は３記載のメモリ回路。 - 【請求項５】前記複数の論理アドレス入力のうち二つの
論理アドレス入力に対応したアドレスデコーダ及びクロ
ックドバッファを前記メモリアレイの両側に配置したこ
とを特徴とする請求項３記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304598A JPH07134897A (ja) | 1993-11-11 | 1993-11-11 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304598A JPH07134897A (ja) | 1993-11-11 | 1993-11-11 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134897A true JPH07134897A (ja) | 1995-05-23 |
Family
ID=17934936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304598A Pending JPH07134897A (ja) | 1993-11-11 | 1993-11-11 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07134897A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370994A (ja) * | 1986-09-12 | 1988-03-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01273290A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | 半導体メモリ装置 |
| JPH03252990A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体スタティックメモリ |
-
1993
- 1993-11-11 JP JP5304598A patent/JPH07134897A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370994A (ja) * | 1986-09-12 | 1988-03-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01273290A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | 半導体メモリ装置 |
| JPH03252990A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体スタティックメモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970902 |