JPH0713874B2 - 能動書込み負荷を有するメモリ・セル - Google Patents
能動書込み負荷を有するメモリ・セルInfo
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- JPH0713874B2 JPH0713874B2 JP2514562A JP51456290A JPH0713874B2 JP H0713874 B2 JPH0713874 B2 JP H0713874B2 JP 2514562 A JP2514562 A JP 2514562A JP 51456290 A JP51456290 A JP 51456290A JP H0713874 B2 JPH0713874 B2 JP H0713874B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、全般的には電子回路を対象とし、具体的に
は、能動書込み負荷を組み込んだ電子メモリ・セルを対
象とする。
は、能動書込み負荷を組み込んだ電子メモリ・セルを対
象とする。
［背景技術］ メモリ・セルの一般的な形式の１つに、選択されたイネ
ーブル信号に応答して１対の２進データ信号の読取り
（すなわち記憶）及び書込みが行なえるように、交叉結
合構成で配置された１対のNPNバイポーラ・トランジス
タが含まれる。１つの構成では、上記のメモリ・セル
は、交叉結合されたトランジスタのそれぞれに対する負
荷として接続されたPNPトランジスタと、データをセル
へまたはセルから緩衝記憶するための様々な読取り／書
込みアクセス・トランジスタとを含む。
ーブル信号に応答して１対の２進データ信号の読取り
（すなわち記憶）及び書込みが行なえるように、交叉結
合構成で配置された１対のNPNバイポーラ・トランジス
タが含まれる。１つの構成では、上記のメモリ・セル
は、交叉結合されたトランジスタのそれぞれに対する負
荷として接続されたPNPトランジスタと、データをセル
へまたはセルから緩衝記憶するための様々な読取り／書
込みアクセス・トランジスタとを含む。
通常、このようなメモリ・セルは、スタンバイ電流と全
必要電流の最小化、様々な読取り／書込み動作の速度の
最大化、及びデータ読取り／書込みの際のエラーの可能
性の最小化を含むが、それだけには制限されない、周知
の諸動作パラメータの妥協の産物である。
必要電流の最小化、様々な読取り／書込み動作の速度の
最大化、及びデータ読取り／書込みの際のエラーの可能
性の最小化を含むが、それだけには制限されない、周知
の諸動作パラメータの妥協の産物である。
このようなメモリ・セル構成は、当技術分野で多数知ら
れている。それらのうちのいくつかを、以下で簡単に参
照する。
れている。それらのうちのいくつかを、以下で簡単に参
照する。
J.R.キャバリエ（Cavaliere）他の論文"Bipolar Random
−Access Memory Cell with Bilateral NPN Bit Line C
oupling Transistors"、IBMテクニカル・ディスクロー
ジャ・ブルテン、Vol.20,No.4、1977年９月、pp.1447−
1450には、PNPトランジスタが、交叉結合されたトラン
ジスタ対の受動負荷要素として典型的な方式で接続され
ている、上述のメモリ・セルの構成がいくつか示されて
いる。
−Access Memory Cell with Bilateral NPN Bit Line C
oupling Transistors"、IBMテクニカル・ディスクロー
ジャ・ブルテン、Vol.20,No.4、1977年９月、pp.1447−
1450には、PNPトランジスタが、交叉結合されたトラン
ジスタ対の受動負荷要素として典型的な方式で接続され
ている、上述のメモリ・セルの構成がいくつか示されて
いる。
バーガー（Berger）他の米国特許第3643235号明細書
（本発明の出願人に譲渡）には、交叉結合されたトラン
ジスタへの電流供給を制御するためにPNPトランジスタ
のバイアス特性が調節可能である、同様のメモリ・セル
（特に第４図及び第８図参照）が示されている。バーガ
ー他の回路には、負荷トランジスタの動作がビット線の
動作と同期され、セルの高速書込みを妨げる傾向を有す
るという欠点がある。さらに、第８図の実施例の負荷ト
ランジスタは、飽和モードで動作し、セルの高速動作を
さらに妨げる傾向を有することになる。
（本発明の出願人に譲渡）には、交叉結合されたトラン
ジスタへの電流供給を制御するためにPNPトランジスタ
のバイアス特性が調節可能である、同様のメモリ・セル
（特に第４図及び第８図参照）が示されている。バーガ
ー他の回路には、負荷トランジスタの動作がビット線の
動作と同期され、セルの高速書込みを妨げる傾向を有す
るという欠点がある。さらに、第８図の実施例の負荷ト
ランジスタは、飽和モードで動作し、セルの高速動作を
さらに妨げる傾向を有することになる。
カワラダ（Kawarada）他の米国特許第4228525号明細書
には、上述の形式、すなわちPNP負荷を有する交叉結合
されたNPN記憶トランジスタを備え、負荷トランジスタ
のベースがバルク埋込みワード線に接続されている、メ
モリ・セルが示されている。この回路には、負荷トラン
ジスタが、メモリ・セルの動作に最適でない比較的制御
されない形で動作するという欠点がある。
には、上述の形式、すなわちPNP負荷を有する交叉結合
されたNPN記憶トランジスタを備え、負荷トランジスタ
のベースがバルク埋込みワード線に接続されている、メ
モリ・セルが示されている。この回路には、負荷トラン
ジスタが、メモリ・セルの動作に最適でない比較的制御
されない形で動作するという欠点がある。
当技術分野では、高速、低電力動作など、メモリ・セル
の望ましい動作特性を最適化すると同時に、ソフト・エ
ラー率など、望ましくない特性を最小にするメモリ・セ
ルがあれば、当技術に対する実質的な貢献となる。
の望ましい動作特性を最適化すると同時に、ソフト・エ
ラー率など、望ましくない特性を最小にするメモリ・セ
ルがあれば、当技術に対する実質的な貢献となる。
［発明の目的］ 本発明の主目的は、新規な改良された静的メモリ・セル
を提供することである。
を提供することである。
本発明のもう１つの目的は、書込みサイクル・タイムが
非常に高速であると同時に、必要な電流消費量とエラー
の可能性が低い、上記のメモリ・セルを提供することで
ある。
非常に高速であると同時に、必要な電流消費量とエラー
の可能性が低い、上記のメモリ・セルを提供することで
ある。
本発明のもう１つの目的は、スタンバイ電流が比較的低
い、上記のメモリ・セルを提供することである。
い、上記のメモリ・セルを提供することである。
［発明の開示］ 本発明によれば、共通接続されたエミッタを有し、第1N
PNトランジスタのベースが第１節点で第2NPNトランジス
タのコレクタに接続され、第2NPNトランジスタのベース
が第２節点で第1NPNトランジスタのコレクタに接続され
ている、第１及び第２のNPNバイポーラ・トランジスタ
と、NPNバイポーラ・トランジスタ対の負荷として構成
され、共通接続されたエミッタとベースを有し、第1PNP
トランジスタのコレクタが第１節点に接続され、第2PNP
トランジスタのコレクタが第２節点に接続されている、
第１及び第２のPNPバイポーラ・トランジスタと、書込
みイネーブル信号に応答して、第１または第２節点のう
ちの選択された節点から電流を排流する手段と、電流排
流手段に応答して、第１及び第２のPNPトランジスタに
バイアスをかけて能動動作モードにする手段とを備え、
これによって、電流排流手段が第１及び第２のNPNトラ
ンジスタを不安定化した後に、第１及び第２のPNPトラ
ンジスタが、調時式に活動化されて、第１及び第２のNP
Nトランジスタに電流を供給することを特徴とする、書
込みイネーブル信号に応答して１対の書込みビット線上
に存在する書込み信号を記憶し、読取りイネーブル信号
に応答して１対の読取りセンス線上に記憶データを提示
する、新規な改良されたメモリ・セルが提供される。
PNトランジスタのベースが第１節点で第2NPNトランジス
タのコレクタに接続され、第2NPNトランジスタのベース
が第２節点で第1NPNトランジスタのコレクタに接続され
ている、第１及び第２のNPNバイポーラ・トランジスタ
と、NPNバイポーラ・トランジスタ対の負荷として構成
され、共通接続されたエミッタとベースを有し、第1PNP
トランジスタのコレクタが第１節点に接続され、第2PNP
トランジスタのコレクタが第２節点に接続されている、
第１及び第２のPNPバイポーラ・トランジスタと、書込
みイネーブル信号に応答して、第１または第２節点のう
ちの選択された節点から電流を排流する手段と、電流排
流手段に応答して、第１及び第２のPNPトランジスタに
バイアスをかけて能動動作モードにする手段とを備え、
これによって、電流排流手段が第１及び第２のNPNトラ
ンジスタを不安定化した後に、第１及び第２のPNPトラ
ンジスタが、調時式に活動化されて、第１及び第２のNP
Nトランジスタに電流を供給することを特徴とする、書
込みイネーブル信号に応答して１対の書込みビット線上
に存在する書込み信号を記憶し、読取りイネーブル信号
に応答して１対の読取りセンス線上に記憶データを提示
する、新規な改良されたメモリ・セルが提供される。
図面の簡単な説明 第１図は、本発明に従って構成されたメモリ・セルの回
路図である。
路図である。
第２図は、２つの連続する書込み動作中の、第１図の回
路の選択された脚中の電流を示すグラフである。
路の選択された脚中の電流を示すグラフである。
第３図は、２つの連続する書込み動作中の、第１図の回
路の選択された脚の電圧を示すグラフである。第２図と
第３図で、同じ水平時間スケールが使用されている。
路の選択された脚の電圧を示すグラフである。第２図と
第３図で、同じ水平時間スケールが使用されている。
［発明の好ましい実施例］ 第１図を参照すると、本発明に従って構成されたメモリ
・セル10は、交叉結合された双安定構成で接続されてい
る、１対のNPNバイポーラ・トランジスタ12及び14を含
んでいる。具体的に言うと、トランジスタ12のベース
は、節点16でトランジスタ14のコレクタに接続され、ト
ランジスタ14のベースは、節点18でトランジスタ12のコ
レクタに接続されている。トランジスタ12及び14のエミ
ッタは、回路節点20で共通接続され、この節点が接地接
続されている。
・セル10は、交叉結合された双安定構成で接続されてい
る、１対のNPNバイポーラ・トランジスタ12及び14を含
んでいる。具体的に言うと、トランジスタ12のベース
は、節点16でトランジスタ14のコレクタに接続され、ト
ランジスタ14のベースは、節点18でトランジスタ12のコ
レクタに接続されている。トランジスタ12及び14のエミ
ッタは、回路節点20で共通接続され、この節点が接地接
続されている。
１対のPNPバイポーラ・トランジスタ24及び26が、それ
ぞれトランジスタ12及び14の負荷として接続されてい
る。具体的に言うと、トランジスタ24及び26は、そのエ
ミッタが回路節点28に共通に接続され、この節点がバイ
アス電圧VCCに接続されている。トランジスタ24及び26
は、そのベースが回路節点30で共通接続されている。ト
ランジスタ24のコレクタは回路節点18に接続され、トラ
ンジスタ26のコレクタは回路節点16に接続されている。
ぞれトランジスタ12及び14の負荷として接続されてい
る。具体的に言うと、トランジスタ24及び26は、そのエ
ミッタが回路節点28に共通に接続され、この節点がバイ
アス電圧VCCに接続されている。トランジスタ24及び26
は、そのベースが回路節点30で共通接続されている。ト
ランジスタ24のコレクタは回路節点18に接続され、トラ
ンジスタ26のコレクタは回路節点16に接続されている。
本発明の一態様によれば、１対のNPNバイポーラ・トラ
ンジスタ32及び34が、ダイオードとして接続され、その
ベースとコレクタが回路節点30に共通接続されている。
トランジスタ32は、そのエミッタが節点13に接続され、
したがって、節点30（陽極接続）と節点18（陰極接続）
の間でダイオードとして機能し、トランジスタ34は、そ
のエミッタが節点16に接続され、同様に節点30（陽極接
続）と節点16（陰極接続）の間でダイオードとして機能
する。
ンジスタ32及び34が、ダイオードとして接続され、その
ベースとコレクタが回路節点30に共通接続されている。
トランジスタ32は、そのエミッタが節点13に接続され、
したがって、節点30（陽極接続）と節点18（陰極接続）
の間でダイオードとして機能し、トランジスタ34は、そ
のエミッタが節点16に接続され、同様に節点30（陽極接
続）と節点16（陰極接続）の間でダイオードとして機能
する。
メモリ・セル10は、トランジスタ12及び14に記憶された
データを読み取るように接続された、３つのNPNバイポ
ーラ・トランジスタ36、38及び40を含む。具体的に言う
と、トランジスタ36及び38は、回路節点42で共通接続さ
れたエミッタを含む。トランジスタ36のベースは、トラ
ンジスタ12のベースに接続され、トランジスタ38のベー
スは、トランジスタ14のベースに接続されている。トラ
ンジスタ40は、そのコレクタが回路節点42に接続され、
エミッタが電流源43を介して接地接続される。トランジ
スタ36及び38のコレクタは、それぞれ別々の読取りセン
ス線SL1及びSL2として機能する。トランジスタ40のベー
スは、ワード読取りイネーブル線REとして機能する。
データを読み取るように接続された、３つのNPNバイポ
ーラ・トランジスタ36、38及び40を含む。具体的に言う
と、トランジスタ36及び38は、回路節点42で共通接続さ
れたエミッタを含む。トランジスタ36のベースは、トラ
ンジスタ12のベースに接続され、トランジスタ38のベー
スは、トランジスタ14のベースに接続されている。トラ
ンジスタ40は、そのコレクタが回路節点42に接続され、
エミッタが電流源43を介して接地接続される。トランジ
スタ36及び38のコレクタは、それぞれ別々の読取りセン
ス線SL1及びSL2として機能する。トランジスタ40のベー
スは、ワード読取りイネーブル線REとして機能する。
本発明のもう１つの特徴として、メモリ・セル10は、セ
ルにデータを書き込むように接続された、２つのNPNバ
イポーラ・トランジスタ42及び44を含む。具体的に言う
と、トランジスタ42は、そのコレクタが回路節点18で接
続され、トランジスタ44は、そのコレクタが回路節点16
で接続されている。トランジスタ42及び44のベースは、
共通接続されて、外部で生成されたワード書込みイネー
ブル信号WLを受け取るためのワード書込みイネーブル線
として機能し、これら２つのトランジスタのエミッタ
は、それぞれ書込みビット線BL1及びBL2として機能す
る。
ルにデータを書き込むように接続された、２つのNPNバ
イポーラ・トランジスタ42及び44を含む。具体的に言う
と、トランジスタ42は、そのコレクタが回路節点18で接
続され、トランジスタ44は、そのコレクタが回路節点16
で接続されている。トランジスタ42及び44のベースは、
共通接続されて、外部で生成されたワード書込みイネー
ブル信号WLを受け取るためのワード書込みイネーブル線
として機能し、これら２つのトランジスタのエミッタ
は、それぞれ書込みビット線BL1及びBL2として機能す
る。
NPNバイポーラ・トランジスタ46は、ダイオードとして
接続される、すなわち共通接続されたベース及びコレク
タ領域を有し、陽極が回路節点30に接続され、陰極が定
電流源48に接続されている。
接続される、すなわち共通接続されたベース及びコレク
タ領域を有し、陽極が回路節点30に接続され、陰極が定
電流源48に接続されている。
第１図のメモリ・セルの動作を、３つの別個の動作モー
ド、すなわち、スタンバイ・モード、書込みモード、及
び読取りモードに関して説明する。これらの動作モード
について、第２図及び第３図をさらに参照して説明す
る。
ド、すなわち、スタンバイ・モード、書込みモード、及
び読取りモードに関して説明する。これらの動作モード
について、第２図及び第３図をさらに参照して説明す
る。
第２図は、縦軸にミリアンペア単位の電流をとり、横軸
にナノ秒単位の時間をとったグラフである。このグラフ
には、トランジスタ12のベース電流IB-12及びコレクタ
電流IC-12と、トランジスタ14のベース電流IB-14及びコ
レクタ電流Ic-14が示されている。
にナノ秒単位の時間をとったグラフである。このグラフ
には、トランジスタ12のベース電流IB-12及びコレクタ
電流IC-12と、トランジスタ14のベース電流IB-14及びコ
レクタ電流Ic-14が示されている。
第３図は、縦軸にボルト単位の電圧をとり、横軸にナノ
秒単位の時間をとったグラフである。このグラフには、
回路節点16の電圧V16、回路接点18の電圧V18、ビット線
BL1上の電圧VBL1、ビット線BL2上の電圧VBL2、及びワー
ド線WL上の電圧VWLが示されている。
秒単位の時間をとったグラフである。このグラフには、
回路節点16の電圧V16、回路接点18の電圧V18、ビット線
BL1上の電圧VBL1、ビット線BL2上の電圧VBL2、及びワー
ド線WL上の電圧VWLが示されている。
第２図及び第３図のグラフの時間スケールは、同じであ
り、メモリ・セル10の同一の２つの連続する書込みサイ
クルを表わす。当該の場合、第２図と第３図で、特定の
時刻での動作に対する参照を同じ参照番号TXで示す。た
だし、Ｘは参照番号である。
り、メモリ・セル10の同一の２つの連続する書込みサイ
クルを表わす。当該の場合、第２図と第３図で、特定の
時刻での動作に対する参照を同じ参照番号TXで示す。た
だし、Ｘは参照番号である。
スタンバイ動作モード スタンバイ動作モードでは、たとえば、時刻T0＝0.0ナ
ノ秒のとき、電流源48が、バイアス・トランジスタ46を
介して小さな電流を引き出す。これが、負荷トランジス
タ24及び26を（下記の書込み動作中に生じるハード・オ
ン・モードに対して）ソフト・オン動作モードに維持す
るのに十分な、スタンバイ・ベース電流を、負荷トラン
ジスタ24及び26に供給する。トランジスタ24及び26のこ
の動作が、交叉結合されたトランジスタ対12及び14のう
ちオンのトランジスタを、飽和βが約１の飽和状態（す
なわち、オンのトランジスタ12または14のベースとコレ
クタに、ほぼ等しい量の電流が流し込まれる状態）に維
持する。具体的に言うと、トランジスタ12がオンのと
き、トランジスタ12のコレクタ電流は、トランジスタ24
のコレクタ電流に等しく、トランジスタ12のベース電流
は、トランジスタ26のコレクタ電流に等しい。このβが
１の飽和動作は、スタンバイ動作モード中のメモリ・セ
ル10内でのソフト・エラーの発生を抑制する傾向をも
つ。交叉結合されたトランジスタ対12及び14の他方のト
ランジスタは、もちろんオフである。
ノ秒のとき、電流源48が、バイアス・トランジスタ46を
介して小さな電流を引き出す。これが、負荷トランジス
タ24及び26を（下記の書込み動作中に生じるハード・オ
ン・モードに対して）ソフト・オン動作モードに維持す
るのに十分な、スタンバイ・ベース電流を、負荷トラン
ジスタ24及び26に供給する。トランジスタ24及び26のこ
の動作が、交叉結合されたトランジスタ対12及び14のう
ちオンのトランジスタを、飽和βが約１の飽和状態（す
なわち、オンのトランジスタ12または14のベースとコレ
クタに、ほぼ等しい量の電流が流し込まれる状態）に維
持する。具体的に言うと、トランジスタ12がオンのと
き、トランジスタ12のコレクタ電流は、トランジスタ24
のコレクタ電流に等しく、トランジスタ12のベース電流
は、トランジスタ26のコレクタ電流に等しい。このβが
１の飽和動作は、スタンバイ動作モード中のメモリ・セ
ル10内でのソフト・エラーの発生を抑制する傾向をも
つ。交叉結合されたトランジスタ対12及び14の他方のト
ランジスタは、もちろんオフである。
書込み動作モード 次に、第２図及び第３図に示した第１書込みサイクルに
関して書込み動作モードを説明すると、時刻T1＝1.2ナ
ノ秒のとき、電圧VBL1はハイであり、電圧VBL2はローで
あって、それぞれ第１書込み動作に応答してメモリ・セ
ル10に記憶されるデータを表わしている。時刻T2＝1.8
ナノ秒のとき、ワード書込みイネーブル線WL上の電圧が
ハイに引き上げられて、同様のメモリ・セルのアレイ
（図示せず）からメモリ・セル10を選択し、メモリ・セ
ル10の書込み動作を可能にする。この同じ時刻T2に、回
路節点16から電流が吸い込まれる。この吸込みは、トラ
ンジスタ12のベース電流IB-12が、時刻T3＝２ナノ秒に
ピーク負電流−0.45mAに達するまで行なわれる。このト
ランジスタ12の負のベース電流IB-12は、トランジスタ1
2の飽和動作中に蓄積されたコレクターベース容量の放
電からもたらされる。この同じ時刻T3に、トランジスタ
24及び26によって供給される電流は、依然として比較的
低い水準、すなわち静止水準にあり、節点16の放電を妨
げない。
関して書込み動作モードを説明すると、時刻T1＝1.2ナ
ノ秒のとき、電圧VBL1はハイであり、電圧VBL2はローで
あって、それぞれ第１書込み動作に応答してメモリ・セ
ル10に記憶されるデータを表わしている。時刻T2＝1.8
ナノ秒のとき、ワード書込みイネーブル線WL上の電圧が
ハイに引き上げられて、同様のメモリ・セルのアレイ
（図示せず）からメモリ・セル10を選択し、メモリ・セ
ル10の書込み動作を可能にする。この同じ時刻T2に、回
路節点16から電流が吸い込まれる。この吸込みは、トラ
ンジスタ12のベース電流IB-12が、時刻T3＝２ナノ秒に
ピーク負電流−0.45mAに達するまで行なわれる。このト
ランジスタ12の負のベース電流IB-12は、トランジスタ1
2の飽和動作中に蓄積されたコレクターベース容量の放
電からもたらされる。この同じ時刻T3に、トランジスタ
24及び26によって供給される電流は、依然として比較的
低い水準、すなわち静止水準にあり、節点16の放電を妨
げない。
時刻T2と時刻T4＝2.6ナノ秒の間に、セル電位差が崩壊
する。すなわち、回路節点16及び18の電圧の相対的極性
が反転する。本発明によれば、時刻T4のとき、トランジ
スタ34は、節点16の電圧を約−0.1Vにクランプするよう
機能し、書込みトランジスタ44が飽和状態になるのを防
ぐ。トランジスタ34は、オンになってクランプ動作を始
めると、トランジスタ24及び26にベース電流を供給し、
これらに電力を与えてハード・オン動作モードにし、節
点18の電圧とトランジスタ14のベース電極IB-14を急速
に増加させる。これらの変化は、時刻T4と時刻T5＝3.1
ナノ秒の間の時間区間の間、明白である。このT4とT5の
間の時間区間の間に、トランジスタ44のコレクタによっ
て引き出され、トランジスタ26及び34によって供給され
ない書込み電流が、トランジスタ14の一時的反転によっ
て供給される。トランジスタ14に供給される大きなベー
ス電流が、このトランジスタを飽和動作モードにし、し
たがって、比較的大きな電荷が節点16に生じる。
する。すなわち、回路節点16及び18の電圧の相対的極性
が反転する。本発明によれば、時刻T4のとき、トランジ
スタ34は、節点16の電圧を約−0.1Vにクランプするよう
機能し、書込みトランジスタ44が飽和状態になるのを防
ぐ。トランジスタ34は、オンになってクランプ動作を始
めると、トランジスタ24及び26にベース電流を供給し、
これらに電力を与えてハード・オン動作モードにし、節
点18の電圧とトランジスタ14のベース電極IB-14を急速
に増加させる。これらの変化は、時刻T4と時刻T5＝3.1
ナノ秒の間の時間区間の間、明白である。このT4とT5の
間の時間区間の間に、トランジスタ44のコレクタによっ
て引き出され、トランジスタ26及び34によって供給され
ない書込み電流が、トランジスタ14の一時的反転によっ
て供給される。トランジスタ14に供給される大きなベー
ス電流が、このトランジスタを飽和動作モードにし、し
たがって、比較的大きな電荷が節点16に生じる。
節点16に貯えられた電荷は、トランジスタ12の動作が逆
方向動作モードから順方向動作モードへ遷移する際に、
保持される。この遷移は、書込みワード・イネーブル信
号WLがローになる、時刻T5と時刻T6＝3.9ナノ秒の間の
時間区間中に発生する。
方向動作モードから順方向動作モードへ遷移する際に、
保持される。この遷移は、書込みワード・イネーブル信
号WLがローになる、時刻T5と時刻T6＝3.9ナノ秒の間の
時間区間中に発生する。
時刻T6と時刻T7＝5.2ナノ秒の間の時間区間の間、メモ
リ・セル10は、時刻T0（トランジスタ12が飽和モードで
ある場合）に示されたスタンバイ動作に戻る安定化過程
にある。この安定化の起こる速度は、PNP負荷トランジ
スタ24及び26中の電流の静止（またはソフトオン）動作
モードへの比較的低速の減衰に依存する。トランジスタ
14のベース電流IB-14及びコレクタ電流IC-14は、トラン
ジスタ24及び26の動作の初期効果のため、スタンバイ・
モードでは決して正確に一致しないことに留意された
い。
リ・セル10は、時刻T0（トランジスタ12が飽和モードで
ある場合）に示されたスタンバイ動作に戻る安定化過程
にある。この安定化の起こる速度は、PNP負荷トランジ
スタ24及び26中の電流の静止（またはソフトオン）動作
モードへの比較的低速の減衰に依存する。トランジスタ
14のベース電流IB-14及びコレクタ電流IC-14は、トラン
ジスタ24及び26の動作の初期効果のため、スタンバイ・
モードでは決して正確に一致しないことに留意された
い。
本発明の重要な特徴は、負荷トランジスタ24及び26が、
常にオンの不飽和（書込み動作中にはハード・オン、ス
タンバイ・モードではソフト・オン）動作モードで動作
するのに対して、交叉結合されたトランジスタ対12及び
14が、常に飽和モードで動作することである。
常にオンの不飽和（書込み動作中にはハード・オン、ス
タンバイ・モードではソフト・オン）動作モードで動作
するのに対して、交叉結合されたトランジスタ対12及び
14が、常に飽和モードで動作することである。
第２図及び第３図に示すように、時刻T7前後から時刻T1
1＝7.3ナノ秒までの時間区間の間、実質的に同一の書込
み動作が行なわれる。この第２の書込み動作は、極性が
反対のデータを使用し、より高い初期電力状態（すなわ
ち、節点16の電荷がより多い状態）で開始される。した
がって、この第２書込み動作の実行には、上述の第１書
込み動作よりもわずかに長い時間を要する。
1＝7.3ナノ秒までの時間区間の間、実質的に同一の書込
み動作が行なわれる。この第２の書込み動作は、極性が
反対のデータを使用し、より高い初期電力状態（すなわ
ち、節点16の電荷がより多い状態）で開始される。した
がって、この第２書込み動作の実行には、上述の第１書
込み動作よりもわずかに長い時間を要する。
簡潔に言うと、ビット線BL1及びBL2上のデータVBL1、V
BL2が、時刻T8＝3.5ナノ秒のとき反転される（その間、
書込みイネーブル信号VWLはローである）。時刻T9＝5.6
ナノ秒のとき、書込みイネーブル信号VWLがハイにな
る。トランジスタ14のベース電流IB-14は、時刻T10＝6.
6ナノ秒にピーク負電流−0.45mAに達し、これと同じ時
刻に、節点16及び18の電圧Vnode 16及びVnode 18が交叉
する、すなわちVnode 16がハイ、Vnode 18がローにな
る。このデータは、約６ナノ秒と７ナノ秒の間の時間区
間の間にセル10に書き込まれ、時刻T11＝7.2ナノ秒まで
に、セルはスタンバイ動作モードに復元される。スタン
バイ動作モード中、トランジスタ12のβは、１にほぼ等
しくなる。
BL2が、時刻T8＝3.5ナノ秒のとき反転される（その間、
書込みイネーブル信号VWLはローである）。時刻T9＝5.6
ナノ秒のとき、書込みイネーブル信号VWLがハイにな
る。トランジスタ14のベース電流IB-14は、時刻T10＝6.
6ナノ秒にピーク負電流−0.45mAに達し、これと同じ時
刻に、節点16及び18の電圧Vnode 16及びVnode 18が交叉
する、すなわちVnode 16がハイ、Vnode 18がローにな
る。このデータは、約６ナノ秒と７ナノ秒の間の時間区
間の間にセル10に書き込まれ、時刻T11＝7.2ナノ秒まで
に、セルはスタンバイ動作モードに復元される。スタン
バイ動作モード中、トランジスタ12のβは、１にほぼ等
しくなる。
本発明の利点の多くが、この書込み動作モードで実現さ
れる。具体的にいうと、トランジスタ32及び34の上述の
クランプ動作が、（トランジスタ42及び44の飽和を防ぐ
ことによって）ワード・イネーブル書込み信号WLのロー
ド・ダウンを防ぎ、より高速の次の書込み動作を可能に
する。交叉結合されたトランジスタ対12及び14のうちの
オンのトランジスタを飽和モードに維持することによっ
て、ソフト・エラーの発生を抑制する傾向が得られ、一
方、負荷トラジンスタ24及び26をオン／不飽和モードに
維持することによって、非常に高速の書込み応答がもた
らされる。さらに、PNP負荷トランジスタ24及び26は、
固有の動作で、NPNトランジスタよりも低速のスイッチ
ング周波数を示すので、線WLに印加される書込みイネー
ブル信号は、書き込まれるデータを強化するために負荷
トランジスタをオンに保った状態で、すばやく打ち切る
ことができる。このPNP負荷トランジスタ24及び26の動
作は、さらに、以下で説明するように、セル10を、反転
モードから（T0からT1、T6からT7、及びT11からT12の時
間区間に見られる）安定したスタンバイ動作モードに素
早く復元するように機能する。この最後の利点は、第３
図に明瞭にみられる。同図では、書込み動作モードから
スタンバイ動作モードへの遷移（すなわち、時間区間T5
からT6、及び７ナノ秒から7.5ナノ秒）が非常に高速、
すなわち0.5ナノ秒程度であることがわかる。
れる。具体的にいうと、トランジスタ32及び34の上述の
クランプ動作が、（トランジスタ42及び44の飽和を防ぐ
ことによって）ワード・イネーブル書込み信号WLのロー
ド・ダウンを防ぎ、より高速の次の書込み動作を可能に
する。交叉結合されたトランジスタ対12及び14のうちの
オンのトランジスタを飽和モードに維持することによっ
て、ソフト・エラーの発生を抑制する傾向が得られ、一
方、負荷トラジンスタ24及び26をオン／不飽和モードに
維持することによって、非常に高速の書込み応答がもた
らされる。さらに、PNP負荷トランジスタ24及び26は、
固有の動作で、NPNトランジスタよりも低速のスイッチ
ング周波数を示すので、線WLに印加される書込みイネー
ブル信号は、書き込まれるデータを強化するために負荷
トランジスタをオンに保った状態で、すばやく打ち切る
ことができる。このPNP負荷トランジスタ24及び26の動
作は、さらに、以下で説明するように、セル10を、反転
モードから（T0からT1、T6からT7、及びT11からT12の時
間区間に見られる）安定したスタンバイ動作モードに素
早く復元するように機能する。この最後の利点は、第３
図に明瞭にみられる。同図では、書込み動作モードから
スタンバイ動作モードへの遷移（すなわち、時間区間T5
からT6、及び７ナノ秒から7.5ナノ秒）が非常に高速、
すなわち0.5ナノ秒程度であることがわかる。
読取り動作モード 読取り動作モードでは、ワード・イネーブル読取り線RE
が、ハイ電圧に引き上げられ、トランジスタ40をオンに
する。電流供給源として機能するトランジスタ40は、ト
ランジスタ12及び14の状態に応じて、トランジスタ36ま
たは38中を選択的に通るように電流を経路制御する。ト
ランジスタ12がオン（かつ、トランジスタ14がオフ）で
ある場合、電流はトランジスタ36を通るように経路制御
される。トランジスタ14がオン（かつ、トランジスタ12
がオフ）の場合は、電流はトランジスタ38を通るように
経路制御される。トランジスタ36及び38のベース電流
は、それぞれトランジスタ26及び24によって供給され
る。センス線SL1（トランジスタ36のコレクタ）及びSL2
（トランジスタ38のコレクタ）に接続された従来型のセ
ンス増幅器（図示せず）を使用して、メモリ・セル10の
状態を感知する。トランジスタ12及び14の状態は、この
読取り動作によって影響を受けない。
が、ハイ電圧に引き上げられ、トランジスタ40をオンに
する。電流供給源として機能するトランジスタ40は、ト
ランジスタ12及び14の状態に応じて、トランジスタ36ま
たは38中を選択的に通るように電流を経路制御する。ト
ランジスタ12がオン（かつ、トランジスタ14がオフ）で
ある場合、電流はトランジスタ36を通るように経路制御
される。トランジスタ14がオン（かつ、トランジスタ12
がオフ）の場合は、電流はトランジスタ38を通るように
経路制御される。トランジスタ36及び38のベース電流
は、それぞれトランジスタ26及び24によって供給され
る。センス線SL1（トランジスタ36のコレクタ）及びSL2
（トランジスタ38のコレクタ）に接続された従来型のセ
ンス増幅器（図示せず）を使用して、メモリ・セル10の
状態を感知する。トランジスタ12及び14の状態は、この
読取り動作によって影響を受けない。
上述のように、書込み動作の開始に応答して、PNP負荷
トランジスタ24及び26の、自動調時、自動制御式パワー
アップを用いて動作する、新規な改良されたメモリ・セ
ル10が提供される。交叉結合されたNPN記憶トランジス
タ12及び14のうちのオンのトランジスタは、書込み、読
取り及びスタンバイ動作の間、制御され制限された飽和
状態に維持される。このセルは、最小限のスタンバイ電
流しか必要とせず、このスタンバイ電流は、十分に調節
された形で供給される。このメモリ・セルは、さらに、
高速の読取り及び書込みサイクル帯域幅、低い電力必要
量、多数のポートの接続可能性、及びソフト・エラーに
対する抵抗という望ましい特性を示す。
トランジスタ24及び26の、自動調時、自動制御式パワー
アップを用いて動作する、新規な改良されたメモリ・セ
ル10が提供される。交叉結合されたNPN記憶トランジス
タ12及び14のうちのオンのトランジスタは、書込み、読
取り及びスタンバイ動作の間、制御され制限された飽和
状態に維持される。このセルは、最小限のスタンバイ電
流しか必要とせず、このスタンバイ電流は、十分に調節
された形で供給される。このメモリ・セルは、さらに、
高速の読取り及び書込みサイクル帯域幅、低い電力必要
量、多数のポートの接続可能性、及びソフト・エラーに
対する抵抗という望ましい特性を示す。
本発明は、コンピュータ・システム用、特に汎用レジス
タ及びキャッシュ・メモリ・システム（たとえば、ディ
レクトリやDLATS）用のメモリ・アレイの組立てに適用
できる。
タ及びキャッシュ・メモリ・システム（たとえば、ディ
レクトリやDLATS）用のメモリ・アレイの組立てに適用
できる。
好ましい実施例に関して本発明を示し説明してきたが、
本発明はそれだけに制限されないことが理解されよう。
本発明の精神及び範囲に含まれる多数の修正、変更及び
改良が、当業者には思いつくであろう。
本発明はそれだけに制限されないことが理解されよう。
本発明の精神及び範囲に含まれる多数の修正、変更及び
改良が、当業者には思いつくであろう。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビスネット、ジェームス、ネルソン アメリカ合衆国テキサス州サン・アントニ オ、コンベント・ストリート300番地 (72)発明者 ファング、エリック、ジン アメリカ合衆国ニューヨーク州ワッピンガ ーズ・フォールズ、マーチン・ドライブ12 番地 (56)参考文献 特開 昭63−4673（ＪＰ，Ａ)
Claims (9)
- 【請求項１】書込みイネーブル信号に応答して１対の書
込みビット線上に存在する書込み信号を記憶し、読取り
イネーブル信号に応答して１対の読取りセンス線上に記
憶データを提示するメモリ・セルにおいて、 共通接続されたエミッタを有し、第1NPNトランジスタの
ベースが第１節点で第2NPNトランジスタのコレクタに接
続され、第2NPNトランジスタのベースが第２節点で第1N
PNトランジスタのコレクタに接続されている、第１及び
第２のNPNバイポーラ・トランジスタと、 前記第１及び第２のNPNバイポーラ・トランジスタの負
荷として構成され、共通接続されたエミッタとベースを
有し、第1PNPトランジスタのコレクタが前記第１節点に
接続され、第2PNPトランジスタのコレクタが前記第２節
点に接続されている、第１及び第２のPNPバイポーラ・
トランジスタと、 前記書込みイネーブル信号に応答して、前記第１及び第
２の節点のうちの選択された節点から電流を排流する手
段と、 前記電流排流手段に応答して、前記第１及び第２のPNP
トランジスタの両方にバイアスをかけて能動動作モード
にする手段とを備え、 これによって、前記電流排流手段が前記選択された節点
から電流を排流した後に、前記第１及び第２のPNPトラ
ンジスタが、調時式に活動化されて、前記第１及び第２
のNPNトランジスタに電流を供給することを特徴とす
る、 メモリ・セル。 - 【請求項２】前記メモリ・セルの動作期間の実質的にす
べての時間に、前記第１及び第２のNPNトランジスタの
うちの選択された１つのトランジスタを、飽和動作モー
ドに維持する手段を含む、請求項１に記載のメモリ・セ
ル。 - 【請求項３】前記メモリ・セルの動作期間の実質的にす
べての時間に、前記第１及び第２のPNPトランジスタの
両方を相対的ソフト・オン動作モードに維持する手段を
含み、前記バイアス手段が、書込み動作中に前記第１及
び第２のPNPトランジスタにバイアスをかけて相対的ハ
ード・オン動作モードにするように機能することを特徴
とする、請求項１に記載のメモリ・セル。 - 【請求項４】前記第１及び第２のPNPトランジスタをオ
ン動作モードに維持する前記手段が、前記第１及び第２
のPNPトランジスタのベースに接続された定電流源を含
むことを特徴とする、請求項３に記載のメモリ・セル。 - 【請求項５】前記バイアス手段が、 前記第１及び第２のPNPトランジスタの前記の共通接続
されたベースと前記第１節点の間に接続された、前記第
１節点が論理ローの信号レベルになる時に前記第１及び
第２のPNPトランジスタのベースから電流を吸い込むた
めの第１手段と、 前記第１及び第２のPNPトランジスタの前記の共通接続
されたベースと前記第２節点の間に接続された、前記第
２節点が論理ローの信号レベルになる時に前記第１及び
第２のPNPトランジスタのベースから電流を吸い込むた
めの第２手段とを含み、 これによって、前記書込みサイクルの間に、前記第１及
び第２のNPNトランジスタのうちの選択された１つのト
ランジスタのベースとコレクタに実質的に等しい電流を
供給することを特徴とする、請求項１に記載のメモリ・
セル。 - 【請求項６】前記第１電流吸い込み手段が、前記第１及
び第２のPNPトランジスタの共通接続されたベースに陽
極が接続され、前記第１節点に陰極が接続されたダイオ
ードを含み、 前記第２電流吸い込み手段が、前記第１及び第２のPNP
トランジスタの共通接続されたベースに陽極が接続さ
れ、前記第２節点に陰極が接続されたダイオードを含む
ことを特徴とする、請求項５に記載のメモリ・セル。 - 【請求項７】書込みイネーブル信号に応答して１対の書
込みビット線上に存在する書込み信号を記憶し、読取り
イネーブル信号に応答して１対の読取りセンス線上に記
憶データを提示するメモリ・セルにおいて、 共通接続されたエミッタを有し、第1NPNトランジスタの
ベースが第１節点で第2NPNトランジスタのコレクタに接
続され、第2NPNトランジスタのベースが第２節点で第1N
PNトランジスタのコレクタに接続されている、第１及び
第２のNPNバイポーラ・トランジスタと、 前記第１及び第２のNPNバイポーラ・トランジスタの負
荷として構成され、共通接続されたエミッタとベースを
有し、第1PNPトランジスタのコレクタが前記第１節点に
接続され、第2PNPトランジスタのコレクタが前記第２節
点に接続されている、第１及び第２のPNPバイポーラ・
トランジスタと、 前記書込みイネーブル信号に応答して、前記第１及び第
２の節点のうちの選択された節点から電流を排流する手
段と、 前記第１及び第２のPNPトランジスタの共通接続された
ベースに陽極が接続され、前記第１節点に陰極が接続さ
れた第１ダイオードと、 前記第１及び第２のPNPトランジスタの共通接続された
ベースに陽極が接続され、前記第２節点に陰極が接続さ
れた第２ダイオードとを備える、 メモリ・セル。 - 【請求項８】前記電流排流手段が、 そのコレクタが前記第１節点に接続された第1NPNバイポ
ーラ書込みトランジスタと、 そのコレクタが前記第２節点に接続された第2NPNバイポ
ーラ書込みトランジスタとを備え、 前記第１及び第２の書込みトランジスタのベースが、前
記書込みイネーブル信号を受け取るように共通接続さ
れ、 前記第１及び第２の書込みトランジスタのエミッタが、
それぞれ前記書込み信号を受け取るように接続されるこ
とを特徴とする、請求項７に記載のメモリ・セル。 - 【請求項９】前記第１及び第２のPNPトランジスタのベ
ースに接続された定電流源を含む、請求項７に記載のメ
モリ・セル。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US505,952 | 1990-04-06 | ||
| US07/505,952 US5040145A (en) | 1990-04-06 | 1990-04-06 | Memory cell with active write load |
| PCT/US1990/005733 WO1991015855A1 (en) | 1990-04-06 | 1990-10-05 | Memory cell with active write load |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05504222A JPH05504222A (ja) | 1993-07-01 |
| JPH0713874B2 true JPH0713874B2 (ja) | 1995-02-15 |
Family
ID=24012556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2514562A Expired - Lifetime JPH0713874B2 (ja) | 1990-04-06 | 1990-10-05 | 能動書込み負荷を有するメモリ・セル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5040145A (ja) |
| EP (1) | EP0523043B1 (ja) |
| JP (1) | JPH0713874B2 (ja) |
| DE (1) | DE69007496T2 (ja) |
| WO (1) | WO1991015855A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4231178C2 (de) * | 1992-09-17 | 1994-07-21 | Siemens Ag | Speicherelement |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3815106A (en) * | 1972-05-11 | 1974-06-04 | S Wiedmann | Flip-flop memory cell arrangement |
| DE2034889C3 (de) * | 1968-12-30 | 1980-09-25 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Speicherzelle |
| US3643235A (en) * | 1968-12-30 | 1972-02-15 | Ibm | Monolithic semiconductor memory |
| US3725879A (en) * | 1970-11-16 | 1973-04-03 | Ibm | Functional memory cell |
| DE2165729C3 (de) * | 1971-12-30 | 1975-02-13 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung |
| SU491998A1 (ru) * | 1974-05-28 | 1975-11-15 | Предприятие П/Я Р-6644 | Ячейка пам ти |
| DE2738678C3 (de) * | 1977-08-27 | 1982-03-04 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Speicherzelle |
| EP0005601B1 (en) * | 1978-05-11 | 1983-03-02 | Nippon Telegraph and Telephone Public Corporation | Semiconductor integrated memory circuit |
| JPS5842556B2 (ja) * | 1979-08-30 | 1983-09-20 | 富士通株式会社 | 半導体記憶装置 |
| US4387445A (en) * | 1981-02-24 | 1983-06-07 | International Business Machines Corporation | Random access memory cell |
| DE3147951A1 (de) * | 1981-12-03 | 1983-06-16 | Siemens AG, 1000 Berlin und 8000 München | Statische speicherzelle |
| US4575821A (en) * | 1983-05-09 | 1986-03-11 | Rockwell International Corporation | Low power, high speed random access memory circuit |
| DE3675299D1 (de) * | 1985-08-21 | 1990-12-06 | Siemens Ag | Bipolare speicherzelle mit externer kapazitaet. |
| EP0217307B1 (en) * | 1985-09-30 | 1992-03-11 | Honeywell Inc. | Radiation hard memory cell |
| US4813017A (en) * | 1985-10-28 | 1989-03-14 | International Business Machines Corportion | Semiconductor memory device and array |
| US4754430A (en) * | 1986-12-18 | 1988-06-28 | Honeywell Inc. | Memory cell with dual collector, active load transistors |
| US4858181A (en) * | 1987-07-07 | 1989-08-15 | Texas Instruments Incorporated | Fast recovery PNP loaded bipolar static RAM memory cell with an independent current path |
| US4922455A (en) * | 1987-09-08 | 1990-05-01 | International Business Machines Corporation | Memory cell with active device for saturation capacitance discharge prior to writing |
-
1990
- 1990-04-06 US US07/505,952 patent/US5040145A/en not_active Expired - Fee Related
- 1990-10-05 JP JP2514562A patent/JPH0713874B2/ja not_active Expired - Lifetime
- 1990-10-05 DE DE69007496T patent/DE69007496T2/de not_active Expired - Fee Related
- 1990-10-05 WO PCT/US1990/005733 patent/WO1991015855A1/en not_active Ceased
- 1990-10-05 EP EP90915693A patent/EP0523043B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05504222A (ja) | 1993-07-01 |
| US5040145A (en) | 1991-08-13 |
| EP0523043A1 (en) | 1993-01-20 |
| DE69007496T2 (de) | 1994-09-29 |
| WO1991015855A1 (en) | 1991-10-17 |
| EP0523043B1 (en) | 1994-03-16 |
| DE69007496D1 (de) | 1994-04-21 |
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