JPH07142572A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07142572A JPH07142572A JP5287892A JP28789293A JPH07142572A JP H07142572 A JPH07142572 A JP H07142572A JP 5287892 A JP5287892 A JP 5287892A JP 28789293 A JP28789293 A JP 28789293A JP H07142572 A JPH07142572 A JP H07142572A
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- silicon
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/20—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by the properties tested or measured, e.g. structural or electrical properties
- H10P74/203—Structural properties, e.g. testing or measuring thicknesses, line widths, warpage, bond strengths or physical defects
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】ＳＯＩ基板を用いた半導体装置の製造工程途中
における絶縁膜等の膜厚測定を可能とする。 【構成】ＳＯＩ基板を構成すする単結晶シリコン層３上
の第２の酸化シリコン膜４を選択的にエッチングした
後、これをマスクとしてシリコン基板１に達する素子分
離用の第１の溝５Ｂ及びそれより大きな膜厚測定用の第
２の溝６Ｂを形成する。その後、第３の酸化シリコン膜
７を形成し、エッチバックすることで、素子分離用の第
１の溝５Ｂを埋設し、第２の溝６Ｂ内にシリコン基板１
の表面を露出させる。
における絶縁膜等の膜厚測定を可能とする。 【構成】ＳＯＩ基板を構成すする単結晶シリコン層３上
の第２の酸化シリコン膜４を選択的にエッチングした
後、これをマスクとしてシリコン基板１に達する素子分
離用の第１の溝５Ｂ及びそれより大きな膜厚測定用の第
２の溝６Ｂを形成する。その後、第３の酸化シリコン膜
７を形成し、エッチバックすることで、素子分離用の第
１の溝５Ｂを埋設し、第２の溝６Ｂ内にシリコン基板１
の表面を露出させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌ
ａｔｏｒ）基板を用いる半導体装置の製造方法に関す
る。
関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌ
ａｔｏｒ）基板を用いる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の製造工程には酸化膜等の絶
縁膜や多結晶シリコン膜を形成する工程があるが、これ
らの膜の膜厚は主に光学的方法により測定されている。
縁膜や多結晶シリコン膜を形成する工程があるが、これ
らの膜の膜厚は主に光学的方法により測定されている。
【０００３】例えば図２に示すように、シリコン基板１
上の絶縁膜１０に設けた開孔パターンにＳｉＯ2 等の被
測定膜１１が形成されている場合は、シリコン基板上の
被測定膜１１にスポット光をあて、その反射光の波長の
強度分布を測定することによりその膜厚を光学的に測定
可能である。また、図３に示すように、開孔パターン上
に膜厚の既知な下層膜１２が存在する場合も、その上の
被測定膜１１を光学的に測定を行うごとができる。
上の絶縁膜１０に設けた開孔パターンにＳｉＯ2 等の被
測定膜１１が形成されている場合は、シリコン基板上の
被測定膜１１にスポット光をあて、その反射光の波長の
強度分布を測定することによりその膜厚を光学的に測定
可能である。また、図３に示すように、開孔パターン上
に膜厚の既知な下層膜１２が存在する場合も、その上の
被測定膜１１を光学的に測定を行うごとができる。
【０００４】このような方法はＳＯＩ基板上の絶縁膜等
の膜厚測定にも応用は可能である。すなわち、図４に示
すように、シリコン基板１上に第１の酸化シリコン膜２
を介して単結晶シリコン層３が形成されたＳＯＩ基板表
面に第２の酸化シリコン４を形成し、この酸化シリコン
膜４に開口パターンを設けたのち被測定膜１１Ｂを形成
した場合で、第１の酸化シリコン膜２と単結晶シリコン
層３の膜厚があらかじめわかっている場合は、被測定膜
１１Ｂの厚さを光学的に測定することが可能である。被
測定膜１１Ｂとシリコン基板１の間に多層膜が存在して
も、これら多層膜の各々の膜の種類及び膜厚がわかって
いれば被測定膜１１Ｂの厚さを測定することが可能であ
る。
の膜厚測定にも応用は可能である。すなわち、図４に示
すように、シリコン基板１上に第１の酸化シリコン膜２
を介して単結晶シリコン層３が形成されたＳＯＩ基板表
面に第２の酸化シリコン４を形成し、この酸化シリコン
膜４に開口パターンを設けたのち被測定膜１１Ｂを形成
した場合で、第１の酸化シリコン膜２と単結晶シリコン
層３の膜厚があらかじめわかっている場合は、被測定膜
１１Ｂの厚さを光学的に測定することが可能である。被
測定膜１１Ｂとシリコン基板１の間に多層膜が存在して
も、これら多層膜の各々の膜の種類及び膜厚がわかって
いれば被測定膜１１Ｂの厚さを測定することが可能であ
る。
【０００５】しかしながら現在、供給可能なＳＯＩ基板
のうち特に貼り合わせＳＯＩ基板については、酸化シリ
コン膜を形成したシリコンウェハーとシリコンウェハー
を酸化シリコン膜を介して貼り合わせ、しかる後に、片
方のシリコンウェハーを研磨によって削っていき単結晶
シリコン層３を形成している。このＳＯＩ基板における
単結晶シリコン層の厚さは、使用するデバイスにもよる
が、たとえばバイポーラ型の大規模集積回路では数μｍ
の厚さである。このような厚さまで研磨すると、一般的
な研磨方法では膜厚にばらつきが生ずる。たとえば厚さ
数μｍの単結晶シリコン層３を形成する場合、ウェハー
面内での単結晶シリコン層の厚さのばらつきは±２０％
以上になる。
のうち特に貼り合わせＳＯＩ基板については、酸化シリ
コン膜を形成したシリコンウェハーとシリコンウェハー
を酸化シリコン膜を介して貼り合わせ、しかる後に、片
方のシリコンウェハーを研磨によって削っていき単結晶
シリコン層３を形成している。このＳＯＩ基板における
単結晶シリコン層の厚さは、使用するデバイスにもよる
が、たとえばバイポーラ型の大規模集積回路では数μｍ
の厚さである。このような厚さまで研磨すると、一般的
な研磨方法では膜厚にばらつきが生ずる。たとえば厚さ
数μｍの単結晶シリコン層３を形成する場合、ウェハー
面内での単結晶シリコン層の厚さのばらつきは±２０％
以上になる。
【０００６】
【発明が解決しようとする課題】上述したように従来の
方法ではＳＯＩ基板上で被測定膜の膜厚測定を行う場
合、基板上の酸化シリコン膜と単結晶シリコン層の厚さ
が正確にわかっている必要がある。酸化シリコン膜２は
一般的にシリコン基板１の熱酸化膜を使うため、正確な
膜厚がウェハー面内一様に形成可能であるが、単結晶シ
リコン層３の厚さは前述のように膜厚のばらつきが大き
いため、あらかじめ正確な値を知るためには、半導体装
置の製造工程に入る前に、正確な膜厚のウェハー面内分
布を測定しておく必要が生じるが、工数を多く必要とす
るため実際の製造では、このような測定を行うことは実
用的でない。したがって、半導体装置の製造工程で膜厚
測定を行うことは困難であり、特にエッチング工程後の
残膜の厚さを正確に知りたい時などに不都合を生じ、半
導体装置の信頼性が低下するという問題がある。
方法ではＳＯＩ基板上で被測定膜の膜厚測定を行う場
合、基板上の酸化シリコン膜と単結晶シリコン層の厚さ
が正確にわかっている必要がある。酸化シリコン膜２は
一般的にシリコン基板１の熱酸化膜を使うため、正確な
膜厚がウェハー面内一様に形成可能であるが、単結晶シ
リコン層３の厚さは前述のように膜厚のばらつきが大き
いため、あらかじめ正確な値を知るためには、半導体装
置の製造工程に入る前に、正確な膜厚のウェハー面内分
布を測定しておく必要が生じるが、工数を多く必要とす
るため実際の製造では、このような測定を行うことは実
用的でない。したがって、半導体装置の製造工程で膜厚
測定を行うことは困難であり、特にエッチング工程後の
残膜の厚さを正確に知りたい時などに不都合を生じ、半
導体装置の信頼性が低下するという問題がある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の絶縁膜を介して設けら
れた単結晶シリコン層上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜を貫通し前記半導体基板に達する
素子分離用の幅の狭い第１の溝と膜厚測定用の幅の広い
第２の溝を形成する工程と、全面に第３の絶縁膜または
多結晶シリコン膜を形成したのちエッチングし前記第１
の溝を埋めると共に前記第２の溝中の前記半導体基板表
面を露出させる工程とを含むことを特徴とするものであ
る。
造方法は、半導体基板上に第１の絶縁膜を介して設けら
れた単結晶シリコン層上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜を貫通し前記半導体基板に達する
素子分離用の幅の狭い第１の溝と膜厚測定用の幅の広い
第２の溝を形成する工程と、全面に第３の絶縁膜または
多結晶シリコン膜を形成したのちエッチングし前記第１
の溝を埋めると共に前記第２の溝中の前記半導体基板表
面を露出させる工程とを含むことを特徴とするものであ
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
る。図１（ａ）〜（ｄ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
【０００９】まず、図１（ａ）に示すように、シリコン
基板１上に厚さ約０．３μｍの第１の酸化シリコン膜２
を介して厚さ約３μｍの単結晶シリコン層３からなる貼
り合わせＳＯＩ基板を用意する。
基板１上に厚さ約０．３μｍの第１の酸化シリコン膜２
を介して厚さ約３μｍの単結晶シリコン層３からなる貼
り合わせＳＯＩ基板を用意する。
【００１０】次にこの単結晶シリコン層３上にＣＶＤ法
により厚さ約０．５μｍの第２の酸化シリコン膜４を形
成した後、これを選択的にエッチング除去し素子分離用
の第１の溝５Ａと膜厚測定用の第２の溝６Ａを形成す
る。第２の溝６Ａはチップ領域の周辺部等素子が形成さ
れない領域に設ける。
により厚さ約０．５μｍの第２の酸化シリコン膜４を形
成した後、これを選択的にエッチング除去し素子分離用
の第１の溝５Ａと膜厚測定用の第２の溝６Ａを形成す
る。第２の溝６Ａはチップ領域の周辺部等素子が形成さ
れない領域に設ける。
【００１１】次に図１（ｂ）に示すように、第２の酸化
シリコン膜４をマスクにして、ドライエッチング法にて
単結晶シリコン層３をエッチング除去し、更に、ドライ
エッチング法にて第１の酸化シリコン膜２をエッチング
除去し、幅約１μｍの素子分離用の第１の溝５Ｂと幅約
１０μｍの膜厚測定用の第２の溝６Ｂを完成させる。こ
のとき第２の酸化シリコン膜４も同時にエッチングされ
るが、第２の酸化シリコン膜４の厚さを第１の酸化シリ
コン膜２より十分厚く形成しておくことで問題はない。
以上の工程により、素子分離用の第１の溝５Ｂと膜厚測
定用の第２の溝６Ｂが同時に形成される。
シリコン膜４をマスクにして、ドライエッチング法にて
単結晶シリコン層３をエッチング除去し、更に、ドライ
エッチング法にて第１の酸化シリコン膜２をエッチング
除去し、幅約１μｍの素子分離用の第１の溝５Ｂと幅約
１０μｍの膜厚測定用の第２の溝６Ｂを完成させる。こ
のとき第２の酸化シリコン膜４も同時にエッチングされ
るが、第２の酸化シリコン膜４の厚さを第１の酸化シリ
コン膜２より十分厚く形成しておくことで問題はない。
以上の工程により、素子分離用の第１の溝５Ｂと膜厚測
定用の第２の溝６Ｂが同時に形成される。
【００１２】次に図１（ｃ）に示すように、素子分離用
の第１の溝５Ｂを埋設するために、ＣＶＤ法により厚さ
約２μｍの第３の酸化シリコン膜７を形成する。続い
て、この第３の酸化シリコン膜７をエッチバックするこ
とにより図１（ｄ）に示すように、素子分離用の第１の
溝５Ｂを埋設する。このとき、膜厚測定用の第２の溝６
Ｂは溝幅が広いので、エッチバックによって溝側壁に第
３の酸化シリコン膜７Ａが残るか、それ以外の部分で
は、シリコン基板１の表面が露出される。このシリコン
基板表面は下にシリコン酸化膜等がないため、素子が形
成される単結晶シリコン層３と同一面であり、通常のシ
リコン基板と同じように、半導体装置の製造プロセス途
中での絶縁膜等の膜厚測定が可能となる。
の第１の溝５Ｂを埋設するために、ＣＶＤ法により厚さ
約２μｍの第３の酸化シリコン膜７を形成する。続い
て、この第３の酸化シリコン膜７をエッチバックするこ
とにより図１（ｄ）に示すように、素子分離用の第１の
溝５Ｂを埋設する。このとき、膜厚測定用の第２の溝６
Ｂは溝幅が広いので、エッチバックによって溝側壁に第
３の酸化シリコン膜７Ａが残るか、それ以外の部分で
は、シリコン基板１の表面が露出される。このシリコン
基板表面は下にシリコン酸化膜等がないため、素子が形
成される単結晶シリコン層３と同一面であり、通常のシ
リコン基板と同じように、半導体装置の製造プロセス途
中での絶縁膜等の膜厚測定が可能となる。
【００１３】またこの膜厚測定用の第２の溝６Ｂの大き
さは、約１０μｍ×１０μｍ以上の大きさであれば膜厚
測定が可能であり、しかも膜厚測定の為にはこの程度の
大きさの溝が、１チップ領域内に１個あればよいため、
溝エッチング時のエッチング開口面積は、わずかであ
る。このため、一般的にシリコン基板のドライエッチン
グにおける、エッチング速度の開口面積依存性という問
題も、わずかな開口面積の増加であるために、問題とな
らない。
さは、約１０μｍ×１０μｍ以上の大きさであれば膜厚
測定が可能であり、しかも膜厚測定の為にはこの程度の
大きさの溝が、１チップ領域内に１個あればよいため、
溝エッチング時のエッチング開口面積は、わずかであ
る。このため、一般的にシリコン基板のドライエッチン
グにおける、エッチング速度の開口面積依存性という問
題も、わずかな開口面積の増加であるために、問題とな
らない。
【００１４】尚、上記実施例においては第１の溝を埋め
る物質として酸化シリコン膜を用いた場合について説明
したが、これに限定されるものではなく、他の絶縁膜や
多結晶シリコン膜を用いてもよい。しかし多結晶シリコ
ン膜を用いる場合は、溝の表面を絶縁膜で覆っておく必
要がある。
る物質として酸化シリコン膜を用いた場合について説明
したが、これに限定されるものではなく、他の絶縁膜や
多結晶シリコン膜を用いてもよい。しかし多結晶シリコ
ン膜を用いる場合は、溝の表面を絶縁膜で覆っておく必
要がある。
【００１５】
【発明の効果】以上説明したように本発明は、ＳＯＩ基
板に素子分離のための溝を作り込む時、膜厚測定用の溝
を同時に形成してシリコン基板表面を露出させることに
より、後の半導体装置の製造プロセスにおける成膜工
程、またはエッチング工程後の膜厚測定が容易にできる
という効果を有する。従って半導体装置の信頼性を向上
させることができる。
板に素子分離のための溝を作り込む時、膜厚測定用の溝
を同時に形成してシリコン基板表面を露出させることに
より、後の半導体装置の製造プロセスにおける成膜工
程、またはエッチング工程後の膜厚測定が容易にできる
という効果を有する。従って半導体装置の信頼性を向上
させることができる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
１ シリコン基板 ２ 第１の酸化シリコン膜 ３ 単結晶シリコン層 ４ 第２の酸化シリコン膜 ５Ａ，５Ｂ 第１の溝 ６Ａ，６Ｂ 第２の溝 ７，７Ａ 第３の酸化シリコン膜 １０ 絶縁膜 １１，１１Ａ，１１Ｂ 被測定膜 １２ 下層膜
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜を介して設
けられた単結晶シリコン層上に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜を貫通し前記半導体基板に達
する素子分離用の幅の狭い第１の溝と膜厚測定用の幅の
広い第２の溝を形成する工程と、全面に第３の絶縁膜ま
たは多結晶シリコン膜を形成したのちエッチングし前記
第１の溝を埋めると共に前記第２の溝中の前記半導体基
板表面を露出させる工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287892A JP2625362B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
| US08/340,595 US5451541A (en) | 1993-11-17 | 1994-11-16 | Method for fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287892A JP2625362B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142572A true JPH07142572A (ja) | 1995-06-02 |
| JP2625362B2 JP2625362B2 (ja) | 1997-07-02 |
Family
ID=17723073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287892A Expired - Fee Related JP2625362B2 (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5451541A (ja) |
| JP (1) | JP2625362B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3504025B2 (ja) * | 1995-06-06 | 2004-03-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| FI114825B (fi) * | 2002-02-13 | 2004-12-31 | Vti Technologies Oy | Menetelmä kapasitiivisen anturin lämpötilariippuvuuden pienentämiseksi sekä kapasitiivinen anturirakenne |
| US20070249127A1 (en) * | 2006-04-24 | 2007-10-25 | Freescale Semiconductor, Inc. | Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same |
| US7670895B2 (en) | 2006-04-24 | 2010-03-02 | Freescale Semiconductor, Inc | Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer |
| US7491622B2 (en) * | 2006-04-24 | 2009-02-17 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a layer formed using an inductively coupled plasma |
| US7528078B2 (en) * | 2006-05-12 | 2009-05-05 | Freescale Semiconductor, Inc. | Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer |
-
1993
- 1993-11-17 JP JP5287892A patent/JP2625362B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-16 US US08/340,595 patent/US5451541A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2625362B2 (ja) | 1997-07-02 |
| US5451541A (en) | 1995-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970212 |
|
| LAPS | Cancellation because of no payment of annual fees |