JPH07142962A - 単安定マルチバイブレータ - Google Patents
単安定マルチバイブレータInfo
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- JPH07142962A JPH07142962A JP2409730A JP40973090A JPH07142962A JP H07142962 A JPH07142962 A JP H07142962A JP 2409730 A JP2409730 A JP 2409730A JP 40973090 A JP40973090 A JP 40973090A JP H07142962 A JPH07142962 A JP H07142962A
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Abstract
(57)【要約】
【目的】 一定周期Ｔ0で到来する入力信号を設定され
た遅延時間ＴDだけ遅延させて出力する単安定マルチバ
イブレータにおいて、従来、入力信号周期Ｔ0＜設定周
期ＴDの場合には、回路動作が安定しなかったのを安定
化する。 【構成】 入力端子（７）と、駆動回路（５）と、時定
数回路（２）と、レベル検出回路（３）と、フリップフ
ロップ回路（２０）と、論理回路（３０）と、により単
安定マルチバイブレータを構成し、前記論理回路（３
０）の出力側から遅延出力を取り出す。
た遅延時間ＴDだけ遅延させて出力する単安定マルチバ
イブレータにおいて、従来、入力信号周期Ｔ0＜設定周
期ＴDの場合には、回路動作が安定しなかったのを安定
化する。 【構成】 入力端子（７）と、駆動回路（５）と、時定
数回路（２）と、レベル検出回路（３）と、フリップフ
ロップ回路（２０）と、論理回路（３０）と、により単
安定マルチバイブレータを構成し、前記論理回路（３
０）の出力側から遅延出力を取り出す。
Description
【０００１】
【産業上の利用分野】本発明は、一定周期Ｔ0で到来す
るパルス幅ＴINの入力信号を或る設定された遅延時間Ｔ
Dだけ遅延させた遅延出力信号として出力する単安定マ
ルチバイブレータに関するものである。
るパルス幅ＴINの入力信号を或る設定された遅延時間Ｔ
Dだけ遅延させた遅延出力信号として出力する単安定マ
ルチバイブレータに関するものである。
【０００２】
【従来の技術】従来よりパルス信号の遅延手段として、
単安定マルチバイブレータ（以下モノマルチと略称す
る）が一般に用いられている。
単安定マルチバイブレータ（以下モノマルチと略称す
る）が一般に用いられている。
【０００３】図６に従来のモノマルチ回路の回路図を、
図７に図６の回路における要部の信号波形を示す。図６
において１はＩＣ端子、２は時定数回路、３はレベル検
出器、４は基準電圧源、５は駆動回路、６は制御回路、
７は入力端である。時定数回路２は可変抵抗８，抵抗
９，容量１０で構成される。
図７に図６の回路における要部の信号波形を示す。図６
において１はＩＣ端子、２は時定数回路、３はレベル検
出器、４は基準電圧源、５は駆動回路、６は制御回路、
７は入力端である。時定数回路２は可変抵抗８，抵抗
９，容量１０で構成される。
【０００４】レベル検出器３はトランジスタ１１〜１
４、抵抗１５，１６およびインバータ１７で構成され、
トランジスタ１１のベース電圧つまりＩＣ端子１の電圧
Ｖ1が、トランジスタ１２のベース電圧つまり基準電圧
Ｖ0より高くなると、インバータ１７の出力Ｓは論理的
なＨ（ハイ）レベルになる。基準電圧源４は抵抗１８，
１９の分割比で決まる電圧Ｖ0を出力する。制御回路６
はＲＳフリップフロップ（以下ＲＳ−ＦＦと略す）２０
のみで構成され、そのＳ入力端子にはレベル検出器３の
出力Ｓが、Ｒ入力端子には遅延されるべき入力信号ＩＮ
が接続され、その出力Ｑは次段の駆動回路５に印加され
る。駆動回路５は抵抗２１，２２とトランジスタ２３で
構成されている。出力端２４には信号Ｑが接続されてい
る。
４、抵抗１５，１６およびインバータ１７で構成され、
トランジスタ１１のベース電圧つまりＩＣ端子１の電圧
Ｖ1が、トランジスタ１２のベース電圧つまり基準電圧
Ｖ0より高くなると、インバータ１７の出力Ｓは論理的
なＨ（ハイ）レベルになる。基準電圧源４は抵抗１８，
１９の分割比で決まる電圧Ｖ0を出力する。制御回路６
はＲＳフリップフロップ（以下ＲＳ−ＦＦと略す）２０
のみで構成され、そのＳ入力端子にはレベル検出器３の
出力Ｓが、Ｒ入力端子には遅延されるべき入力信号ＩＮ
が接続され、その出力Ｑは次段の駆動回路５に印加され
る。駆動回路５は抵抗２１，２２とトランジスタ２３で
構成されている。出力端２４には信号Ｑが接続されてい
る。
【０００５】次に図６、図７を参照して動作を説明す
る。まず入力信号ＩＮが印加されていない定常時にはＲ
Ｓ−ＦＦ２０はセット状態にあり、したがってその出力
Ｑは図７（ｂ）に示されるようにＨレベルに、またトラ
ンジスタ２３はオン状態にあり、端子電圧Ｖ1は図７
（ｄ）に示されるように、Ｌ（ロー）レベルにある。
る。まず入力信号ＩＮが印加されていない定常時にはＲ
Ｓ−ＦＦ２０はセット状態にあり、したがってその出力
Ｑは図７（ｂ）に示されるようにＨレベルに、またトラ
ンジスタ２３はオン状態にあり、端子電圧Ｖ1は図７
（ｄ）に示されるように、Ｌ（ロー）レベルにある。
【０００６】今、入力端子ＩＮが入力端７に印加される
と、ＲＳ−ＦＦ２０はリセット状態となり出力ＱはＬレ
ベルになり、トランジスタ２３はオフ状態となり、この
結果、端子電圧Ｖ1は定時数回路２により定まる時定数
に従って徐々に上昇していく。
と、ＲＳ−ＦＦ２０はリセット状態となり出力ＱはＬレ
ベルになり、トランジスタ２３はオフ状態となり、この
結果、端子電圧Ｖ1は定時数回路２により定まる時定数
に従って徐々に上昇していく。
【０００７】端子電圧Ｖ1が或る基準電圧Ｖ0に達する
と、レベル検出器３の出力Ｓは図７（ｃ）に見られるよ
うにＬレベルからＨレベルに反転し、ＲＳ−ＦＦ２０を
セット状態に再び戻す。この結果、トランジスタ２３は
オンになり、端子電圧Ｖ1はＬレベルに、従って信号Ｓ
もＬレベルに戻る。このとき一般に、端子７に入力信号
ＩＮが印加された時点から出力端２４に出力が生じるま
でのパルス遅延量ＴDは入力信号ＩＮの周期Ｔ0より短か
く設定され、このときの各部信号の動作波形は図７の状
態（Ａ）において示される。
と、レベル検出器３の出力Ｓは図７（ｃ）に見られるよ
うにＬレベルからＨレベルに反転し、ＲＳ−ＦＦ２０を
セット状態に再び戻す。この結果、トランジスタ２３は
オンになり、端子電圧Ｖ1はＬレベルに、従って信号Ｓ
もＬレベルに戻る。このとき一般に、端子７に入力信号
ＩＮが印加された時点から出力端２４に出力が生じるま
でのパルス遅延量ＴDは入力信号ＩＮの周期Ｔ0より短か
く設定され、このときの各部信号の動作波形は図７の状
態（Ａ）において示される。
【０００８】ところが図６の回路で、可変抵抗８を変化
させ抵抗値を大きくしていくと、遅延量ＴDは徐々に大
きくなり、ついには図７の状態（Ｂ）において示される
ように入力信号ＩＮの周期Ｔ0以上に達し、遅延位相は
３６０°以上となる。この状態では入力信号ＩＮは分周
され、出力端２４における出力Ｑの周波数は変化してし
まう。また遅延量ＴDが、周期Ｔ0よりわずかに短く設定
され、容量１０の電荷がトランジスタ２３のオン抵抗の
ための瞬時放電ができなく、端子電圧Ｖ1が下降してい
る途中で入力信号ＩＮが印加される場合も、同様に所望
遅延量が得られない。
させ抵抗値を大きくしていくと、遅延量ＴDは徐々に大
きくなり、ついには図７の状態（Ｂ）において示される
ように入力信号ＩＮの周期Ｔ0以上に達し、遅延位相は
３６０°以上となる。この状態では入力信号ＩＮは分周
され、出力端２４における出力Ｑの周波数は変化してし
まう。また遅延量ＴDが、周期Ｔ0よりわずかに短く設定
され、容量１０の電荷がトランジスタ２３のオン抵抗の
ための瞬時放電ができなく、端子電圧Ｖ1が下降してい
る途中で入力信号ＩＮが印加される場合も、同様に所望
遅延量が得られない。
【０００９】すなわち図８に示される様に、入力信号Ｉ
Ｎの（イ）によりＲＳ−ＦＦ２０はリセット状態に反転
し、端子電圧Ｖ1はＬレベルに達する前に、再び上昇し
始める。この結果、設定遅延量ＴDに達する以前に端子
電圧Ｖ1は基準電圧Ｖ0に達し、その出力Ｑの遅延量
ＴD′は設定値と大きく異なる値となる。さらに次の入
力信号ＩＮの（ロ）により、出力Ｑの遅延量は設定値Ｔ
Dとなるが、次の入力信号ＩＮの（ハ）による遅延量は
短かくＴD′となる。つまり２種類の遅延量ＴDとＴD′
を繰返し出力することになり、安定な遅延は望めない。
Ｎの（イ）によりＲＳ−ＦＦ２０はリセット状態に反転
し、端子電圧Ｖ1はＬレベルに達する前に、再び上昇し
始める。この結果、設定遅延量ＴDに達する以前に端子
電圧Ｖ1は基準電圧Ｖ0に達し、その出力Ｑの遅延量
ＴD′は設定値と大きく異なる値となる。さらに次の入
力信号ＩＮの（ロ）により、出力Ｑの遅延量は設定値Ｔ
Dとなるが、次の入力信号ＩＮの（ハ）による遅延量は
短かくＴD′となる。つまり２種類の遅延量ＴDとＴD′
を繰返し出力することになり、安定な遅延は望めない。
【００１０】
【発明が解決しようとする課題】以上の様に設定遅延量
ＴDが入力信号の周期Ｔ0に近づくと出力信号Ｑはその遅
延時間が不安定となり、さらに設定遅延量ＴDを大きく
すると遂には入力信号ＩＮを分周してしまう。
ＴDが入力信号の周期Ｔ0に近づくと出力信号Ｑはその遅
延時間が不安定となり、さらに設定遅延量ＴDを大きく
すると遂には入力信号ＩＮを分周してしまう。
【００１１】つまり従来のモノマルチは、その動作範囲
を、 （イ）入力信号周期Ｔ0＞設定値時間ＴD （ロ）入力信号周期Ｔ0＜設定値時間ＴD （ハ）入力信号周期Ｔ0≒設定値時間ＴD の三つに分けて考えると、（ロ）と（ハ）において、動
作が不安定になるという問題があったわけである。なお
上記（ハ）の範囲というのは、正確に記載すれば、 （Ｔ0−ＴIN）＜ＴD＜Ｔ0 の範囲ということができる。ここでＴINは入力信号のパ
ルス幅である。本発明の目的は、上記（イ）の範囲にお
いては勿論、上記（ロ）の範囲においても、動作が安定
である如き単安定マルチバイブレータを提供することに
ある（ここでは、上記（ハ）の場合は、問題外としてい
る）。
を、 （イ）入力信号周期Ｔ0＞設定値時間ＴD （ロ）入力信号周期Ｔ0＜設定値時間ＴD （ハ）入力信号周期Ｔ0≒設定値時間ＴD の三つに分けて考えると、（ロ）と（ハ）において、動
作が不安定になるという問題があったわけである。なお
上記（ハ）の範囲というのは、正確に記載すれば、 （Ｔ0−ＴIN）＜ＴD＜Ｔ0 の範囲ということができる。ここでＴINは入力信号のパ
ルス幅である。本発明の目的は、上記（イ）の範囲にお
いては勿論、上記（ロ）の範囲においても、動作が安定
である如き単安定マルチバイブレータを提供することに
ある（ここでは、上記（ハ）の場合は、問題外としてい
る）。
【００１２】
【課題を解決するための手段】上記目的達成のため、本
発明では、図１に見られる如く、一定周期Ｔ0で到来す
るパルス幅ＴINの入力信号を或る設定された遅延時間Ｔ
Dだけ遅延させた遅延出力信号として出力する単安定マ
ルチバイブレータにおいて、入力信号が供給される入力
端子（７）と、駆動回路（５）と該駆動回路（５）に接
続されていて該駆動回路（５）の出力電圧を予め設定さ
れた時定数に従って変化させて出力とする時定数回路
（２）と、該時定数回路（２）による出力電圧が所定の
レベルに達したことを検出し、それによって出力信号を
発生するレベル検出回路（３）と、前記入力端子（７）
に供給された入力信号によって第１の状態へ移行し、前
記レベル検出回路（３）の出力信号により第２の状態へ
移行するフリップフロップ回路（２０）と、前記入力端
子（７）に供給された入力信号と前記フリップフロップ
回路（２０）の出力信号が供給され、前記フリップフロ
ップ回路（２０）が第１の状態にある際には、前記入力
端子（７）から供給された信号を前記駆動回路（５）へ
供給し、前記フリップフロップ回路（２０）が第２の状
態にある際には、該フリップフロップ回路（２０）から
供給された信号を前記駆動回路（５）へ供給する論理回
路（３０）と、を備え、前記論理回路（３０）の出力側
から遅延出力を取り出すこととした。
発明では、図１に見られる如く、一定周期Ｔ0で到来す
るパルス幅ＴINの入力信号を或る設定された遅延時間Ｔ
Dだけ遅延させた遅延出力信号として出力する単安定マ
ルチバイブレータにおいて、入力信号が供給される入力
端子（７）と、駆動回路（５）と該駆動回路（５）に接
続されていて該駆動回路（５）の出力電圧を予め設定さ
れた時定数に従って変化させて出力とする時定数回路
（２）と、該時定数回路（２）による出力電圧が所定の
レベルに達したことを検出し、それによって出力信号を
発生するレベル検出回路（３）と、前記入力端子（７）
に供給された入力信号によって第１の状態へ移行し、前
記レベル検出回路（３）の出力信号により第２の状態へ
移行するフリップフロップ回路（２０）と、前記入力端
子（７）に供給された入力信号と前記フリップフロップ
回路（２０）の出力信号が供給され、前記フリップフロ
ップ回路（２０）が第１の状態にある際には、前記入力
端子（７）から供給された信号を前記駆動回路（５）へ
供給し、前記フリップフロップ回路（２０）が第２の状
態にある際には、該フリップフロップ回路（２０）から
供給された信号を前記駆動回路（５）へ供給する論理回
路（３０）と、を備え、前記論理回路（３０）の出力側
から遅延出力を取り出すこととした。
【００１３】
【作用】本発明にかかる単安定マルチバイブレータは、 （イ）入力信号周期Ｔ0＞設定値時間ＴD （ロ）入力信号周期Ｔ0＜設定値時間ＴD の何れの範囲においても安定に動作することができる。
【００１４】
【実施例】次に本発明の実施例を説明するわけである
が、説明の順序として、前述の （イ）入力信号周期Ｔ0＞設定値時間ＴD （ロ）入力信号周期Ｔ0＜設定値時間ＴD （ハ）入力信号周期Ｔ0≒設定値時間ＴD の三つのどの範囲においても安全に動作する単安定マル
チバイブレータの実施例から説明する。
が、説明の順序として、前述の （イ）入力信号周期Ｔ0＞設定値時間ＴD （ロ）入力信号周期Ｔ0＜設定値時間ＴD （ハ）入力信号周期Ｔ0≒設定値時間ＴD の三つのどの範囲においても安全に動作する単安定マル
チバイブレータの実施例から説明する。
【００１５】図３は、かかる全範囲においても安定に動
作する単安定マルチバイブレータの一実施例を示すブロ
ック図である。同図の回路動作時の要部の信号波形を図
４に示す。図３において図６におけるのと同一機能のも
のは同一番号を付してある。ここで２５はレベル検出器
であり、制御回路６はＲＳ−ＦＦ２０，Ｄ−ＦＦ２６，
ＡＮＤ２７，ＮＡＮＤ２８〜３０およびインバータ３
１，３２で構成される。次に図３、図４を参照して動作
を説明する。
作する単安定マルチバイブレータの一実施例を示すブロ
ック図である。同図の回路動作時の要部の信号波形を図
４に示す。図３において図６におけるのと同一機能のも
のは同一番号を付してある。ここで２５はレベル検出器
であり、制御回路６はＲＳ−ＦＦ２０，Ｄ−ＦＦ２６，
ＡＮＤ２７，ＮＡＮＤ２８〜３０およびインバータ３
１，３２で構成される。次に図３、図４を参照して動作
を説明する。
【００１６】まず入力信号ＩＮの印加されていない定常
時には、モノマルチとしての動作は安定状態にあり、Ｒ
Ｓ−ＦＦ２０はセット状態に、Ｄ−ＦＦ２６のＱ出力は
Ｈレベルに、（Ｑバー）出力はＬレベルにある。このと
きＮＡＮＤ２９の入力は、入力信号ＩＮがＬレベルであ
ることよりＨレベルである。またＲＳ−ＦＦ２０はセッ
ト状態であり、その（Ｑバー）出力はＬレベルにある。
したがってＮＡＮＤ３０の出力Ｂは図４（ｆ）にみられ
るようにＨレベルにあり、したがって駆動回路５により
ＩＣ端子１の端子電圧Ｖ1は図４（ｈ）にみられるよう
にＬレベルにある。レベル検出器３，２５の出力は共に
Ｌレベルにある。
時には、モノマルチとしての動作は安定状態にあり、Ｒ
Ｓ−ＦＦ２０はセット状態に、Ｄ−ＦＦ２６のＱ出力は
Ｈレベルに、（Ｑバー）出力はＬレベルにある。このと
きＮＡＮＤ２９の入力は、入力信号ＩＮがＬレベルであ
ることよりＨレベルである。またＲＳ−ＦＦ２０はセッ
ト状態であり、その（Ｑバー）出力はＬレベルにある。
したがってＮＡＮＤ３０の出力Ｂは図４（ｆ）にみられ
るようにＨレベルにあり、したがって駆動回路５により
ＩＣ端子１の端子電圧Ｖ1は図４（ｈ）にみられるよう
にＬレベルにある。レベル検出器３，２５の出力は共に
Ｌレベルにある。
【００１７】まず図４の状態（Ａ）のように遅延量ＴD
が信号周期Ｔ0より短い場合を説明する。上記の定常状
態より入力信号ＩＮが、印加されると、ＡＮＤ２７の出
力Ｒは図４（ｃ）に示すように、Ｈレベルとなり、ＲＳ
−ＦＦ２０はリセット状態になる。同時にＤ−ＦＦ２６
はインバータ３２のＨレベル出力Ｄ（図４（ｂ）参照）
を取り込み、その（Ｑバー）出力はＨレベルを維持す
る。したがってＮＡＮＤ２９の出力はＨレベルを維持し
続けるが、ＲＳ−ＦＦ２０の（Ｑバー）はＨレベルに反
転することにより、ＮＡＮＤ３０の出力Ｂは図４（ｆ）
に示すようにＬレベルとなる。この結果、駆動回路５の
出力は開放状態となり、端子電圧Ｖ1は図４（ｈ）に示
すように上昇し始める。
が信号周期Ｔ0より短い場合を説明する。上記の定常状
態より入力信号ＩＮが、印加されると、ＡＮＤ２７の出
力Ｒは図４（ｃ）に示すように、Ｈレベルとなり、ＲＳ
−ＦＦ２０はリセット状態になる。同時にＤ−ＦＦ２６
はインバータ３２のＨレベル出力Ｄ（図４（ｂ）参照）
を取り込み、その（Ｑバー）出力はＨレベルを維持す
る。したがってＮＡＮＤ２９の出力はＨレベルを維持し
続けるが、ＲＳ−ＦＦ２０の（Ｑバー）はＨレベルに反
転することにより、ＮＡＮＤ３０の出力Ｂは図４（ｆ）
に示すようにＬレベルとなる。この結果、駆動回路５の
出力は開放状態となり、端子電圧Ｖ1は図４（ｈ）に示
すように上昇し始める。
【００１８】ここでレベル検出器３，２５には基準電圧
源４より相対的に高い基準電圧Ｖ0Hと相対的に低い基準
電圧Ｖ0Lが印加されている。端子電圧Ｖ1の上昇後間も
なくＶ1が低い基準電圧Ｖ0Lに達すると、レベル検出器
２５の出力はＨレベルになり、インバータ３２の出力Ｄ
を図４（ｂ）に示すようにＬレベルに反転する。
源４より相対的に高い基準電圧Ｖ0Hと相対的に低い基準
電圧Ｖ0Lが印加されている。端子電圧Ｖ1の上昇後間も
なくＶ1が低い基準電圧Ｖ0Lに達すると、レベル検出器
２５の出力はＨレベルになり、インバータ３２の出力Ｄ
を図４（ｂ）に示すようにＬレベルに反転する。
【００１９】さらに端子電圧Ｖ1が上昇し、高い基準電
圧Ｖ0Hに達すると、レベル検出器３の出力つまりＲＳ−
ＦＦ２０のＳ入力は図４（ｄ）に示すようにＨレベルと
なり、ＲＳ−ＦＦ２０はセットされ、そのＱ出力Ａは図
４（ｅ）に示すようにＨレベルに、（Ｑバー）出力をＬ
レベルに反転する。この結果、ＮＡＮＤ３０はその出力
ＢをＬレベルからＨレベルに反転し、図４（ｆ）に示す
ように出力する。この結果、駆動回路５により再び端子
電圧Ｖ1は図４（ｈ）にみられるように、Ｌレベルとな
る。このときＲＳ−ＦＦ２０の（Ｑバー）出力と、イン
バータ３１により反転された入力信号ＩＮとをＮＡＮＤ
２８に入力し、その出力ＯＵＴ（図４（ｇ）参照）が出
力端子２４に接続されている。
圧Ｖ0Hに達すると、レベル検出器３の出力つまりＲＳ−
ＦＦ２０のＳ入力は図４（ｄ）に示すようにＨレベルと
なり、ＲＳ−ＦＦ２０はセットされ、そのＱ出力Ａは図
４（ｅ）に示すようにＨレベルに、（Ｑバー）出力をＬ
レベルに反転する。この結果、ＮＡＮＤ３０はその出力
ＢをＬレベルからＨレベルに反転し、図４（ｆ）に示す
ように出力する。この結果、駆動回路５により再び端子
電圧Ｖ1は図４（ｈ）にみられるように、Ｌレベルとな
る。このときＲＳ−ＦＦ２０の（Ｑバー）出力と、イン
バータ３１により反転された入力信号ＩＮとをＮＡＮＤ
２８に入力し、その出力ＯＵＴ（図４（ｇ）参照）が出
力端子２４に接続されている。
【００２０】次に遅延量ＴDが信号周期Ｔ0より長く設定
された状態すなわち図４（Ｂ）の状態を説明する。この
状態では、端子電圧Ｖ1が高い基準電圧Ｖ0Hに達する以
前に、次の入力信号ＩＮが印加される。つまりレベル検
出器３の出力は常にＬレベルであり、ＲＳ−ＦＦ２０は
セット状態に反転することがない。このためＲＳ−ＦＦ
２０はリセット状態を持続し、Ｄ−ＦＦ２６はインバー
タ３２のＬレベル出力を取り込んでいる。つまりＮＡＮ
Ｄ２９の一方の入力はＨレベルであり、他方の入力には
入力信号ＩＮが接続されている。したがってＮＡＮＤ２
９の出力には入力信号ＩＮが反転されて出力されること
になり、この出力はＮＡＮＤ３０を介して出力Ｂとなり
駆動回路５に入力される。
された状態すなわち図４（Ｂ）の状態を説明する。この
状態では、端子電圧Ｖ1が高い基準電圧Ｖ0Hに達する以
前に、次の入力信号ＩＮが印加される。つまりレベル検
出器３の出力は常にＬレベルであり、ＲＳ−ＦＦ２０は
セット状態に反転することがない。このためＲＳ−ＦＦ
２０はリセット状態を持続し、Ｄ−ＦＦ２６はインバー
タ３２のＬレベル出力を取り込んでいる。つまりＮＡＮ
Ｄ２９の一方の入力はＨレベルであり、他方の入力には
入力信号ＩＮが接続されている。したがってＮＡＮＤ２
９の出力には入力信号ＩＮが反転されて出力されること
になり、この出力はＮＡＮＤ３０を介して出力Ｂとなり
駆動回路５に入力される。
【００２１】この結果、端子電圧Ｖ1は高い基準電圧Ｖ
0Hに達する前に、次の入力信号ＩＮにより一度Ｌレベル
まで下降し、次に入力信号ＩＮがＬレベルに反転すると
同時に再び上昇し始める。このとき入力信号ＩＮのパル
ス幅は、端子電圧Ｖ1が十分Ｌレベルに達するように選
定する。一方、ＮＡＮＤ２８には、インバータ３１の出
力つまり入力信号ＩＮの反転信号とＲＳ−ＦＦ２０の
（Ｑバー）出力が入力されている。このとき、ＲＳ−Ｆ
Ｆ２０のリセットＲ信号は入力されるが、それ以前より
ＲＳ−ＦＦ２０はリセット状態にあり、したがってこの
（Ｑバー）出力はＨレベルにある。この結果、ＮＡＮＤ
２８の出力つまり出力信号ＯＵＴには、入力信号ＩＮと
同様の波形が現れる。
0Hに達する前に、次の入力信号ＩＮにより一度Ｌレベル
まで下降し、次に入力信号ＩＮがＬレベルに反転すると
同時に再び上昇し始める。このとき入力信号ＩＮのパル
ス幅は、端子電圧Ｖ1が十分Ｌレベルに達するように選
定する。一方、ＮＡＮＤ２８には、インバータ３１の出
力つまり入力信号ＩＮの反転信号とＲＳ−ＦＦ２０の
（Ｑバー）出力が入力されている。このとき、ＲＳ−Ｆ
Ｆ２０のリセットＲ信号は入力されるが、それ以前より
ＲＳ−ＦＦ２０はリセット状態にあり、したがってこの
（Ｑバー）出力はＨレベルにある。この結果、ＮＡＮＤ
２８の出力つまり出力信号ＯＵＴには、入力信号ＩＮと
同様の波形が現れる。
【００２２】以上のように時定数回路２の時定数を変化
させて、その遅延予定時間が一周期Ｔ0以上に及ぶ場合
にも図７（Ｂ）のようにその周波数が変わることなく、
入力信号ＩＮの立ち上がりに対する出力信号ＯＵＴの立
ち上がり位相を、最大遅延量３６０゜まで安定させるこ
とができる。
させて、その遅延予定時間が一周期Ｔ0以上に及ぶ場合
にも図７（Ｂ）のようにその周波数が変わることなく、
入力信号ＩＮの立ち上がりに対する出力信号ＯＵＴの立
ち上がり位相を、最大遅延量３６０゜まで安定させるこ
とができる。
【００２３】次に設定遅延量ＴDをほぼ周期Ｔ0に等しく
設定した場合の波形図を図５に示す。この状態では、入
力信号ＩＮが印加される直前に端子電圧Ｖ1は図５
（ｈ）にみられるように高い基準電圧Ｖ0Hに達し、レベ
ル検出器３からＳ信号が出力され、従ってＲＳ−ＦＦ２
０は一旦セットされる。この結果、ＲＳ−ＦＦ２０の
（Ｑバー）出力はＬレベルに、ＮＡＮＤ３０の出力Ｂは
Ｈレベルとなる。従ってその後、端子電圧Ｖ1が低下し
て低い基準電圧Ｖ0Lに達する以前、つまりインバータ３
２の出力ＤがＬレベルの期間内（図５（ｄ）参照）に、
次の入力信号ＩＮが印加される。
設定した場合の波形図を図５に示す。この状態では、入
力信号ＩＮが印加される直前に端子電圧Ｖ1は図５
（ｈ）にみられるように高い基準電圧Ｖ0Hに達し、レベ
ル検出器３からＳ信号が出力され、従ってＲＳ−ＦＦ２
０は一旦セットされる。この結果、ＲＳ−ＦＦ２０の
（Ｑバー）出力はＬレベルに、ＮＡＮＤ３０の出力Ｂは
Ｈレベルとなる。従ってその後、端子電圧Ｖ1が低下し
て低い基準電圧Ｖ0Lに達する以前、つまりインバータ３
２の出力ＤがＬレベルの期間内（図５（ｄ）参照）に、
次の入力信号ＩＮが印加される。
【００２４】このときＤ−ＦＦ２６はＬレベル取り込む
が、ＡＮＤ２７の出力Ｒ（図５（ｃ）参照）はＬレベル
を維持する。つまりＲＳ−ＦＦ２０はセット状態を維持
し、Ｄ−ＦＦ２６の（Ｑバー）出力はＨレベルを維持す
る。その直後、端子電圧Ｖ1が更に低下して低い基準電
圧Ｖ0Lに達すると、インバータ３２の出力Ｄは図５
（ｂ）にみられるようにＨレベルに変化し、入力信号Ｉ
ＮもＨレベルであることにより、信号Ｒも同じく図５
（ｃ）にみられるようにＨレベルとなり、ＲＳ−ＦＦ２
０はリセットされる。
が、ＡＮＤ２７の出力Ｒ（図５（ｃ）参照）はＬレベル
を維持する。つまりＲＳ−ＦＦ２０はセット状態を維持
し、Ｄ−ＦＦ２６の（Ｑバー）出力はＨレベルを維持す
る。その直後、端子電圧Ｖ1が更に低下して低い基準電
圧Ｖ0Lに達すると、インバータ３２の出力Ｄは図５
（ｂ）にみられるようにＨレベルに変化し、入力信号Ｉ
ＮもＨレベルであることにより、信号Ｒも同じく図５
（ｃ）にみられるようにＨレベルとなり、ＲＳ−ＦＦ２
０はリセットされる。
【００２５】つまりＲＳ−ＦＦ２０の（Ｑバー）出力は
Ｌレベルに反転する。このときＮＡＮＤ２９の入力はＤ
−ＦＦ２６の（Ｑバー）出力がＨレベル、入力信号ＩＮ
がＨレベルであり、従ってＮＡＮＤ２９の出力はＬレベ
ルである。つまりＲＳ−ＦＦ２０の（Ｑバー）出力がＨ
レベルに反転しても、ＮＡＮＤ２９のＬレベルにより、
ＮＡＮＤ３０の出力ＢはＨレベルを維持する。このとき
ＮＡＮＤ３０の出力Ｂは図５（ｆ）に示すように、端子
電圧Ｖ1が高い基準電圧Ｖ0Hに達してから、入力信号Ｉ
Ｎの立ち下がり端までＨレベルを持続する。これにより
端子電圧Ｖ1は十分にＬレベルに達することができ、安
定な動作を繰り返す。
Ｌレベルに反転する。このときＮＡＮＤ２９の入力はＤ
−ＦＦ２６の（Ｑバー）出力がＨレベル、入力信号ＩＮ
がＨレベルであり、従ってＮＡＮＤ２９の出力はＬレベ
ルである。つまりＲＳ−ＦＦ２０の（Ｑバー）出力がＨ
レベルに反転しても、ＮＡＮＤ２９のＬレベルにより、
ＮＡＮＤ３０の出力ＢはＨレベルを維持する。このとき
ＮＡＮＤ３０の出力Ｂは図５（ｆ）に示すように、端子
電圧Ｖ1が高い基準電圧Ｖ0Hに達してから、入力信号Ｉ
Ｎの立ち下がり端までＨレベルを持続する。これにより
端子電圧Ｖ1は十分にＬレベルに達することができ、安
定な動作を繰り返す。
【００２６】以上のように遅延時間ＴDが一周期Ｔ0に近
づいた場合にも図８のように次の遅延時間が変化するこ
となく、安定に周期Ｔ0より少し短い遅延量ＴDを確保す
ることができる。このとき出力信号ＯＵＴ（図５
（ｇ））はＮＡＮＤ３０の出力Ｂ（図５（ｆ））と同一
波形となる。また図４の波形図においても出力信号ＯＵ
Ｔの立ち上がりと信号Ｂの立ち上がりの位相は全く等し
く、従って駆動回路５に供給する信号Ｂを出力信号とし
ても良い。
づいた場合にも図８のように次の遅延時間が変化するこ
となく、安定に周期Ｔ0より少し短い遅延量ＴDを確保す
ることができる。このとき出力信号ＯＵＴ（図５
（ｇ））はＮＡＮＤ３０の出力Ｂ（図５（ｆ））と同一
波形となる。また図４の波形図においても出力信号ＯＵ
Ｔの立ち上がりと信号Ｂの立ち上がりの位相は全く等し
く、従って駆動回路５に供給する信号Ｂを出力信号とし
ても良い。
【００２７】次に、本出願において直接の目的とする、
上述の上記（イ）の範囲及び上記（ロ）の範囲において
のみ動作が安定である如き単安定マルチバイブレータの
一実施例を説明する。図１は、かかる実施例を示すブロ
ック図である。同図を参照すれば、同図に示す回路構成
は、上述の図３の実施例から、上述の上記（イ）の範囲
及び上記（ロ）の範囲においてのみ動作している回路要
素だけを取り出して示したに過ぎないものであることが
理解されるであろう。よって図１については、これ以上
説明の必要はないであろう。
上述の上記（イ）の範囲及び上記（ロ）の範囲において
のみ動作が安定である如き単安定マルチバイブレータの
一実施例を説明する。図１は、かかる実施例を示すブロ
ック図である。同図を参照すれば、同図に示す回路構成
は、上述の図３の実施例から、上述の上記（イ）の範囲
及び上記（ロ）の範囲においてのみ動作している回路要
素だけを取り出して示したに過ぎないものであることが
理解されるであろう。よって図１については、これ以上
説明の必要はないであろう。
【００２８】図２は、図１と全く等価な実施例を示すブ
ロック図である。何故ならば、図１におけるインバータ
３１は、この場合、ナンドゲート２９と回路的に等価で
あるので、ナンドゲート３０の両入力とナンドゲート２
８の両入力とは全く同じであり、従ってナンドゲート３
０の出力もナンドゲート２８の出力も同じはずだからで
ある。にもかかわらず、図１に示す如く、図２に比較し
て余分な回路素子３１，２８を設けて図２と同じ回路を
実現するのは、出力ＯＵＴを取り出すための出力回路
を、ナンドゲート３０の出力側とは別に設ける方が、回
路設計上（保護回路などを付加する場合）好都合な場合
があるからである。以上で図１と図２の各実施例の関係
が理解されたであろう。
ロック図である。何故ならば、図１におけるインバータ
３１は、この場合、ナンドゲート２９と回路的に等価で
あるので、ナンドゲート３０の両入力とナンドゲート２
８の両入力とは全く同じであり、従ってナンドゲート３
０の出力もナンドゲート２８の出力も同じはずだからで
ある。にもかかわらず、図１に示す如く、図２に比較し
て余分な回路素子３１，２８を設けて図２と同じ回路を
実現するのは、出力ＯＵＴを取り出すための出力回路
を、ナンドゲート３０の出力側とは別に設ける方が、回
路設計上（保護回路などを付加する場合）好都合な場合
があるからである。以上で図１と図２の各実施例の関係
が理解されたであろう。
【００２９】
【発明の効果】以上述べたように、本発明によれば、 （イ）入力信号周期Ｔ0＞設定値時間ＴD （ロ）入力信号周期Ｔ0＜設定値時間ＴD の何れの範囲においても安定に動作する単安定マルチバ
イブレータを提供できるという利点がある。
イブレータを提供できるという利点がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図２は図１と等価な別の実施例を示すブロック
図である。
図である。
【図３】図１の実施例を包含した他の実施例を示すブロ
ック図である。
ック図である。
【図４】図３に示した実施例の回路動作時の或る条件下
での要部の信号波形を示す波形図である。
での要部の信号波形を示す波形図である。
【図５】図３に示した実施例の回路動作時の他の条件下
での要部の信号波形を示す波形図である。
での要部の信号波形を示す波形図である。
【図６】従来の単安定マルチバイブレータの構成を示す
回路図である。
回路図である。
【図７】図６に示した従来の単安定マルチバイブレータ
における要部の信号波形を示す波形図である。
における要部の信号波形を示す波形図である。
【図８】図７と同様な波形図である。
２…時定数回路、３…レベル検出回路、５…駆動回路、
７…入力端子、２０…フリップフロップ回路、３０…論
理回路。
７…入力端子、２０…フリップフロップ回路、３０…論
理回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 克彦 茨城県勝田市大字稲田1410番地 株式会社 日立製作所東海工場内 (72)発明者 手嶋 恒彦 茨城県勝田市大字稲田1410番地 株式会社 日立製作所東海工場内
Claims (2)
- 【請求項１】 一定周期Ｔ0で到来するパルス幅ＴINの
入力信号を或る設定された遅延時間ＴDだけ遅延させた
遅延出力信号として出力する単安定マルチバイブレータ
において、 入力信号が供給される入力端子（７）と、 駆動回路（５）と該駆動回路（５）に接続されていて該
駆動回路（５）の出力電圧を予め設定された時定数に従
って変化させて出力とする時定数回路（２）と、 該時定数回路（２）による出力電圧が所定のレベルに達
したことを検出し、それによって出力信号を発生するレ
ベル検出回路（３）と、 前記入力端子（７）に供給された入力信号によって第１
の状態へ移行し、前記レベル検出回路（３）の出力信号
により第２の状態へ移行するフリップフロップ回路（２
０）と、 前記入力端子（７）に供給された入力信号と前記フリッ
プフロップ回路（２０）の出力信号が供給され、前記フ
リップフロップ回路（２０）が第１の状態にある際に
は、前記入力端子（７）から供給された信号を前記駆動
回路（５）へ供給し、前記フリップフロップ回路（２
０）が第２の状態にある際には、該フリップフロップ回
路（２０）から供給された信号を前記駆動回路（５）へ
供給する論理回路（３０）と、 を備え、前記論理回路（３０）の出力側から遅延出力を
取り出すことを特徴とする単安定マルチバイブレータ。 - 【請求項２】 請求項１に記載の単安定マルチバイブレ
ータにおいて、前記入力端子（７）に供給された入力信
号と前記フリップフロップ回路（２０）の出力信号が供
給され、前記フリップフロップ回路（２０）が第１の状
態にある際には、前記入力端子（７）から供給された信
号を出力し、前記フリップフロップ回路（２０）が第２
の状態にある際には、該フリップフロップ回路（２０）
から供給された信号を出力する第２の論理回路（２８）
を設けておき、前記論理回路（３０）の出力側から遅延
出力を取り出す代わりに、該第２の論理回路（２８）の
出力側から遅延出力を取り出すことを特徴とする単安定
マルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2409730A JPH07142962A (ja) | 1990-12-11 | 1990-12-11 | 単安定マルチバイブレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2409730A JPH07142962A (ja) | 1990-12-11 | 1990-12-11 | 単安定マルチバイブレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142962A true JPH07142962A (ja) | 1995-06-02 |
Family
ID=18519021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2409730A Pending JPH07142962A (ja) | 1990-12-11 | 1990-12-11 | 単安定マルチバイブレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142962A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586619A (ja) * | 1981-07-03 | 1983-01-14 | Hitachi Ltd | 単安定マルチバイブレ−タ |
-
1990
- 1990-12-11 JP JP2409730A patent/JPH07142962A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586619A (ja) * | 1981-07-03 | 1983-01-14 | Hitachi Ltd | 単安定マルチバイブレ−タ |
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