JPH07151825A

JPH07151825A - 半導体集積回路

Info

Publication number: JPH07151825A
Application number: JP5296826A
Authority: JP
Inventors: Seiji Takenobu; 聖児武信
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-11-26
Filing date: 1993-11-26
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】テストパターン生成時間及びテスト時間が削減
され、かつテスト専用端子が必要とされることなくテス
ト容易化が図られた半導体集積回路を提供する。【構成】出力バッファ１３ａ，１３ｂと、リセット端子
１５と、入力端子１６と、入力側が内部回路１１及び入
力端子１６と接続されるとともに出力側が出力バッファ
１３ａ，１３ｂそれぞれの入力側と接続され、システム
リセット信号の有無に応じて入力端子１６の信号もしく
は内部回路１１の信号を出力側に伝達するマルチプレク
サ１２ａ，１２ｂとを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、出力バッファのＤＣレベルのテストの容
易化が図られた半導体集積回路に関する。

【０００２】

【従来の技術】従来より半導体積回路のテストの一環と
して、半導体集積回路の出力バッファを介して出力端子
に出力される信号のＤＣレベルをテストし、半導体集積
回路の良否判断をするテスト方法が採られている。この
テスト方法の１つとして、全ての出力端子に’Ｈ’レベ
ルと’Ｌ’レベルとの双方が出力されるテストパターン
を予め作成しておき、これらのパターンを半導体集積回
路に印加して全ての出力端子に出力される信号のＤＣレ
ベルをテストする方法が提案されている。しかし、近年
の半導体集積回路の高集積化に伴い、テストパターンが
複雑化し、テストパターン数も膨大になり、これに伴い
テストパターン生成時間およびテスト時間が共に増大
し、この結果、テストコストの負担が増大している。そ
こで、テストパターン生成時間及びテスト時間を増大さ
せずに、半導体集積回路の出力端子に出力される信号の
ＤＣレベルをテストする方法が提案されている。そのう
ちの１つとして、例えば、図５に示されているようなテ
スト方法が提案されている。

【０００３】図５は、従来の半導体集積回路の入出力部
を示した回路図である。ＤＣモード専用端子５１に’
Ｌ’レベルの信号が入力されると、各マルチプレクサ１
２ａ，１２ｂは、内部回路１１の各出力信号を出力し、
各マルチプレクサ１２ａ，１２ｂから出力された内部回
路の出力信号は出力バッファ１３ａ，１３ｂを経由して
各出力端子１４ａ，１４ｂに出力される。一方、ＤＣモ
ード専用端子５１に’Ｈ’レベルの信号が入力される
と、各マルチプレクサ１２ａ，１２ｂはＤＣデータ専用
端子５２に入力された信号を出力し、マルチプレクサ１
２ａ，１２ｂから出力された信号は出力バッファ１３
ａ，１３ｂを経由して各出力端子１４ａ，１４ｂに出力
される。したがって、ＤＣモード専用端子５１を’Ｈ’
レベルに保ちながら、ＤＣデータ専用端子５２に’Ｈ’
レベルと’Ｌ’レベルの信号を入力して半導体集積回路
の出力端子１４ａ，１４ｂに出力された信号を確認する
ことにより、出力バッファ１３ａ，１３ｂから出力され
る信号のＤＣレベルのテストが実行される。

【０００４】

【発明が解決しようとする課題】図５に示す従来の半導
体集積回路においては、出力バッファ１３ａ，１３ｂの
テストを、内部回路１１とは切り離して実行することが
できるため、テストパターン生成時間及びテスト時間は
削減されるものの、ＤＣモード専用端子５１及びＤＣデ
ータ専用端子５２というテスト専用端子が必要とされ
る。このため全ての入出力端子がアサインされている半
導体集積回路の場合には、これらテスト専用端子を備え
ることは不可能であるという問題がある。

【０００５】本発明は、上記事情に鑑み、テストパター
ン生成時間及びテスト時間が削減され、かつテスト専用
端子を必要とすることなくテスト容易化が図られた半導
体集積回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成する本発
明の第１の半導体集積回路は、（１）半導体チップの内部に配置された内部回路の出力
信号をその半導体チップの出力ピンに伝達する出力バッ
ファ（２）上記内部回路のイニシャライズを実行するシステ
ムリセット信号が入力されるリセット端子（３）上記内部回路の入力信号が入力される入力端子（４）入力側が上記内部回路及び上記入力端子と接続さ
れると共に出力側が上記出力バッファの入力側と接続さ
れ、上記システムリセット信号の有無に応じて、上記入
力信号もしくは上記出力信号を出力側に伝達するマルチ
プレクサを備えたことを特徴とするものである。

【０００７】また、上記目的を達成するための本発明の
第２の半導体集積回路は、（１）半導体チップの内部に配置された内部回路の出力
信号をその半導体チップの出力ピンに伝達する出力バッ
ファ（２）上記内部回路のイニシャライズを実行するシステ
ムリセット信号が入力されるリセット端子（３）上記内部回路の入力信号が入力される入力端子（４）上記システムリセット信号の入力によりリセット
状態が解除され、上記入力端子からのパルス信号の入力
に応じてモードが循環的に変化し、リセット状態が解除
された時点における第１のモードを含む少なくとも３つ
のモードを識別するモード識別信号を出力する複数のモ
ード識別端子を備えたステートマシン（５）入力側が上記内部回路及び上記複数のモード識別
端子の１つと接続されると共に出力側が上記出力バッフ
ァの入力側と接続され、上記第１のモードを表わす上記
モード識別信号及び第１のモードを除く２つの各モード
を表わす上記モード識別信号に応じて、それぞれ、上記
出力信号、上記複数のモード識別端子の１つから出力さ
れる論理レベルの一方及び他方を表わす信号を出力側に
伝達するマルチプレクサを備えたことを特徴とするもの
である。

【０００８】

【作用】本発明の第１の半導体集積回路は、上記構成に
より、リセット端子及び入力端子にテストのための信号
が入力されるため、テスト専用端子を備えることなく有
効なテストを行うことができる。また、本発明の第２の
半導体集積回路は、入力端子から入力されたパルス信号
によりステートマシンのモードが切り換わり、ステート
マシンからテストに必要な信号が出力されるため、テス
ト専用端子を備えることなく有効なテストを行うことが
できる。さらに、システムリセット信号が入力された時
点においては内部回路の信号が出力されるため、この半
導体集積回路がイニシャライズされたときに、この半導
体集積回路から出力される信号が一義的に定まり、した
がってこの半導体集積回路の周辺回路を設計する場合
に、この半導体集積回路のイニシャライズ時の出力信号
を用いて周辺回路をイニシャライズすることができる。
例えば、周辺回路がモータの駆動回路であった場合に、
この半導体集積回路のイニシャライズ時の出力信号をモ
ータの停止のための信号として用いた場合に、半導体集
積回路のイニシャライズ時にモータがいきなり回転して
しまうこと等の不用意な事故が防止される。

【０００９】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の第１の半導体集積回路の一実施例の、回
路の一部を示した回路図である。この回路図に示された
回路は、内部回路１１、２つのマルチプレクサ１２ａ，
１２ｂ，２つの出力バッファ１３ａ，１３ｂ、２つの入
力バッファ１８ａ，１８ｂ，２つの出力端子１４ａ，１
４ｂ，リセット端子１５及び入力端子１６より構成され
ている。

【００１０】入力端子１６は、入力バッファ１８ｂを介
して内部回路１１及び各マルチプレクサ１２ａ，１２ｂ
の入力端子’０’と接続されている。また各マルチプレ
クサ１２ａ，１２ｂの入力端子’１’は、内部回路１１
と接続されている。さらに各マルチプレクサ１２ａ，１
２ｂの出力側は出力バッファ１３ａ，１３ｂを介して各
出力端子１４ａ，１４ｂと接続されている。

【００１１】リセット端子１５には、内部回路１１のイ
ニシャライズを実行するシステムリセット信号が入力さ
れる。このリセット端子１５は、入力バッファ１８ａを
介して内部回路１１及び各マルチプレクサ１２ａ，１２
ｂの制御端子と接続されている。尚、各入力バッファ１
３ａ，１３ｂと各出力バッファ１８ａ，１８ｂは、半導
体集積回路の内部素子を保護し、かつ外部インターフェ
ースとのマッチングをするために備えられている。

【００１２】システムリセット信号は、’Ｌ’レベルが
内部回路がリセットされるシステムリセット状態を表わ
しており、’Ｈ’レベルが内部回路が動作される動作状
態を表わしている。’Ｈ’レベルの信号がリセット端子
１５に入力されると、この’Ｈ’レベルの信号が入力バ
ッファ１８ａを介して内部回路１１に伝達され、内部回
路１１を動作状態にする。さらにこの’Ｈ’レベルの信
号がやはり入力バッファ１８ａを介して各マルチプレク
サ１２ａ，１２ｂの制御端子に入力され、これにより、
各マルチプレクサ１２ａ，１２ｂは、入力端子‘１’に
入力された信号を出力端子に伝達し、したがって入力端
子’１’側の内部回路１１の信号が出力バッファ１３
ａ，１３ｂを介して各出力端子１４ａ，１４ｂに出力さ
れる。

【００１３】また、入力端子１６に入力された信号は、
入力バッファ１８ｂを介して内部回路１１に伝達され
る。さらに、入力端子１６に入力された信号は、各マル
チプレクサ１２ａ，１２ｂの入力端子’０’にも入力さ
れる。ただし、リセット端子１５に動作状態を表わす’
Ｈ’レベルが入力されているときは、入力端子’０’に
入力された信号は、マルチプレクサ１２ａ，１２ｂの出
力側には伝達されず、マルチプレクサ１２ａ，１２ｂか
らは、前述したように、内部回路１１の出力信号が出力
される。

【００１４】このようにリセット端子１５に’Ｈ’レベ
ルの信号が入力されている場合は、内部回路１１の出力
信号がそのまま出力端子１４ａ，１４ｂ，に出力され、
また入力端子１６に入力された信号もそのまま内部回路
１１に伝達され、したがってこの半導体集積回路は、通
常の動作状態にある。一方、リセット端子１５にイニシ
ャライズを実行する’Ｌ’レベルの信号が入力される
と、この’Ｌ’レベルの信号が入力バッファ１８ａを介
して内部回路１１に入力され、内部回路１１はイニシャ
ライズ状態になる。

【００１５】このイニシャライズ状態を利用して、各出
力端子１４ａ，１４ｂに出力された信号によりＤＣレベ
ルのテストを実行するのが本実施例の特徴の１つであ
る。即ち、リセット端子１５に入力された’Ｌ’レベル
の信号は、入力バッファ１８ａを介して各マルチプレク
サ１２ａ，１２ｂの制御端子に入力され、これにより各
マルチプレクサ１２ａ，１２ｂは入力端子’０’に入力
されている信号を選択して、各出力端子１４ａ，１４ｂ
に出力する。ここで、入力端子１６にテストデータとし
て’Ｈ’レベルの信号と’Ｌ’レベルの信号を順次入力
することにより、各出力端子１４ａ，１４ｂにはこれら
入力された信号に応じた信号が出力されるため、各出力
端子１４ａ、１４ｂに出力された信号によりＤＣレベル
をテストすることができる。

【００１６】図２は、本発明の第２の半導体集積回路の
一実施例の回路の一部を示した回路図である。この回路
図には、内部回路１１、２つのマルチプレクサ１２ａ，
１２ｂ、２つの出力バッファ１３ａ，１３ｂ、３つの入
力バッファ１８ａ，１８ｂ，１８ｃ、ステートマシン２
１、オアゲート２２、２つの出力端子１４ａ，１４ｂ、
リセット端子１５、入力端子１６、及びクロック端子１
７が示されている。

【００１７】リセット端子１５は、入力バッファ１８ａ
を介して内部回路１１と接続され、さらにオアゲート２
２を介して後述するステートマシン２１のリセット端子
にも接続されている。入力端子１６は入力バッファ１８
ｂを介して内部回路１１及びステートマシン２１のクロ
ック端子に接続されている。またシステムクロック信号
を入力するクロック端子１７は、入力バッファ１８ｃを
介して内部回路１１に接続され、またオアゲート２２を
介してステートマシン２１のリセット端子に接続されて
いる。この内部回路１１は、クロック端子１７に入力さ
れたシステムクロック信号に同期して動作する。また、
ステートマシン２１は、リセット端子１５に入力される
‘Ｈ’レベルの信号およびクロック端子１７に入力され
るシステムクロック信号の’Ｌ’レベルの信号によりリ
セットされる。本実施例では、システムクロック信号に
よってもステートマシンをリセットするように構成した
ため、テストパターンの切り換え時等にステートマシン
２１のクロック端子に不用意なパルスが印加されても、
ステートマシン２１の状態の変化が防止される。

【００１８】ステートマシン２１がリセット状態にある
場合には、ステートマシン２１のモード’０’端子とモ
ード’１’端子には、双方とも、’Ｌ’レベルの信号が
出力される。また、ステートマシン２１は、入力端子１
６に入力されたパルス信号のパルス数に応じてモード’
０’端子とモード’１’端子に出力される信号を循環的
に変化させる。モード’０’端子は各マルチプレクサ１
２ａ，１２ｂの入力端子’１’と接続され、モード’
１’端子は各マルチプレクサ１２ａ，１２ｂの制御端子
と接続されている。また、各マルチプレクサ１２ａ，１
２ｂの入力端子’０’は内部回路１１と接続されてい
る。これにより、各マルチプレクサ１２ａ，１２ｂは、
モード’１’端子に’Ｌ’レベルの信号が出力されると
内部回路１１の出力信号を出力端子１４ａ，１４ｂに出
力し、モード’１’端子に’Ｈ’レベルの信号が出力さ
れるとモード’０’端子の出力信号を出力端子１４ａ，
１４ｂに出力する。

【００１９】システムリセット状態が解除された状態、
即ち動作状態を表わす’Ｈ’レベルの信号がリセット端
子１５に入力されると、この’Ｈ’レベルの信号が入力
バッファ１８ａを介して内部回路１１に伝達され、内部
回路１１を動作状態にする。さらにこの’Ｈ’レベルの
信号がオアゲート２２を介してステートマシン２１をリ
セットし、モード’０’端子とモード’１’端子にはと
もに’Ｌ’レベルの信号が出力される。これにより各マ
ルチプレクサ１２ａ，１２ｂは内部回路１１の出力信号
を各出力端子１４ａ，１４ｂに出力する。

【００２０】このように、リセット端子１５に’Ｈ’レ
ベルの信号が入力されている場合には、ステートマシン
２１はリセット状態に保持され、内部回路１１の出力信
号が各出力端子１４ａ，１４ｂに出力される。また、入
力端子１６に入力された信号も内部回路１１に伝達さ
れ、かつクロック端子１７に入力されたシステムクロッ
ク信号も内部回路１１に伝達され、この半導体集積回路
は通常の動作状態にある。

【００２１】リセット端子１５に、イニシャライズを実
行する’Ｌ’レベルの信号が入力されると、この’Ｌ’
レベルの信号が入力バッファ１８ａを介して内部回路１
１に入力され、内部回路１１はイニシャライズされる。
また、リセット端子１５が’Ｌ’レベルに変化した時点
では、ステートマシン２１のモード’０’端子，モー
ド’１’端子の出力はともに’Ｌ’レベルにあり、した
がって、内部回路１１の出力が各出力端子１４ａ，１４
ｂに出力される。このことが本実施例の特徴の１つであ
り、これにより、前述したように、電源投入時等にシス
テムリセット信号が入力されても誤動作することのない
周辺回路が設計できる。

【００２２】リセット端子１５に、ひき続き’Ｌ’レベ
ルの信号を入力したまま、クロック端子１７に’Ｈ’レ
ベルの信号を入力し、入力端子１６にパルスを順次入力
すると、後述するように、ステートマシン２１のモー
ド’１’端子から出力される信号が’Ｈ’レベルに変化
し、各出力端子１４ａ，１４ｂから’Ｈ’レベルや’
Ｌ’レベルの信号が出力される。これにより出力信号の
ＤＣレベルのテストが実行される。

【００２３】図３は、図２に示すステートマシン２１の
モードの循環的な変化を示した図である。ステートマシ
ン２１のモード’０’端子とモード’１’端子が循環的
に変化する状態を図３を参照して説明する。リセット端
子１５に’Ｌ’レベルの信号が入力された時点では、ス
テートマシン２１のモード’０’端子とモード端子’
１’はともに’Ｌ’レベルであり、図３に示すノーマル
状態を表わすモード‘００’にある。また、内部回路１
１（図２参照）は、イニシャライズされており、各出力
端子１４ａ，１４ｂにはイニシャライズ状態の内部回路
１１の出力信号が出力される。

【００２４】入力端子１６にパルスが１つだけ印加され
るとステートマシン２１のモード’０’端子には’Ｈ’
レベル、モード’１’端子には’Ｌ’レベルの信号が出
力され、引き続きノーマル状態を表わすモード‘０１’
となり、各出力端子１４ａ，１４ｂにはやはり内部回路
１１の信号が出力される。入力端子１６にもう１つパル
スが印加されると、ステートマシン２１のモード’０’
端子とモード’１’端子には共に’Ｈ’レベルの信号が
出力され、図３に示すＤＣ１状態を表わすモード‘１
１’になる。この場合には、モード’０’端子に出力さ
れている’Ｈ’レベルの信号が各出力端子１４ａ，１４
ｂに伝達される。さらに入力端子１６にパルスがもう１
つ印加されると、ステートマシン２１のモード’０’端
子には、’Ｌ’レベルの信号が出力され、モード’１’
端子には’Ｈ’レベルの信号が出力され、図３に示すＤ
Ｃ０の状態を表わすモード‘１０’になる。この場合に
は、モード’０’端子に出力されている’Ｌ’レベルの
信号が各出力信号１４ａ，１４ｂに伝達される。これら
の４つのモードはパルスが印加される毎に循環的に繰り
返されＤＣ１モードとＤＣ０モードにおいて各出力端子
１４ａ，１４ｂにモード’０’端子に出力された信号が
出力され、各出力端子１４ａ，１４ｂに出力された信号
のＤＣレベルのテストが行われる。

【００２５】図４は、図２に示す回路のタイミングチャ
ートを示した図である。（ａ），（ｂ），（ｃ）は、そ
れぞれ、ステートマシン２１のリセット端子に印加され
るリセット信号、ステートマシン２１のクロック端子に
印加されるパルス信号、および各出力端子１４ａ，１４
ｂに出力される信号を示している。（ａ）に示すリセッ
ト信号が’Ｈ’レベルの場合には、内部回路１１のリセ
ット状態は解除されているため、内部回路１１は通常の
動作状態にあり、一方ステートマシン２１はリセット状
態にあり、内部回路１１の動作信号がそのまま各出力端
子１４ａ，１４ｂに出力されている。次に、リセット信
号が’Ｌ’レベルに変化すると内部回路１１はイニシャ
ライズされ、一方、ステートマシン２１はリセット状態
を抜け出して前述した図３に示すノーマル状態を表わす
モード‘００’となり、イニシャライズされた内部回路
１１の出力信号が出力される。次に（ｂ）に示す最初の
パルスがステートマシン２１のクロック端子に印加され
ると、図３に示すノーマル状態を表わすモード‘０１’
となり、やはりそのまま内部回路１１の出力信号が出力
される。さらにパルスが印加されるとこのパルスの立上
りエッジにより図３に示すＤＣ状態を表わすモード１１
となり、各出力端子１４ａ，１４ｂに’Ｈ’レベルの信
号が出力される。パルスがさらに印加されると、図３に
示すＤＣ０状態を表わすモード１０となり各出力端子１
４ａ，１４ｂに’Ｌ’レベルの信号が出力される。この
ようにして、各出力端子１４ａ，１４ｂに出力された出
力信号のＤＣレベルのテストが実行される。

【００２６】

【発明の効果】以上説明したように、本発明の第１の半
導体集積回路は、リセット端子と入力端子がテスト端子
として使用されるため、専用のテスト端子を備えること
なく簡単なテストパターンにより、有効なテストがで
き、テストの容易化及びテストコストの削減が図られ
る。

【００２７】また、本発明の第２の半導体集積回路は、
リセット端子，入力端子及びステートマシンを備えてい
るので専用のテスト端子を設けることなく簡単なパター
ンにより有効なテストができ、やはりテストの容易化及
びテストコストが削減される。さらに、イニシャライズ
時に内部回路の信号が出力されるため、周辺回路が不用
意な動作をすることが防止される。

【図面の簡単な説明】

【図１】本発明の第１の半導体集積回路の一実施例の回
路の一部を示した回路図である。

【図２】本発明の第２の半導体集積回路の一実施例の回
路の一部を示した回路図である。

【図３】図２に示すステートマシンのモードの循環的な
変化を示した図である。

【図４】図２に示す回路のタイミングチャートを示した
図である。

【図５】従来の半導体集積回路の一部を示した回路図で
ある。

【符号の説明】

１１内部回路１２ａ，１２ｂマルチプレクサ１３ａ，１３ｂ出力バッファ１４ａ，１４ｂ出力端子１５リセット端子１６入力端子１７クロック端子１８ａ，１８ｂ，１８ｃ入力バッファ２１ステートマシン２２オアゲート

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】半導体チップの内部に配置された内部回
路の出力信号を該半導体チップの出力ピンに伝達する出
力バッファと、前記内部回路のイニシャライズを実行するシステムリセ
ット信号が入力されるリセット端子と、前記内部回路の入力信号が入力される入力端子と、入力側が前記内部回路及び前記入力端子と接続されると
共に出力側が前記出力バッファの入力側と接続され、前
記システムリセット信号の有無に応じて、前記入力信号
もしくは前記出力信号を出力側に伝達するマルチプレク
サとを備えたことを特徴とする半導体集積回路。
【請求項２】半導体チップの内部に配置された内部回
路の出力信号を該半導体チップの出力ピンに伝達する出
力バッファと、前記内部回路のイニシャライズを実行するシステムリセ
ット信号が入力されるリセット端子と、前記内部回路の入力信号が入力される入力端子と、前記システムリセット信号の入力によりリセット状態が
解除され、前記入力端子のパルス信号の入力に応じてモ
ードが循環的に変化し、該リセット状態が解除された時
点における第１のモードを含む少なくとも３つのモード
を識別するモード識別信号を出力する複数のモード識別
端子を備えたステートマシンと、入力側が前記内部回路及び前記複数のモード識別端子の
１つと接続されると共に出力側が前記出力バッファの入
力側と接続され、前記第１のモードを表わす前記モード
識別信号及び該第１のモードを除く２つの各モードを表
わす前記モード識別信号に応じて、それぞれ、前記出力
信号、前記複数のモード識別端子の１つから出力される
論理レベルの一方及び他方を表わす信号を出力側に伝達
するマルチプレクサとを備えたことを特徴とする半導体
集積回路。