JPH07160539A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 何等かの要因により正規のプログラムの流れ
では分岐しえない番地への異常分岐が発生しても、その
異常検出が可能なマイクロコンピュータを提供する。 【構成】 ＲＯＭ２の各番地に１ビットの付加記憶領域
２２を設け、分岐の入口となる番地には０、それ以外の
番地には１を格納する。また、分岐命令実行後は１が設
定される分岐命令実行記憶レジスタ６を設ける。識別手
段７は、分岐命令実行記憶レジスタの内容と命令フェッ
チした番地の付加記憶領域２２の値から、可能な分岐か
異常な分岐かを識別する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
の制御方法に係わり、特に何等かの動作異常に伴う異常
分岐を検出し暴走を回避する方法に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータが広く普及
し、あらゆる分野で利用されている。マイクロコンピュ
ータはプログラムによりあらゆる機能を実現し得るが、
プログラムミスや劣悪な環境条件などに起因して暴走す
る場合があるので、暴走を回避するための種々の技術が
検討されている。

【０００３】プログラムの暴走は、マイクロコンピュー
タにおいて正規のプログラムの流れから処理が外れるこ
とである。外れる形態はいろいろ考えられるが、何等か
の要因によりプログラムカウンタの値が変化したり、ス
タックに格納された戻り番地やメモリ間接ジャンプのた
めのテーブルが破壊されてプログラムカウンタの値が異
常な値になり、命令コードでないデータを読み取って命
令コードとして実行したり、異常な番地に分岐すること
がある。そしてこれらは、システムの破壊や暴走につな
がる可能性がある。

【０００４】従来、マイクロコンピュータにおける暴走
を検出する技術として、日本公開特許特開昭６４−５９
５４２号公報、特開昭６４−７６１２６号公報、特開平
２−１４１８３２号公報、特開平２−１４１８３７号公
報、特開平３−２６６１５４号公報などが知られてい
る。以下、これらを概説する。特開昭６４−５９５４２
号のシングルチップマイクロコンピュータでは、ＲＯＭ
に格納するプログラムにおいて、各命令に対して命令コ
ードであることを示すための冗長ビットを付加し、該冗
長ビットと前記命令コードの解読結果とにより前記プロ
グラムの暴走を検出する検出手段を設けた構成となって
いる。また、冗長ビットの２ビット目に命令コードの１
バイト目と２バイト目を識別するコードを記憶してお
き、そのコードを検査する命令コード検査機能を付加
し、命令コードの１バイト目，命令コードの２バイト目
に対して独立に命令コードの検査を行うようになってい
る。

【０００５】特開昭６４−７６１２６号のデータ処理装
置は、プログラム及びデータを保持する第１のメモリ部
と、該第１のメモリ部の各々のアドレスにストアされて
いるデータがオペレーションコードであるか否かを示す
情報をストアする第２のメモリ部と、オペレーションコ
ードフェッチサイクルであることを示すマイクロプロセ
ッサからの出力信号と前記第２のメモリ部からの情報と
の不一致を検出し、もって前記マイクロプロセッサに割
込み信号を供給する手段とを有している。

【０００６】特開平２−１４１８３２号のマイクロプロ
セッサ制御方式は、主記憶装置の各番地に対応してパリ
ティ用記憶領域を備え、パリティ用記憶領域にはプログ
ラムの格納されている番地には正常なパリティビット
を、プログラムの格納されていない番地には故意に正常
なパリティを崩すビットを格納している。これととも
に、マイクロプロセッサによりアクセスされ読み出され
た前記パリティビットを含むデータについてパリティ検
査を行うパリティ検査手段と、パリティ検査手段による
検査結果がパリティエラーであるとき異常時の救済処理
を行う異常処理手段とを備え、マイクロプロセッサがプ
ログラム実行中、正規にプログラムされた部分以外の部
分を参照したとき、パリティエラーとして検出し、異常
時の救済処理を行うようになっている。

【０００７】特開平２−１４１８３７号は、主記憶装置
の各番地に対応して冗長な記憶領域を備え、該冗長記憶
領域に正規にプログラムされた部分とプログラムされて
いない部分を識別できる識別情報を書き込んでおくと共
に、マイクロプロセッサがアクセスした主記憶装置の番
地に対応する前記識別情報を参照し正規のアクセスであ
るか異常アクセスであるかを識別する識別手段と、識別
手段の識別結果が異常アクセスであるとき異常時の救済
処理を行う異常処理手段と、を備え、マイクロプロセッ
サがプログラム実行中、正規にプログラムされた部分以
外の部分を参照したとき、異常状態と判定して、異常時
の救済処理を行うよう構成したことを特徴とするマイク
ロプロセッサ制御方式である。

【０００８】特開平３−２６６１５４号は、メモリが、
プログラムが格納されるプログラム領域とデータが格納
されるデータ領域に分割され、メモリに読み書きされる
プログラム，データの奇数パリティ信号を発生する奇数
パリティ発生回路と、メモリに読み書きされるプログラ
ム，データの偶数パリティ信号を発生する偶数パリティ
発生回路と、マイクロプロセッサから入力される制御信
号により、マイクロプロセッサがメモリのプログラム領
域のプログラムを読み書きするのか、メモリのデータ領
域のデータを読み書きするのかを認識し、両者で相異る
ように奇数パリティ信号または偶数パリティ信号のどち
らか一方を選択する選択回路と、メモリのアドレスと一
対一に対応するアドレスを有し、選択回路で選択されて
いる奇数パリティ信号または偶数パリティ信号が格納さ
れ、アドレスがマイクロプロセッサから入力されるパリ
ティ記憶用メモリと、選択回路およびパリティ記憶用メ
モリから入力される信号を比較し、一致／不一致を検出
する比較回路と、マイクロプロセッサから入力される制
御信号より、マイクロプロセッサがプログラムまたはデ
ータのメモリからの読み出しをすることを認識すると、
マイクロプロセッサから入力されるアドレスに格納され
ている奇数パリティ信号または偶数パリティ信号を比較
回路に出力するように指示する読み出し指示信号をパリ
ティ記憶用メモリに出力し、一方、マイクロプロセッサ
がプログラムまたはデータのメモリへの書き込みをする
ことを認識すると、前記読み出し指示信号をパリティ記
憶用メモリに出力するとともに、比較回路からの一致信
号が出力されると、選択回路で選択されている該プログ
ラムまたはデータの奇数パリティ信号または偶数パリテ
ィ信号をマイクロプロセッサから入力される前記アドレ
スに書き込むように指示する書き込み指示信号をパリテ
ィ記憶用メモリに出力するメモリ制御回路とを有し、マ
イクロプロセッサは、前記一致信号が出力された場合に
のみプログラムまたはデータのメモリからの読み出しま
たは書き込みを続行することを特徴とする情報処理装置
である。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来技術によれば以下のような課題があった。特開平２−
１４１８３２号ならびに特開平２−１４１８３７号記載
のマイクロプロセッサ制御方式では、命令コードとデー
タが格納されたプログラム領域とアクセスしてはならな
い領域とを区別するだけなので、プログラムカウンタが
データ領域を指し示し命令コードではないデータを誤っ
て読み取っても異常を検出できずに暴走を続けてしまう
という問題があった。

【００１０】特開平３−２６６１５４号記載の情報処理
装置では、命令コードが格納されたプログラム領域とデ
ータが格納されたデータ領域を区別できるので、プログ
ラムカウンタがデータ領域を指し示し命令コードではな
いデータを誤って読み取ると異常を検出できる。しか
し、命令コードが可変長の場合、プログラムカウンタが
何等かの要因によりオペランドが格納されている番地を
指し示し、正しい命令コードではないデータを誤って読
み取っても異常を検出できずに暴走を招いてしまうとい
う問題点があった。

【００１１】特開昭６４−５９５４２号記載のシングル
チップマイクロコンピュータおよび特開昭６４−７６１
２６号記載のデータ処理装置では、命令コードが格納さ
れているメモリ番地か否かを識別する識別データが格納
されている補助メモリを設けているので、命令コードで
ないデータやオペランドを誤って命令コードとして読み
取っても異常を検出できる。しかし、何等かの要因によ
り、正規のプログラムの流れでは分岐しえない番地に分
岐したとしても、その番地に命令コードが格納されてい
れば異常を検出できない。その結果、異常検出されない
ままプログラムは進行し、いずれシステムデータの破壊
を招き異常な処理状態に陥ったり、暴走につながるとい
う問題点があった。

【００１２】本発明は上記問題点に鑑み、何等かの要因
により正規のプログラムの流れでは分岐しえない番地へ
の異常分岐が発生してもその異常分岐の検出が可能なマ
イクロコンピュータを提供することを目的とする。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
め本発明は、プログラムの異常を検出するマイクロコン
ピュータであって、プログラム上の分岐の入口となる命
令であるかどうかを示す付加情報と命令コードとを対応
させて記憶する記憶手段と、プログラムカウンタの指定
に従って記憶手段から読み出された命令コードとともに
付加情報を命令サイクル毎に格納する命令レジスタと、
命令レジスタの命令コードを解読してプログラムカウン
タの内容を変更する命令を検出したときはその旨を示す
検出信号を出力する検出手段と、検出手段からの検出信
号を次の命令サイクルまで遅延させて出力する分岐命令
実行記憶手段と、分岐命令実行記憶手段の出力がプログ
ラムカウンタの内容を変更する命令であること示してい
るとき、命令レジスタの付加情報が分岐の入口となる命
令を示していなければ、異常な分岐であると判定する判
定手段とを備えている。

【００１４】また、上記記憶手段は、命令コードを記憶
する命令記憶部と、命令コードに対応する付加情報を記
憶する情報記憶部とを有していてもよい。

【００１５】

【作用】上記した構成により本発明のマイクとコンピュ
ータでは命令レジスタは、プログラムカウンタの指定に
従って記憶手段から読み出された命令コードとともに付
加情報を命令サイクル毎に格納する。検出手段は、命令
レジスタの命令コードを解読してプログラムカウンタの
内容を変更する命令を検出したときはその旨を示す検出
信号を出力する。分岐命令実行記憶手段は、検出手段か
らの検出信号を次の命令サイクルまで遅延させて出力す
る。判定手段は、分岐命令実行記憶手段の遅延出力がプ
ログラムカウンタの内容を変更する命令であること示し
ているとき、命令レジスタの付加情報が分岐の入口とな
る命令を示していなければ、異常な分岐であると判定す
る。これにより、分岐命令の入り口以外に分岐した場
合、異常を検出することができるようになる。

【００１６】

【実施例】図１は、本発明の一実施例におけるマイクロ
コンピュータの要部のブロック図である。同図に示すよ
うにマイクロコンピュータ１は、ＲＯＭ２、命令レジス
タ３、プログラマブル・ロジック・アレイ（以下ＰＬＡ
と略す）４、デコーダ５、分岐命令実行記憶レジスタ
６、および識別手段７を備えて構成されている。

【００１７】ＲＯＭ２は、プログラムを格納するプログ
ラム記憶領域２１と付加記憶領域２２とを有している。
プログラム記憶領域２１は、命令コードを８ビット幅で
記憶する。付加記憶領域２２は、プログラム記憶領域２
１の各バイト毎に対応する１ビットの入口識別情報を記
憶する。本実施例においては、ＲＯＭ２は１番地につき
１ワード９ビット（第８〜第０ビット）の構成とし、各
ワードの最上位ビット（第８ビット）を付加記憶領域２
２、第７〜第０ビットをプログラム記憶領域２１として
いる。付加記憶領域２２には、第７〜第０ビット（プロ
グラム記憶領域２１）に格納された命令コードに対応し
て、それがプログラムの分岐に伴う入口となる命令コー
ドであるときには‘０’、他のすべての場合には‘１’
となる入口識別情報をあらかじめ格納しておく。つま
り、サブルーチンの入り口となる番地、ジャンプ命令の
飛び先、サブルーチンコール命令の次の命令の格納番地
などには‘０’が格納されている。この‘０／１’デー
タは、アセンブラに処理を付加すれば容易に自動生成で
きる。

【００１８】命令レジスタ３は、ＲＯＭ２からフェッチ
された命令コードおよび入口識別情報を、命令フェッチ
信号９のタイミングで格納する。本実施例では、命令レ
ジスタ３は、９ビットのレジスタであり、付加記憶領域
２２に対応する入口識別ビット３１（第８ビット）と、
プログラム記憶領域２１に対応する命令コードの記憶領
域（第７〜第０ビット）を有する。

【００１９】ＰＬＡ４は、命令レジスタ３から出力され
る命令コードをデコードするのに必要な制御論理を有
し、命令コード（第７〜第０ビット）をデコードした中
間的なデコード結果を出力する。デコーダ５は、ＰＬＡ
４からのデコード結果を受けてさらにデコードし、命令
を実行するのに必要な実行制御信号群８をマイクロコン
ピュータ１内部に出力するとともに、所定の命令を検出
したことを示す検出信号１１を出力する。ここでいう所
定の命令とは、プログラムカウンタの内容を変更する命
令のことであり、例えば、単純分岐命令や、実際に分岐
した場合の条件付き分岐命令や、サブルーチン・コール
命令などである。

【００２０】分岐命令実行記憶レジスタ６は、検出信号
１１を１マシンサイクル遅延させる。具体的な回路例を
図２に示す。同図に示すように分岐命令実行記憶レジス
タ６は、Ｄフリップ・フロップ６１から構成される。入
力端子Ｄに入力される検出信号１１は、クロック端子Ｃ
ＬＫに入力される命令フェッチ信号９によって１サイク
ル分遅延され、出力端子Ｑから遅延出力１２として出力
される。

【００２１】識別手段７は、命令フェッチ信号９と、命
令レジスタ３の第８ビット（入口識別ビット３１）と、
分岐命令実行記憶レジスタ６からの遅延出力１２とを入
力とするアンド回路７１から構成され、分岐命令が実行
されたときに、次にフェッチされた命令が分岐による入
口の命令であるかどうかを識別する。入口の命令以外に
分岐していた場合は、異常検出信号１０を出力する。

【００２２】以上のように構成された本発明の実施例に
おけるマイクロコンピュータについて、その動作を図３
（ａ）、（ｂ）に示すタイムチャートを用いて説明す
る。同図（ａ）、（ｂ）において、「サイクル１、２、
・・・」はそれぞれマシンサイクルを示し、命令フェッ
チ信号９が示す命令フェッチサイクルと同じ周期であ
る。「命令レジスタ３」は、ＲＯＭ２から読み出された
命令コードを命令フェッチ信号９の立ち上がり毎に格納
するタイミングを示している。「入口識別ビット３１」
は、ＲＯＭ２から読み出された入口識別情報を命令フェ
ッチ信号９の立ち上がり毎に格納するタイミングを示し
ている。「実行制御信号群８」は、ＰＬＡ４及びデコー
ダ５で解読された実行制御信号群８が出力されるタイミ
ングを示している。「検出信号１１」、は実行制御信号
群８と同時に出力される検出信号１１のタイミングを示
している。「遅延出力１２」は、検出信号１１を命令フ
ェッチ信号９の立ち下がりでラッチして遅延させて出力
するタイミングを示している。また、同図（ａ）は異常
な分岐がない場合の、（ｂ）は異常分岐がある場合のタ
イミングを示している。

【００２３】（１）異常な分岐がない場合 図３（ａ）において、命令Ａ２は単純分岐命令、命令Ａ
３は分岐先の入口となる命令、他の命令Ａ１、Ａ４等は
これら以外の命令であるものとする。同図（ａ）のサイ
クル３に示すように、命令レジスタ３の第７〜第０ビッ
トが分岐の入口となる命令コードのときは、正常に分岐
している限り、命令レジスタ３の９ビット目の入口識別
ビット３１＝‘０’である。このとき３入力アンド回路
７１は、命令コードフェッチのタイミングを示す命令フ
ェッチ信号９＝‘１’のタイミングで、入口識別ビット
３１と、遅延出力１２とのアンドをとる。したがって、
識別手段７の出力は分岐命令実行記憶レジスタ６に格納
されている値にかかわらず‘０’となるので、異常検出
信号１０は出力されない。

【００２４】また、サイクル１、２、４に示すように命
令レジスタ３の入口識別ビット３１＝‘１’のときに、
分岐命令実行記憶レジスタ６＝‘０’であれば、アンド
回路７１の出力は‘０’となるため異常検出信号１０は
出力されない。以下、詳細に説明する。まず、サイクル
１についてマイクロコンピュータ１は、図示しないプロ
グラムカウンタで指定される番地の命令Ａ１をＲＯＭ２
から読み取り、命令レジスタ３に格納する。命令レジス
タ３に格納された命令Ａ１は、ＰＬＡ４によってデコー
ド後、さらにデコーダ５によりデコードされ、実行制御
信号群８により命令の機能が実行される。この場合、入
口識別ビット３１は’１’であるが、１つ前の命令に関
する検出信号１１もその遅延出力１２も’０’であるこ
とから、識別手段７内のアンド回路７１により異常検出
信号１０は’０’となる。つまり異常検出信号１０は出
力されない。

【００２５】次に、サイクル２において命令Ａ２（単純
分岐命令）が命令レジスタ３に格納されると、ＰＬＡ４
およびデコーダ５により実行制御信号群８が出力され
る。これとともにデコーダ５は、命令Ａ２がプログラム
カウンタの内容を変更する命令であることから検出信号
１１を’１’にする。この検出信号の’１’は、図２に
示したＤフリップフロップによって命令フェッチ信号９
の立ち下がりタイミングで、でラッチされ、次のサイク
ルまで遅延させられる。このとき識別手段７は、命令Ａ
１の検出信号１１の遅延出力１２が０であることから、
異常検出信号１０を出力しない。

【００２６】さらに、サイクル３において命令Ａ３（分
岐の入口となる命令）が命令レジスタ３に格納される
と、入口識別ビット３１の’０’が識別手段７内のアン
ド回路７１に入力される。また、デコードされた結果、
検出信号１１は’０’である。このとき識別手段７は、
入口識別ビット３１が’０’であることから、異常検出
信号１０を出力しない。また、サイクル４の命令Ａ４も
上記命令Ａ１と同様である。

【００２７】（２）異常分岐がある場合 図３（ｂ）において、命令Ｂ２は単純分岐命令、命令Ｂ
１、Ｂ４は分岐命令でもなく分岐先の入口でもない命
令、命令Ｂ３は本来の分岐先の入口となる命令のはずで
あるが何らかの異常でそれ以外の命令となっているもの
とする。同図（ｂ）のサイクル３に示すように、命令レ
ジスタ３の第７〜第０ビットが分岐の入口となる命令コ
ードでないときは、命令レジスタ３の９ビット目の入口
識別ビット３１＝‘１’である。このとき３入力アンド
回路７１は、命令コードフェッチのタイミングを示す命
令フェッチ信号９＝‘１’のタイミングで、入口識別ビ
ット３１と、遅延出力１２とのアンドをとる。したがっ
て、１サイクル前の命令が分岐命令である場合には分岐
命令実行記憶レジスタ６に格納されている値が‘１’と
なるので、識別手段７の出力は異常検出信号１０を出力
する。以下、詳細に説明する。

【００２８】サイクル１、２については、上記図５
（ａ）の場合と同様であるので、省略する。サイクル３
において命令Ｂ３（分岐の入口となる命令以外）が命令
レジスタ３に格納されると、入口識別ビット３１の’
１’が識別手段７内のアンド回路７１に入力される。ま
た、デコードされた結果、検出信号１１は’０’であ
る。このとき識別手段７は、命令フェッチ信号９が’
１’のタイミングで、入口識別ビット３１が’１’であ
り、かつ、サイクル２の命令Ｂ２による遅延出力１２
が’１’であることから、異常検出信号１０を’１’に
する。これにより、識別手段７は、命令Ｂ３が分岐先の
命令としては誤っており、異常な分岐動作が行われたこ
とを示している。

【００２９】この異常検出信号１０は、割り込みレベル
の高い割り込み信号として用いることで、このような異
常な分岐動作に対して割り込み処理により適切に対処す
ることができ、プログラムの暴走を防止することができ
る。また、例えば、割り込み処理において、マイクロコ
ンピュータをリセットしたり、原因究明のため異常検出
時のレジスタ（図外）の内容等マイクロコンピュータの
状態を保存したり、あるいは必要なエラー処理を実行す
ること等も可能である。

【００３０】

【発明の効果】以上説明してきたように本発明のマイク
ロコンピュータによれば、デコーダによりプログラムカ
ウンタの内容を変更する命令を検出して、分岐命令実行
記憶レジスタ６により検出結果を遅延して出力し、、識
別手段により命令コードに付加された入口情報ビットと
遅延出力とをチェックすることにより、何等かの要因に
より正規のプログラムの流れでは分岐しえない番地への
異常分岐が発生したことを検出することができるという
効果がある。これにより、暴走を阻止することができ
る、また、このような異常検出時に適切に対処し得るよ
うになる。より具体的には、プログラム開発時のプログ
ラムデバッグ作業においては、暴走による作業の停滞を
解消し、、デバッグの効率をあげることに役立つ。プロ
グラムの組み込み後においては、熱やノイズによる暴走
を防止し、適切な対処を可能にする。

【図面の簡単な説明】

【図１】本発明の実施例におけるマイクロコンピュータ
の要部ブロック図である。

【図２】同実施例における分岐命令実行記憶レジスタの
具体的構成を示す図である。

【図３】（ａ）同実施例における異常分岐がない場合の
マイクロコンピュータ動作タイミングを示す図である。 （ｂ）異常分岐を検出した場合の動作タイミングを示す
図である。

【符号の説明】 １ マイクロコンピュータ ２ ＲＯＭ ３ 命令レジスタ ４ ＰＬＡ ５ デコーダ ６ 分岐命令実行記憶レジスタ ７ 識別手段 ８ 実行制御信号群 ９ 命令フェッチ信号 １０ 異常検出信号 １１ 検出信号 １２ 遅延出力 ２１ プログラム記憶領域 ２２ 付加記憶領域 ３１ 入口識別ビット ６１ Ｄフリップ・フロップ ７１ アンド回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プログラムの異常を検出するマイクロコ
   ンピュータであって、 プログラム上の分岐の入口となる命令であるかどうかを
   示す付加情報と命令コードとを対応させて記憶する記憶
   手段と、 プログラムカウンタの指定に従って記憶手段から読み出
   された命令コードとともに付加情報を命令サイクル毎に
   格納する命令レジスタと、 命令レジスタの命令コードを解読してプログラムカウン
   タの内容を変更する命令を検出したときはその旨を示す
   検出信号を出力する検出手段と、 検出手段からの検出信号を次の命令サイクルまで遅延さ
   せて出力する分岐命令実行記憶手段と、 分岐命令実行記憶手段の出力がプログラムカウンタの内
   容を変更する命令であること示しているとき、命令レジ
   スタの付加情報が分岐の入口となる命令を示していなけ
   れば、異常な分岐であると判定する判定手段とを備えた
   ことを特徴とするマイクロコンピュータ。
2. 【請求項２】 記憶手段は、 命令コードを記憶する命令記憶部と、 命令コードに対応する付加情報を記憶する情報記憶部と
   を有することを特徴とする請求項１記載のマイクロコン
   ピュータ。