JPH07168208A - アクティブマトリックス方式液晶表示体 - Google Patents
アクティブマトリックス方式液晶表示体Info
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- JPH07168208A JPH07168208A JP23465394A JP23465394A JPH07168208A JP H07168208 A JPH07168208 A JP H07168208A JP 23465394 A JP23465394 A JP 23465394A JP 23465394 A JP23465394 A JP 23465394A JP H07168208 A JPH07168208 A JP H07168208A
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Abstract
(57)【要約】
【構成】 基板１上に複数の画素電極１０と画素電極を
駆動するための複数のスイッチング素子１２に接続する
複数の配線電極５が、結合容量を介して駆動信号が供給
される入力電極１１に接続する、アクティブマトリック
ス方式液晶表示体において、それぞれの結合容量の値が
ほぼ同じ値であること特徴とするアクティブマトリック
ス方式液晶表示体。 【効果】 入力電極からの距離による電圧差によって生
ずる表示ムラも、各配線電極間の容量差による表示ムラ
がない、非常に良好な表示品質を有する液晶表示体を得
ることができる。
駆動するための複数のスイッチング素子１２に接続する
複数の配線電極５が、結合容量を介して駆動信号が供給
される入力電極１１に接続する、アクティブマトリック
ス方式液晶表示体において、それぞれの結合容量の値が
ほぼ同じ値であること特徴とするアクティブマトリック
ス方式液晶表示体。 【効果】 入力電極からの距離による電圧差によって生
ずる表示ムラも、各配線電極間の容量差による表示ムラ
がない、非常に良好な表示品質を有する液晶表示体を得
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス方式液晶表示体の構造に関し、とくに液晶のスイッチ
ング素子として薄膜ダイオード素子を有するアクティブ
マトリックス方式液晶表示体に関する。
ス方式液晶表示体の構造に関し、とくに液晶のスイッチ
ング素子として薄膜ダイオード素子を有するアクティブ
マトリックス方式液晶表示体に関する。
【０００２】
【従来の技術】薄膜ダイオード（Ｔｈｉｎ Ｆｉｌｍ
Ｄｉｏｄｅ 以下ＴＦＤと記載する）素子を有するアク
ティブマトリクス方式液晶表示体においては、入力電極
から入力する信号は、配線電極をとうり、素子を介し、
画素電極に印加する構造をもつのが一般的である。
Ｄｉｏｄｅ 以下ＴＦＤと記載する）素子を有するアク
ティブマトリクス方式液晶表示体においては、入力電極
から入力する信号は、配線電極をとうり、素子を介し、
画素電極に印加する構造をもつのが一般的である。
【０００３】この構成によると配線電極の抵抗値の差に
より、入力電極に近い画素と遠い画素に電圧差が生じ、
液晶表示体の表示ムラの原因となる。
より、入力電極に近い画素と遠い画素に電圧差が生じ、
液晶表示体の表示ムラの原因となる。
【０００４】そこで、たとえば特開平２−３０２７３４
号公報に記載されているように、入力電極と配線電極の
間に、結合容量を設ける構成が提案されている。
号公報に記載されているように、入力電極と配線電極の
間に、結合容量を設ける構成が提案されている。
【０００５】すなわち、素子を形成するための誘電体膜
を配線電極も含めて同時に形成し、その後、入力電極を
形成し、入力電極と結合容量と配線電極が電気的に直列
に配置する。
を配線電極も含めて同時に形成し、その後、入力電極を
形成し、入力電極と結合容量と配線電極が電気的に直列
に配置する。
【０００６】このことによって、配線電極の配線抵抗の
差による入力電極からの距離による表示ムラを改善す
る。
差による入力電極からの距離による表示ムラを改善す
る。
【０００７】
【発明が解決しようとする課題】しかしながら、アクテ
ィブマトリクス方式液晶表示においては、配線電極は単
数ではありえず、複数の配線電極が存在する。
ィブマトリクス方式液晶表示においては、配線電極は単
数ではありえず、複数の配線電極が存在する。
【０００８】そしてこの配線電極に駆動信号を供給する
ための入力電極は、外部からの接続のための異方性導電
フィルムの最小接続ピッチ寸法に制限されて、配線電極
のピッチと同一寸法とは限らず、その配線電極と入力電
極との面積がすべて同じということはほとんどない。
ための入力電極は、外部からの接続のための異方性導電
フィルムの最小接続ピッチ寸法に制限されて、配線電極
のピッチと同一寸法とは限らず、その配線電極と入力電
極との面積がすべて同じということはほとんどない。
【０００９】この結果、上記公報に記載の手段で得られ
る結合容量は、配線電極毎に変化してしまう。
る結合容量は、配線電極毎に変化してしまう。
【００１０】このため、一本の配線電極内の表示ムラは
解消されても、配線電極間の表示ムラが出てしまうとい
う、アクティブマトリクス方式液晶表示体として用いる
には致命的な欠点を有している。
解消されても、配線電極間の表示ムラが出てしまうとい
う、アクティブマトリクス方式液晶表示体として用いる
には致命的な欠点を有している。
【００１１】本発明は、配線電極間の表示ムラを解消
し、高品質なアクティブマトリクス方式液晶表示体を提
供することを目的とするものである。
し、高品質なアクティブマトリクス方式液晶表示体を提
供することを目的とするものである。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、本発明のアクティブマトリックス方式液晶表示体
は、下記記載の構成を採用する。
に、本発明のアクティブマトリックス方式液晶表示体
は、下記記載の構成を採用する。
【００１３】本発明のアクティブマトリックス方式液晶
表示体は、基板上に設ける複数の画素電極と、画素電極
を駆動するための複数のスイッチング素子に接続する複
数の配線電極と、結合容量を介して駆動信号をスイッチ
ング素子に供給する入力電極とを備え、結合容量はそれ
ぞれの結合容量の値がほぼ同じ値であること特徴とす
る。
表示体は、基板上に設ける複数の画素電極と、画素電極
を駆動するための複数のスイッチング素子に接続する複
数の配線電極と、結合容量を介して駆動信号をスイッチ
ング素子に供給する入力電極とを備え、結合容量はそれ
ぞれの結合容量の値がほぼ同じ値であること特徴とす
る。
【００１４】
【作用】本発明のアクティブマトリックス方式液晶表示
体では、入力電極と配線電極の間に設ける結合容量の値
を均一化するために、スリットを設けるか、あるいはダ
ミー領域を設ける。
体では、入力電極と配線電極の間に設ける結合容量の値
を均一化するために、スリットを設けるか、あるいはダ
ミー領域を設ける。
【００１５】この結果、入力電極からの距離による電圧
差をなくすことができ、表示ムラがなくなる。
差をなくすことができ、表示ムラがなくなる。
【００１６】このことにより、各配線電極間の結合容量
の差を抑えることが可能となり、画面全面にわたって表
示ムラのない、高品質なアクティブマトリクス方式液晶
表示体が可能となる。
の差を抑えることが可能となり、画面全面にわたって表
示ムラのない、高品質なアクティブマトリクス方式液晶
表示体が可能となる。
【００１７】
【実施例】以下、図面を用いて本発明の実施例における
アクティブマトリックス方式液晶表示体の構造を説明す
る。
アクティブマトリックス方式液晶表示体の構造を説明す
る。
【００１８】まずはじめに本発明の第１の実施例を説明
する。図５は本発明の第１の実施例におけるＴＦＤ素子
の構造を示す平面図である。
する。図５は本発明の第１の実施例におけるＴＦＤ素子
の構造を示す平面図である。
【００１９】ＴＦＤ素子の下層電極を構成する第１の金
属のタンタル（Ｔａ）によって、共通電極４と、配線電
極５と、入力電極の裏打ち電極６とを設ける。
属のタンタル（Ｔａ）によって、共通電極４と、配線電
極５と、入力電極の裏打ち電極６とを設ける。
【００２０】そして、配線電極５ａと配線電極５ｂとが
ほぼ同じ面積になるような位置に、第１の金属のタンタ
ルを形成しない領域であるスリット７を設けている。
ほぼ同じ面積になるような位置に、第１の金属のタンタ
ルを形成しない領域であるスリット７を設けている。
【００２１】ここで配線電極５は共通電極４を除く、ス
リットまでの配線電極５の領域をいう。配線電極５ａと
配線電極５ｂとは、共通電極４で共通接続し、陽極酸化
処理のときの電極となり、配線電極５表面に誘電体膜を
設ける。
リットまでの配線電極５の領域をいう。配線電極５ａと
配線電極５ｂとは、共通電極４で共通接続し、陽極酸化
処理のときの電極となり、配線電極５表面に誘電体膜を
設ける。
【００２２】ＴＦＤ素子の上層金属を構成する第２の金
属の酸化インジウムスズ（ＩＴＯ）を用いて、表示用の
画素電極１０を設ける。
属の酸化インジウムスズ（ＩＴＯ）を用いて、表示用の
画素電極１０を設ける。
【００２３】ＩＴＯからなる画素電極１０パターンは、
ＴＦＤ素子１２を除いた配線電極５上にも形成うぃ、ス
リット７により分離する配線電極５と入力電極の裏打ち
電極６を接続しながら入力電極１１を構成する。
ＴＦＤ素子１２を除いた配線電極５上にも形成うぃ、ス
リット７により分離する配線電極５と入力電極の裏打ち
電極６を接続しながら入力電極１１を構成する。
【００２４】そして、結合容量は第１の電極であるＩＴ
Ｏと、誘電体膜と、結合容量の第２の電極であり、しか
もＴＦＤ素子の第１の金属であるタンタルとで結合容量
を構成する。
Ｏと、誘電体膜と、結合容量の第２の電極であり、しか
もＴＦＤ素子の第１の金属であるタンタルとで結合容量
を構成する。
【００２５】陽極酸化処理で得られる誘電体膜は、厚
さ、質ともに均一性がきわめてよい。このため、結合容
量の第２の電極にあたる配線電極５ａと配線電極５ｂと
の面積を一定にすると、結合容量の第１の電極にあたる
入力電極１１の面積は異なっていても、結合容量の値は
同じになる。
さ、質ともに均一性がきわめてよい。このため、結合容
量の第２の電極にあたる配線電極５ａと配線電極５ｂと
の面積を一定にすると、結合容量の第１の電極にあたる
入力電極１１の面積は異なっていても、結合容量の値は
同じになる。
【００２６】誘電体膜を形成後、共通電極４をこの共通
電極４と配線電極５との境界部で切断した後、入力電極
の裏打ち電極６側より給電して、ＴＦＤ素子１２を駆動
する本発明は、入力電極からの距離や、配線電極間の差
によらず一定であり、表示ムラのない特性を示す。
電極４と配線電極５との境界部で切断した後、入力電極
の裏打ち電極６側より給電して、ＴＦＤ素子１２を駆動
する本発明は、入力電極からの距離や、配線電極間の差
によらず一定であり、表示ムラのない特性を示す。
【００２７】つぎに、図１から図５を用いて、図５に示
す構造を得るための製造方法を説明する。
す構造を得るための製造方法を説明する。
【００２８】まず、図１に示すように、透明で絶縁性を
有する基板１上に第１の金属２としてタンタル（Ｔａ）
を２００ｎｍの厚さに形成する。
有する基板１上に第１の金属２としてタンタル（Ｔａ）
を２００ｎｍの厚さに形成する。
【００２９】このＴａの形成は、たとえば基板温度およ
そ２５０〜３５０℃で、全圧１〜３×１０−３ｔｏｒｒ
の条件でスパッタリング法により形成する。
そ２５０〜３５０℃で、全圧１〜３×１０−３ｔｏｒｒ
の条件でスパッタリング法により形成する。
【００３０】その後、およそ１μｍの厚さのポジ型フォ
トレジストからなるレジスト３を、回転塗布法によって
形成し、露光現像処理を行い、レジスト３をパターンニ
ングする。
トレジストからなるレジスト３を、回転塗布法によって
形成し、露光現像処理を行い、レジスト３をパターンニ
ングする。
【００３１】この露光現像処理したレジスト３の平面パ
ターン形状は、図２の平面図に示すように、共通電極４
で接続する複数の配線電極５はどの配線電極５をとって
も、すべて同じ面積になる位置にスリット７を設けてい
る。
ターン形状は、図２の平面図に示すように、共通電極４
で接続する複数の配線電極５はどの配線電極５をとって
も、すべて同じ面積になる位置にスリット７を設けてい
る。
【００３２】スリット７によって制御する配線電極５の
面積は、結合容量として働くため、ＴＦＤ素子との容量
比を大きくとるため、その線幅寸法はなるべく広いこと
が好きましい。
面積は、結合容量として働くため、ＴＦＤ素子との容量
比を大きくとるため、その線幅寸法はなるべく広いこと
が好きましい。
【００３３】そののち、反応性イオンエッチング（以下
ＲＩＥと記載する）法で、第１の金属２をエッチングす
る。
ＲＩＥと記載する）法で、第１の金属２をエッチングす
る。
【００３４】ここで用いるＲＩＥ法によるエッチング処
理は、エッチングガスとして四フッ化炭素（ＣＦ４）の
流量を２００〜２４０ｓｃｃｍ、酸素（Ｏ２）の流量を
１０〜４０ｓｃｃｍ混合し、４〜１２×１０−２ｔｏｒ
ｒの圧力下で、電力が０．５Ｗ／ｃｍ２の条件で行う。
理は、エッチングガスとして四フッ化炭素（ＣＦ４）の
流量を２００〜２４０ｓｃｃｍ、酸素（Ｏ２）の流量を
１０〜４０ｓｃｃｍ混合し、４〜１２×１０−２ｔｏｒ
ｒの圧力下で、電力が０．５Ｗ／ｃｍ２の条件で行う。
【００３５】その後、レジスト３を剥離し、図３に示す
ように、第１の金属２を、０．０１〜０．１ｗｔ％のク
エン酸浴中で化成処理して、タンタル酸化膜からなる誘
電体膜８を形成する。
ように、第１の金属２を、０．０１〜０．１ｗｔ％のク
エン酸浴中で化成処理して、タンタル酸化膜からなる誘
電体膜８を形成する。
【００３６】誘電体膜８は、共通電極４によって接続す
る配線電極５の表面にのみ形成し、スリット７で分離し
ている入力電極の裏打ち電極６には、誘電体膜８は形成
されない。
る配線電極５の表面にのみ形成し、スリット７で分離し
ている入力電極の裏打ち電極６には、誘電体膜８は形成
されない。
【００３７】つぎに、図４に示すように、第２の金属９
として画素電極も兼ねる酸化インジウムスズ（ＩＴＯ）
を２００ｎｍの厚さで形成する。
として画素電極も兼ねる酸化インジウムスズ（ＩＴＯ）
を２００ｎｍの厚さで形成する。
【００３８】このＩＴＯの形成は、基板温度１５０℃以
下で、Ａｒガスと酸素の混合ガスを用い、全圧２〜８×
１０−３ｔｏｒｒ、酸素分圧２〜３×１０−５ｔｏｒｒ
で反応性スパッタリング法で形成する。
下で、Ａｒガスと酸素の混合ガスを用い、全圧２〜８×
１０−３ｔｏｒｒ、酸素分圧２〜３×１０−５ｔｏｒｒ
で反応性スパッタリング法で形成する。
【００３９】その後、およそ１μｍの厚さのポジ型フォ
トレジストからなるレジストを塗布法により形成し、露
光現像処理を行いレジストをパターンニングする。
トレジストからなるレジストを塗布法により形成し、露
光現像処理を行いレジストをパターンニングする。
【００４０】この露光現像処理したレジストの平面パタ
ーン形状は、図５に示すように、画素電極１０とＴＦＤ
素子１２の上部電極を構成する第２の金属パターンと、
配線電極５上と、この配線電極５と分離している入力電
極の裏打ち電極６をつなぐ入力電極１１とのパターンか
らなっている。
ーン形状は、図５に示すように、画素電極１０とＴＦＤ
素子１２の上部電極を構成する第２の金属パターンと、
配線電極５上と、この配線電極５と分離している入力電
極の裏打ち電極６をつなぐ入力電極１１とのパターンか
らなっている。
【００４１】このレジストを１００〜１７０℃の温度で
熱処理した後、エッチング液として塩酸を用いてＩＴＯ
からなる第２の金属９をエッチングする。
熱処理した後、エッチング液として塩酸を用いてＩＴＯ
からなる第２の金属９をエッチングする。
【００４２】このような処理工程により形成するＴＦＤ
素子を設けた基板を、通常の液晶表示体を製造する工程
である、配向膜塗布工程と、ラビングによる配向処理工
程とを行い、さらに同様の処理をした対向基板との張り
合わせ工程と、液晶の注入工程と、液晶注入口の封向工
程を経たのち、共通電極を切断して液晶表示体を完成す
る。
素子を設けた基板を、通常の液晶表示体を製造する工程
である、配向膜塗布工程と、ラビングによる配向処理工
程とを行い、さらに同様の処理をした対向基板との張り
合わせ工程と、液晶の注入工程と、液晶注入口の封向工
程を経たのち、共通電極を切断して液晶表示体を完成す
る。
【００４３】化成処理によってその表面に誘電体膜８を
形成しない領域のタンタルは形成しなくてもよいが、Ｉ
ＴＯ膜からなる入力電極１１の裏打ち電極６として入力
電極１１の断線不良の低減に寄与し、化成処理により誘
電体膜を形成した領域はどの配線電極５も同じ容量をも
つコンデンサーとして働き、良好な画質の液晶表示体を
得ることができる。
形成しない領域のタンタルは形成しなくてもよいが、Ｉ
ＴＯ膜からなる入力電極１１の裏打ち電極６として入力
電極１１の断線不良の低減に寄与し、化成処理により誘
電体膜を形成した領域はどの配線電極５も同じ容量をも
つコンデンサーとして働き、良好な画質の液晶表示体を
得ることができる。
【００４４】つぎに本発明の第２の実施例を図７を用い
て説明する。図７は、本発明の第２の実施例におけるＴ
ＦＤ素子の構成を示す平面図である。
て説明する。図７は、本発明の第２の実施例におけるＴ
ＦＤ素子の構成を示す平面図である。
【００４５】ＴＦＤ素子の下層金属を構成する第１の金
属であるＴａパターンは第１の実施例と同様に、共通電
極４と、配線電極５とからなる。しかし第１の実施例の
Ｔａパターンを分離するスリットは設けず、誘電体膜は
第１の金属のパターン全体に設けている。
属であるＴａパターンは第１の実施例と同様に、共通電
極４と、配線電極５とからなる。しかし第１の実施例の
Ｔａパターンを分離するスリットは設けず、誘電体膜は
第１の金属のパターン全体に設けている。
【００４６】ＴＦＤ素子１２上層金属を構成する第２の
金属９であるＩＴＯのパターン形状は第１の実施例と同
様に、画素電極１０とＴＦＤ素子１２部を除いた配線電
極５上と入力電極１１上とに設けている。
金属９であるＩＴＯのパターン形状は第１の実施例と同
様に、画素電極１０とＴＦＤ素子１２部を除いた配線電
極５上と入力電極１１上とに設けている。
【００４７】ＩＴＯのパターン形状は、入力電極１１の
面積が一定になる位置にスリット７を設けている。
面積が一定になる位置にスリット７を設けている。
【００４８】そして、結合容量は第１の電極であるＩＴ
Ｏと、誘電体膜と、結合容量の第２の電極であり、しか
もＴＦＤ素子の第１の金属であるタンタルによって結合
容量を構成する。
Ｏと、誘電体膜と、結合容量の第２の電極であり、しか
もＴＦＤ素子の第１の金属であるタンタルによって結合
容量を構成する。
【００４９】つぎに、図６から図７を用いて、図７に示
す構造を得るための製造方法を説明する。
す構造を得るための製造方法を説明する。
【００５０】図１から図５を用いて説明した、第１の実
施例と同様な方法により、第１の金属２であるＴａ膜を
形成したのち、パターンニングを行う。
施例と同様な方法により、第１の金属２であるＴａ膜を
形成したのち、パターンニングを行う。
【００５１】第１の実施例においては、Ｔａパターンの
配線電極５の一部にスリットが設け配線電極５を分離し
ていたが、第２の実施例では図６に示すように、第１の
金属２は連続したパターンで形成し、化成処理は第１の
金属２全体に行い、全面に誘電体膜を形成する。
配線電極５の一部にスリットが設け配線電極５を分離し
ていたが、第２の実施例では図６に示すように、第１の
金属２は連続したパターンで形成し、化成処理は第１の
金属２全体に行い、全面に誘電体膜を形成する。
【００５２】その後、第１の実施例と同様の条件で第２
の金属９としてＩＴＯ膜を形成し、ＩＴＯ膜上にレジス
トパターンを形成する。
の金属９としてＩＴＯ膜を形成し、ＩＴＯ膜上にレジス
トパターンを形成する。
【００５３】レジストパターンは、図７に示すように、
入力電極１１の面積が一定になるような位置にスリット
７を設ける。
入力電極１１の面積が一定になるような位置にスリット
７を設ける。
【００５４】本発明の第２の実施例においては入力電極
１１の領域のみで結合容量を制御されるため、第１の実
施例と同様に、ＴＦＤ素子の容量との比を大きく取るた
め、できるだけ入力電極１１の線幅寸法は広いことが好
ましい。
１１の領域のみで結合容量を制御されるため、第１の実
施例と同様に、ＴＦＤ素子の容量との比を大きく取るた
め、できるだけ入力電極１１の線幅寸法は広いことが好
ましい。
【００５５】また、スリットにより分離した配線電極５
側のＩＴＯからなる第２の金属９は第１の実施例と同様
に、配線抵抗の低抵抗化と、断線不良の低減を図ること
ができる。
側のＩＴＯからなる第２の金属９は第１の実施例と同様
に、配線抵抗の低抵抗化と、断線不良の低減を図ること
ができる。
【００５６】その後は第１の実施例の説明と同様の処理
工程を行うことによって、液晶表示体を形成する。
工程を行うことによって、液晶表示体を形成する。
【００５７】つぎに本発明の第３の実施例を、図８を用
いて説明する。図１から図５を用いて説明した第１の実
施例と同様な構造で、配線電極５の面積差の調整とＴＦ
Ｄ素子１２との容量比を大きくとるため、図８に示すよ
うに、配線電極５にＴＦＤ素子１２を介して接続する画
素電極１０の一方の入力電極１１より給電を行う。
いて説明する。図１から図５を用いて説明した第１の実
施例と同様な構造で、配線電極５の面積差の調整とＴＦ
Ｄ素子１２との容量比を大きくとるため、図８に示すよ
うに、配線電極５にＴＦＤ素子１２を介して接続する画
素電極１０の一方の入力電極１１より給電を行う。
【００５８】そして入力電極１１と反対側の配線電極に
ダミー領域１３を設ける。そしてこのダミー領域１３の
線幅寸法を太くとり、このダミー領域１３に結合容量を
設ける。なおその後の製造方法は第１の実施例と同様の
処理工程を行えばよく、液晶表示体を形成することがで
きる。
ダミー領域１３を設ける。そしてこのダミー領域１３の
線幅寸法を太くとり、このダミー領域１３に結合容量を
設ける。なおその後の製造方法は第１の実施例と同様の
処理工程を行えばよく、液晶表示体を形成することがで
きる。
【００５９】つぎに本発明の第４の実施例を、図９を用
いて説明する。配線電極５の線幅寸法が充分に太く、断
線の可能性の低いときには、図６と図７とを用いて説明
した第２の実施例と同様な構造を採用して、図９に示す
ように入力電極部１１のみに第２の金属であるＩＴＯパ
ターンを設ける。
いて説明する。配線電極５の線幅寸法が充分に太く、断
線の可能性の低いときには、図６と図７とを用いて説明
した第２の実施例と同様な構造を採用して、図９に示す
ように入力電極部１１のみに第２の金属であるＩＴＯパ
ターンを設ける。
【００６０】この図９に示すような構造とすると、配線
電極５上のＩＴＯパターンの形成を省略することがで
き、複雑なパターンの必要がなく、パターンの重ね合わ
せの精度もゆとりをもたせて液晶表示体を制作すること
が可能である。
電極５上のＩＴＯパターンの形成を省略することがで
き、複雑なパターンの必要がなく、パターンの重ね合わ
せの精度もゆとりをもたせて液晶表示体を制作すること
が可能である。
【００６１】図１０は、本発明のアクティブマトリック
ス方式の液晶表示体にチップオングラス（ＣＯＧ）実装
構造を適用した例を示す平面図である。
ス方式の液晶表示体にチップオングラス（ＣＯＧ）実装
構造を適用した例を示す平面図である。
【００６２】ＣＯＧ実装構造を用いて、入力電極１１と
液晶表示体を駆動する半導体チップの端子とを直接に接
続を行うと、第１０図に示すように、入力電極１１の接
続部１４の位置は半導体チップの端子の位置にあわせる
必要があり、実装位置に集中的に配線することが多い。
液晶表示体を駆動する半導体チップの端子とを直接に接
続を行うと、第１０図に示すように、入力電極１１の接
続部１４の位置は半導体チップの端子の位置にあわせる
必要があり、実装位置に集中的に配線することが多い。
【００６３】このとき、結合容量の第２の電極となる配
線電極５は、１本毎に面積が異なることとなる。
線電極５は、１本毎に面積が異なることとなる。
【００６４】そこで、同じ容量値を得るためには、第１
の実施例から第４の実施例の構造を採用すればよい。こ
の結果、コンパクトで信頼性の高いアクティブマトリッ
クス方式液晶表示体を得ることが可能となる。
の実施例から第４の実施例の構造を採用すればよい。こ
の結果、コンパクトで信頼性の高いアクティブマトリッ
クス方式液晶表示体を得ることが可能となる。
【００６５】
【発明の効果】以上の説明で明らかなように、本発明の
アクティブマトリックス方式の液晶表示体は、入力電極
からの距離による電圧差によって生ずる表示ムラと、各
配線電極間の結合容量の差による表示ムラとが発生しな
い。このため非常に良好な表示品質を有する液晶表示体
を提供することができる。
アクティブマトリックス方式の液晶表示体は、入力電極
からの距離による電圧差によって生ずる表示ムラと、各
配線電極間の結合容量の差による表示ムラとが発生しな
い。このため非常に良好な表示品質を有する液晶表示体
を提供することができる。
【図１】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す断面図である。
ス方式液晶表示体を示す断面図である。
【図２】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す平面図である。
ス方式液晶表示体を示す平面図である。
【図３】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す断面図である。
ス方式液晶表示体を示す断面図である。
【図４】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す断面図である。
ス方式液晶表示体を示す断面図である。
【図５】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す平面図である。
ス方式液晶表示体を示す平面図である。
【図６】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す平面図である。
ス方式液晶表示体を示す平面図である。
【図７】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す平面図である。
ス方式液晶表示体を示す平面図である。
【図８】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す平面図である。
ス方式液晶表示体を示す平面図である。
【図９】本発明の実施例におけるアクティブマトリック
ス方式液晶表示体を示す平面図である。
ス方式液晶表示体を示す平面図である。
【図１０】本発明の実施例におけるアクティブマトリッ
クス方式液晶表示体を示す平面図である。
クス方式液晶表示体を示す平面図である。
２ 第１の金属 ４ 共通電極 ５ 配線電極 ６ 裏打ち電極 ７ スリット ８ 誘電体膜 ９ 第２の金属 １１ 入力電極 １２ ＴＦＤ素子 １３ ダミー領域
Claims (4)
- 【請求項１】 基板上に設ける複数の画素電極と、画素
電極を駆動するための複数のスイッチング素子に接続す
る複数の配線電極と、結合容量を介して駆動信号をスイ
ッチング素子に供給する入力電極とを備え、結合容量は
それぞれの結合容量の値がほぼ同じ値であること特徴と
するアクティブマトリックス方式液晶表示体。 - 【請求項２】 基板上に設ける複数の画素電極と、画素
電極を駆動するための複数のスイッチング素子に接続す
る複数の配線電極と、結合容量を介して駆動信号をスイ
ッチング素子に供給する入力電極とを備え、入力電極は
チップオングラス構造により液晶表示体を駆動する半導
体チップの端子に直接接続することを特徴とするアクテ
ィブマトリックス方式液晶表示体。 - 【請求項３】 基板上に設ける複数の画素電極と、画素
電極を駆動するための複数のスイッチング素子に接続す
る複数の配線電極と、結合容量を介して駆動信号をスイ
ッチング素子に供給する入力電極とを備え、結合容量は
第１の電極と第２の電極との間に設け、第１の電極ある
いは第２の電極に設けるスリットにより制御することに
より、結合容量の面積をほぼ同じ値にすることを特徴と
するアクティブマトリックス方式液晶表示体。 - 【請求項４】 基板上に設ける複数の画素電極と、画素
電極を駆動するための複数のスイッチング素子に接続す
る複数の配線電極と、結合容量を介して駆動信号をスイ
ッチング素子に供給する入力電極とを備え、配線電極に
スイッチング素子を介して接続する画素電極の一方から
駆動信号を供給し、他方に結合容量を設けること特徴と
するアクティブマトリックス方式液晶表示体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23465394A JPH07168208A (ja) | 1993-09-30 | 1994-09-29 | アクティブマトリックス方式液晶表示体 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-57392 | 1993-09-30 | ||
| JP5739293 | 1993-09-30 | ||
| JP23465394A JPH07168208A (ja) | 1993-09-30 | 1994-09-29 | アクティブマトリックス方式液晶表示体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07168208A true JPH07168208A (ja) | 1995-07-04 |
Family
ID=26398432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23465394A Pending JPH07168208A (ja) | 1993-09-30 | 1994-09-29 | アクティブマトリックス方式液晶表示体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07168208A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082274A1 (en) * | 2000-04-24 | 2001-11-01 | Matsushita Electric Industrial Co., Ltd. | Display unit and drive method therefor |
| US7268746B2 (en) | 2002-11-25 | 2007-09-11 | Sharp Kabushiki Kaisha | Active matrix substrate and display |
| JP4812940B2 (ja) * | 1998-10-30 | 2011-11-09 | 浜松ホトニクス株式会社 | 固体撮像装置アレイ |
-
1994
- 1994-09-29 JP JP23465394A patent/JPH07168208A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4812940B2 (ja) * | 1998-10-30 | 2011-11-09 | 浜松ホトニクス株式会社 | 固体撮像装置アレイ |
| WO2001082274A1 (en) * | 2000-04-24 | 2001-11-01 | Matsushita Electric Industrial Co., Ltd. | Display unit and drive method therefor |
| US6909415B2 (en) | 2000-04-24 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Display unit and drive method therefor |
| US7268746B2 (en) | 2002-11-25 | 2007-09-11 | Sharp Kabushiki Kaisha | Active matrix substrate and display |
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