JPH07169854A - 半導体デバイスおよびその製造方法 - Google Patents
半導体デバイスおよびその製造方法Info
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- JPH07169854A JPH07169854A JP5316209A JP31620993A JPH07169854A JP H07169854 A JPH07169854 A JP H07169854A JP 5316209 A JP5316209 A JP 5316209A JP 31620993 A JP31620993 A JP 31620993A JP H07169854 A JPH07169854 A JP H07169854A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 層間絶縁膜３上のＴｉの酸化物からなる拡散
バリア層９に井戸状の溝を作製し、そのバリア層９の上
に下部電極材料層４を形成した後、バリア層９と下部電
極層４が平坦化されるまでエッチング又は研磨を行う。
この平坦化された基板上に強誘電体薄膜５を作製し、下
部電極面積より大きい面積でバリア層９と強誘電体膜５
を微細加工する。しかる後上部電極６を作製する。 【効果】 強誘電体膜と層間絶縁膜との相互拡散を抑制
する共に、微細加工が困難な下部電極材料（Ｐｔ等）の
エッチング工程をなくすことができ、さらにゾルゲル法
やスパッタ法など強誘電体膜を容易に作製できるが段差
被覆性がよくない成膜方法を用いることができる。これ
らの効果によりデバイスの信頼性を高めることが可能と
なる。
バリア層９に井戸状の溝を作製し、そのバリア層９の上
に下部電極材料層４を形成した後、バリア層９と下部電
極層４が平坦化されるまでエッチング又は研磨を行う。
この平坦化された基板上に強誘電体薄膜５を作製し、下
部電極面積より大きい面積でバリア層９と強誘電体膜５
を微細加工する。しかる後上部電極６を作製する。 【効果】 強誘電体膜と層間絶縁膜との相互拡散を抑制
する共に、微細加工が困難な下部電極材料（Ｐｔ等）の
エッチング工程をなくすことができ、さらにゾルゲル法
やスパッタ法など強誘電体膜を容易に作製できるが段差
被覆性がよくない成膜方法を用いることができる。これ
らの効果によりデバイスの信頼性を高めることが可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に内
蔵されている半導体デバイス及びその製造方法に関す
る。
蔵されている半導体デバイス及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体メモリセル内の容量絶縁膜として
強誘電体薄膜を用いることにより、高速で書き込み、読
み出し動作を行うことの出来る不揮発メモリ、もしくは
比誘電率の大きい強誘電体薄膜を容量絶縁膜として利用
した集積度の高いダイナミックランダムアクセスメモリ
（ＤＲＡＭ）を作製することができる。このようなメモ
リセルを作製する場合、容量絶縁膜として主にＰｂもし
くはＢｉを成分として含む酸化物強誘電体薄膜が利用さ
れる。従来の技術としては、「ビットパラレル構造を持
つ１６キロビット強誘電体不揮発メモリ」：ウォーマッ
ク、トイッシュ、ダイジェスト オブ １９８９ アイ
トリプルイー インターナショナル ソリッドステイト
サーキット カンファレンス、ページ２４２−２４３、
１９８９年（”Ａ １６ｋｂ Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔ
ｈ ａ Ｂｉｔ Ｐａｒａｌｌｅｌ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ”， ：Ｒ．Ｗｏｍａｃｋ ａｎｄ Ｄ．Ｔｏ
ｉｓｃｈ， Ｄｉｇｅｓｔｏｆ １９８９ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ．
２４２−２４３，Ｆｅｂ． １９８９）に示されている
構造が用いられている。すなわち、図１に示すように層
間絶縁膜３もしくは多結晶シリコンとの相互拡散を防ぐ
ための導電性バリア層上に作製された下部電極４を微細
加工した後、強誘電体薄膜５が６００℃前後の成膜温度
で作製される。この後強誘電体薄膜は微細加工され上部
電極６、素子分離膜７、Ａｌ配線８が作製される。
強誘電体薄膜を用いることにより、高速で書き込み、読
み出し動作を行うことの出来る不揮発メモリ、もしくは
比誘電率の大きい強誘電体薄膜を容量絶縁膜として利用
した集積度の高いダイナミックランダムアクセスメモリ
（ＤＲＡＭ）を作製することができる。このようなメモ
リセルを作製する場合、容量絶縁膜として主にＰｂもし
くはＢｉを成分として含む酸化物強誘電体薄膜が利用さ
れる。従来の技術としては、「ビットパラレル構造を持
つ１６キロビット強誘電体不揮発メモリ」：ウォーマッ
ク、トイッシュ、ダイジェスト オブ １９８９ アイ
トリプルイー インターナショナル ソリッドステイト
サーキット カンファレンス、ページ２４２−２４３、
１９８９年（”Ａ １６ｋｂ Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔ
ｈ ａ Ｂｉｔ Ｐａｒａｌｌｅｌ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ”， ：Ｒ．Ｗｏｍａｃｋ ａｎｄ Ｄ．Ｔｏ
ｉｓｃｈ， Ｄｉｇｅｓｔｏｆ １９８９ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ．
２４２−２４３，Ｆｅｂ． １９８９）に示されている
構造が用いられている。すなわち、図１に示すように層
間絶縁膜３もしくは多結晶シリコンとの相互拡散を防ぐ
ための導電性バリア層上に作製された下部電極４を微細
加工した後、強誘電体薄膜５が６００℃前後の成膜温度
で作製される。この後強誘電体薄膜は微細加工され上部
電極６、素子分離膜７、Ａｌ配線８が作製される。
【０００３】
【発明が解決しようとする課題】しかしながら従来のメ
モリセル作製技術には次のような欠点がある。即ち層間
絶縁膜としては一般にＳｉＯ2 が用いられることが多い
が、Ｐｂを成分に含む強誘電体薄膜を微細加工された電
極パターン上に６００℃前後の成膜温度で作製する場
合、電極に覆われていない部分の層間絶縁膜と強誘電体
薄膜との間でＰｂとＳｉが相互拡散を起こす。この相互
拡散により、層間絶縁膜の下に位置するトランジスタな
どの半導体素子の特性が劣化したり、層間絶縁膜直上の
強誘電体薄膜を通して電極上の強誘電体薄膜の特性が劣
化するという問題があった。
モリセル作製技術には次のような欠点がある。即ち層間
絶縁膜としては一般にＳｉＯ2 が用いられることが多い
が、Ｐｂを成分に含む強誘電体薄膜を微細加工された電
極パターン上に６００℃前後の成膜温度で作製する場
合、電極に覆われていない部分の層間絶縁膜と強誘電体
薄膜との間でＰｂとＳｉが相互拡散を起こす。この相互
拡散により、層間絶縁膜の下に位置するトランジスタな
どの半導体素子の特性が劣化したり、層間絶縁膜直上の
強誘電体薄膜を通して電極上の強誘電体薄膜の特性が劣
化するという問題があった。
【０００４】さらに強誘電体の下部電極材料として一般
的に用いられているＰｔは反応性に乏しく、反応性イオ
ンエッチングでは一度エッチングされたＰｔがレジスト
の側壁など周囲に再堆積してしまい、Ｐｔ電極が意図し
た形状に微細加工できず、デバイスの歩留りを低下させ
る要因の一つとなっている。又、強誘電体が下部電極と
上部電極に挟まれた構造において、下部電極と強誘電体
を連続して堆積させた場合は前記のような元素の相互拡
散はおこらないが、最終的な形状を得るためのエッチン
グ工程において強誘電体の側壁にＰｔが再付着し、下部
電極と上部電極が短絡してしまうという問題が生じてい
た。又、強誘電体薄膜の作製方法によっては段差被覆性
が悪いため、下部電極の加工により生ずる段差部分が素
子の不良の原因となる。
的に用いられているＰｔは反応性に乏しく、反応性イオ
ンエッチングでは一度エッチングされたＰｔがレジスト
の側壁など周囲に再堆積してしまい、Ｐｔ電極が意図し
た形状に微細加工できず、デバイスの歩留りを低下させ
る要因の一つとなっている。又、強誘電体が下部電極と
上部電極に挟まれた構造において、下部電極と強誘電体
を連続して堆積させた場合は前記のような元素の相互拡
散はおこらないが、最終的な形状を得るためのエッチン
グ工程において強誘電体の側壁にＰｔが再付着し、下部
電極と上部電極が短絡してしまうという問題が生じてい
た。又、強誘電体薄膜の作製方法によっては段差被覆性
が悪いため、下部電極の加工により生ずる段差部分が素
子の不良の原因となる。
【０００５】
【課題を解決するための手段】本発明はＴｉの酸化物よ
りなるバリア層を層間絶縁膜上に層状に有し、その層に
下部電極材料が埋め込まれており、かつ該下部電極材料
を覆う強誘電体薄膜、上部電極で構成されていることを
特徴とする半導体デバイス構造およびその製造方法に関
する。
りなるバリア層を層間絶縁膜上に層状に有し、その層に
下部電極材料が埋め込まれており、かつ該下部電極材料
を覆う強誘電体薄膜、上部電極で構成されていることを
特徴とする半導体デバイス構造およびその製造方法に関
する。
【０００６】本発明の半導体デバイスの形状によれば、
Ｔｉの酸化物層により、ＳｉＯ2 を成分として含む層間
絶縁膜と強誘電体薄膜が接する部分がなくなるため、元
素の相互拡散の問題が解決される。つまり、このバリア
層は強誘電体薄膜作製温度においても層間絶縁膜の主成
分であるＳｉ、容量絶縁膜に含まれるＰｂと相互拡散し
ないため結果的に層間絶縁膜中へのＰｂの侵入、および
Ｓｉの強誘電体薄膜中への侵入を抑制する働きを持つ。
そのため強誘電体薄膜及びトランジスタなどの素子の劣
化をともに防ぐことが出来る。なお、バリア層としてＴ
ｉの酸化物を用いるためには最初からＴｉの酸化物を堆
積しても良いが、金属Ｔｉを堆積し、強誘電体の形成・
加工段階で同時に酸化を行ってＴｉ酸化物としても良
い。
Ｔｉの酸化物層により、ＳｉＯ2 を成分として含む層間
絶縁膜と強誘電体薄膜が接する部分がなくなるため、元
素の相互拡散の問題が解決される。つまり、このバリア
層は強誘電体薄膜作製温度においても層間絶縁膜の主成
分であるＳｉ、容量絶縁膜に含まれるＰｂと相互拡散し
ないため結果的に層間絶縁膜中へのＰｂの侵入、および
Ｓｉの強誘電体薄膜中への侵入を抑制する働きを持つ。
そのため強誘電体薄膜及びトランジスタなどの素子の劣
化をともに防ぐことが出来る。なお、バリア層としてＴ
ｉの酸化物を用いるためには最初からＴｉの酸化物を堆
積しても良いが、金属Ｔｉを堆積し、強誘電体の形成・
加工段階で同時に酸化を行ってＴｉ酸化物としても良
い。
【０００７】さらに、埋め込まれた下部電極はバリア層
との間で段差を形成しないため強誘電体薄膜の作製方法
によらず信頼性の高い素子を作製できる。また下部電極
材料のエッチング工程を含まないため良好な強誘電体膜
作製に必要でかつ微細加工の困難な下部電極材料も選択
できる。
との間で段差を形成しないため強誘電体薄膜の作製方法
によらず信頼性の高い素子を作製できる。また下部電極
材料のエッチング工程を含まないため良好な強誘電体膜
作製に必要でかつ微細加工の困難な下部電極材料も選択
できる。
【０００８】
【実施例】本発明について図面を参照して説明する。
【０００９】（実施例１）ここでは層間絶縁膜上のバリ
ア層として３００ｎｍのＴｉＯ2 を反応性スパッタ法で
作製し２００ｎｍの深さの溝を作製したもの、下部電極
として４００ｎｍのＰｔをＤＣスパッタ法で、強誘電体
膜として２００ｎｍのＰＺＴ薄膜をゾルゲル法で作製し
た例を示す。バリア層は金属Ｔｉを層状に作製し、下部
電極を埋め込んだ後、酸素雰囲気中での強誘電体薄膜作
製時に同時にＴｉも酸化することを利用して作製するこ
ともできる。強誘電体膜としてはＰＺＴの他にＰｂＴｉ
Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 などのペロブ
スカイト型酸化物強誘電体を用いることができる。また
ゾルゲル法は成膜方法の性格上段差のある基板上に均一
な膜厚の薄膜を形成することが難しいと考えられる成膜
方法の一つであるが、平坦な基板上では均一で良好な特
性の強誘電体膜を１００ｎｍ以下の薄膜でも得ることが
できる成膜方法である。
ア層として３００ｎｍのＴｉＯ2 を反応性スパッタ法で
作製し２００ｎｍの深さの溝を作製したもの、下部電極
として４００ｎｍのＰｔをＤＣスパッタ法で、強誘電体
膜として２００ｎｍのＰＺＴ薄膜をゾルゲル法で作製し
た例を示す。バリア層は金属Ｔｉを層状に作製し、下部
電極を埋め込んだ後、酸素雰囲気中での強誘電体薄膜作
製時に同時にＴｉも酸化することを利用して作製するこ
ともできる。強誘電体膜としてはＰＺＴの他にＰｂＴｉ
Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 などのペロブ
スカイト型酸化物強誘電体を用いることができる。また
ゾルゲル法は成膜方法の性格上段差のある基板上に均一
な膜厚の薄膜を形成することが難しいと考えられる成膜
方法の一つであるが、平坦な基板上では均一で良好な特
性の強誘電体膜を１００ｎｍ以下の薄膜でも得ることが
できる成膜方法である。
【００１０】図２は層間絶縁膜３上にバリア層ＴｉＯ2
薄膜９を設けた構造である。ＴｉＯ2 薄膜９に井戸状の
下部電極埋め込み穴を形成した後、下部電極４を作製す
る。下部電極は、機械的もしくは化学反応を利用した研
磨によりバリア層９と下部電極４の平坦化された表面が
露出するまで削られる。この表面にＰＺＴ薄膜５を作製
する。ＰＺＴ薄膜作製時にはＴｉＯ2 層９がＰＺＴ層５
と層間絶縁膜３との相互拡散バリアとして機能する。図
３に層間絶縁膜ＳｉＯ2 上に５０ｎｍのＴｉＯ2 バリア
層を作製したのち、ＰＺＴ薄膜を作製した場合のオージ
ェ電子分光により測定した深さ方向の組成分布を示す。
ＰＺＴ／ＴｉＯ2 界面でＰＺＴ層からバリア層に侵入す
るＰｂは界面から１０ｎｍ程度に留まっておりＳｉＯ2
中に侵入するＰｂは存在しない。さらにＴｉＯ2 ／Ｓｉ
Ｏ2 界面でもＳｉの拡散が抑制されており、ＰＺＴ層内
ではＳｉは検出限界以下である。この結果からＴｉＯ2
薄膜がＰＺＴ成膜時の拡散バリア層となることが確認さ
れる。ちなみにＴｉＯ2 層９上ではＰＺＴの準安定相で
ある常誘電体のパイロクロア構造となるが、パイロクロ
ア相部分はＰＺＴ成膜後にＴｉＯ2 バリア層と共にエッ
チングで除去されるので実用上問題はなく、エッチング
せずにパイロクロア相部分と酸化チタン部分を素子分離
膜として用いることもできる。
薄膜９を設けた構造である。ＴｉＯ2 薄膜９に井戸状の
下部電極埋め込み穴を形成した後、下部電極４を作製す
る。下部電極は、機械的もしくは化学反応を利用した研
磨によりバリア層９と下部電極４の平坦化された表面が
露出するまで削られる。この表面にＰＺＴ薄膜５を作製
する。ＰＺＴ薄膜作製時にはＴｉＯ2 層９がＰＺＴ層５
と層間絶縁膜３との相互拡散バリアとして機能する。図
３に層間絶縁膜ＳｉＯ2 上に５０ｎｍのＴｉＯ2 バリア
層を作製したのち、ＰＺＴ薄膜を作製した場合のオージ
ェ電子分光により測定した深さ方向の組成分布を示す。
ＰＺＴ／ＴｉＯ2 界面でＰＺＴ層からバリア層に侵入す
るＰｂは界面から１０ｎｍ程度に留まっておりＳｉＯ2
中に侵入するＰｂは存在しない。さらにＴｉＯ2 ／Ｓｉ
Ｏ2 界面でもＳｉの拡散が抑制されており、ＰＺＴ層内
ではＳｉは検出限界以下である。この結果からＴｉＯ2
薄膜がＰＺＴ成膜時の拡散バリア層となることが確認さ
れる。ちなみにＴｉＯ2 層９上ではＰＺＴの準安定相で
ある常誘電体のパイロクロア構造となるが、パイロクロ
ア相部分はＰＺＴ成膜後にＴｉＯ2 バリア層と共にエッ
チングで除去されるので実用上問題はなく、エッチング
せずにパイロクロア相部分と酸化チタン部分を素子分離
膜として用いることもできる。
【００１１】（実施例２）図４に示す実施例は層間絶縁
膜３にコンタクトホールを作製し多結晶シリコン１０と
Ｓｉバリアメタル１１で下部電極４とトランジスタ２の
ドレインを接続する必要がある場合を示している。層間
絶縁膜３を作製した後第一のコンタクトホールを作製し
て多結晶シリコンを埋め込む。続けて金属Ｔｉ層９を作
製する。本構造の場合、多結晶シリコンを酸化させない
ためにバリア層として金属Ｔｉを用いなければならな
い。埋め込まれた第一のコンタクトホール上に容量キャ
パシタの面積として必要な面積の第二のコンタクトホー
ルを形成する。第二のコンタクトホールは、Ｓｉバリア
メタル１１、下部電極４で順次埋め込まれ平坦になるよ
うに研磨された後、その上にＰＺＴ薄膜５を作製する。
この場合は強誘電体膜作製時に酸化された酸化チタンバ
リア層９の膜厚ｔ１とＳｉバリアメタル１１の膜厚ｔ２
をｔ１＞ｔ２の関係にしなければならない。以上のよう
な構造のメモリセルを作製することにより第２図の場合
と同様にＰＺＴ薄膜とＳｉＯ2 との相互拡散を防ぐこと
ができ、かつ下部電極をエッチングすることなく平坦な
面上に容量絶縁膜を形成できる。
膜３にコンタクトホールを作製し多結晶シリコン１０と
Ｓｉバリアメタル１１で下部電極４とトランジスタ２の
ドレインを接続する必要がある場合を示している。層間
絶縁膜３を作製した後第一のコンタクトホールを作製し
て多結晶シリコンを埋め込む。続けて金属Ｔｉ層９を作
製する。本構造の場合、多結晶シリコンを酸化させない
ためにバリア層として金属Ｔｉを用いなければならな
い。埋め込まれた第一のコンタクトホール上に容量キャ
パシタの面積として必要な面積の第二のコンタクトホー
ルを形成する。第二のコンタクトホールは、Ｓｉバリア
メタル１１、下部電極４で順次埋め込まれ平坦になるよ
うに研磨された後、その上にＰＺＴ薄膜５を作製する。
この場合は強誘電体膜作製時に酸化された酸化チタンバ
リア層９の膜厚ｔ１とＳｉバリアメタル１１の膜厚ｔ２
をｔ１＞ｔ２の関係にしなければならない。以上のよう
な構造のメモリセルを作製することにより第２図の場合
と同様にＰＺＴ薄膜とＳｉＯ2 との相互拡散を防ぐこと
ができ、かつ下部電極をエッチングすることなく平坦な
面上に容量絶縁膜を形成できる。
【００１２】なお、上記記述はメモリセルのキャパシタ
を想定した場合についてのみ述べたが、本発明は広く半
導体集積回路にＰｂを含む強誘電体薄膜を適用する多く
の場合に同様の効果が得られる。
を想定した場合についてのみ述べたが、本発明は広く半
導体集積回路にＰｂを含む強誘電体薄膜を適用する多く
の場合に同様の効果が得られる。
【図１】従来技術によるメモリセル構造である。
【図２】本発明によるメモリセル構造である。
【図３】ＴｉＯ2 （５０ｎｍ）／ＳｉＯ2 上にＰＺＴ薄
膜が作製された場合の深さ方向の組成分布図である。
膜が作製された場合の深さ方向の組成分布図である。
【図４】多結晶シリコンによるコンタクトが存在する場
合の本発明によるメモリセル構造である。
合の本発明によるメモリセル構造である。
１ Ｓｉ基板 ２ トランジスタ ３ 層間絶縁膜 ４ 下部電極 ５ ＰＺＴ薄膜 ６ 上部電極 ７ 素子分離膜 ８ Ａｌ配線 ９ 酸化チタンバリア層 １０ 多結晶シリコン １１ Ｓｉバリアメタル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 層間絶縁膜上に、Ｔｉの酸化物を層状に
有し、該層に下部電極材料が埋め込まれており、かつ該
下部電極を覆う強誘電体薄膜、上部電極を有することを
特徴とする半導体デバイス。 - 【請求項２】 層間絶縁膜上に、ＴｉもしくはＴｉの酸
化物を層状に形成した後、該層に電極面積として必要な
開口面積を持つ井戸状の溝を形成し、その上に前記溝の
深さより厚い下部電極層を形成した後に該下部電極層を
研磨することにより平坦面に埋め込まれた下部電極構造
を形成し、しかる後に強誘電体膜を形成した後該強誘電
体膜をＴｉの酸化物層と共に加工し、最後に上部電極を
形成することを特徴とする請求項１記載の半導体デバイ
スの製造方法。
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|---|---|---|---|
| JP5316209A JP2629586B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体デバイスおよびその製造方法 |
Applications Claiming Priority (1)
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| JP5316209A JP2629586B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体デバイスおよびその製造方法 |
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|---|---|
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| JP2629586B2 JP2629586B2 (ja) | 1997-07-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316209A Expired - Lifetime JP2629586B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体デバイスおよびその製造方法 |
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| JP (1) | JP2629586B2 (ja) |
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- 1993-12-16 JP JP5316209A patent/JP2629586B2/ja not_active Expired - Lifetime
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