JPH07175429A

JPH07175429A - フラットパネルディスプレイの表示制御装置

Info

Publication number: JPH07175429A
Application number: JP5321924A
Authority: JP
Inventors: Keijiro Hijikata; 慶二郎土方
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】ＳＴＮ方式やＴＦＴ方式などのフラットパネル
ディスプレイの非表示期間にボーダーカラーを表示する
回路を備えたフラットパネルディスプレイの表示制御装
置を提供する。【構成】フラットパネルディスプレイに表示するときに
ＣＲＴのボーダーカラーに相当する非表示期間の色付け
をするフラットボーダーカラーを表示するため、データ
に色付けをするカラーパレットおよびカラー選択レジス
タと、ＣＲＴおよびＣＲＴインターフェースタイミング
で動作するフラットパネルにデータを表示するとき使用
するボーダーカラーレジスタ、フラットパネルディスプ
レイのブランク期間の色付けをするフラットボーダーカ
ラーレジスタと、２種類のカラーをパネル別に選択する
セレクタと、セレクタにより選択されたカラーと、表示
期間データと、ブランクデータ（”０”）をピクセルイ
ネーブル信号とボーダーカラーイネーブル信号とで選択
するセレクタと、ボーダーカラーイネーブル信号をピク
セルイネーブルとブランク信号とパネルタイプにより生
成するためのＯＲ回路とＡＮＤ回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フラットパネルディ
スプレイの表示制御装置に関し、特にフラットパネルデ
ィスプレイの非表示期間にボーダーカラーを表示する表
示制御装置に関する。

【０００２】

【従来の技術】ＣＲＴ表示装置の表示タイミングは図１
１に示すように表示期間とボーダーカラー期間とブラン
キング期間の３つから成る。図１１の水平表示タイミン
グ信号に示すように、ボーダーカラー信号は、表示期間
が終了し、ブランキング期間が始まるまでの間表示され
る。

【０００３】図１２は４８０ラインのＳＴＮカラーＬＣ
Ｄ（以下単にＬＣＤと呼ぶ）のパネルに４００ラインの
モードでデータを表示した例を示している。図１２の例
では上下それぞれ４０ラインずつのブランク期間が設け
られデータがセンタ表示される。このようにＬＣＤの場
合は、ボーダカラーという期間がなく表示期間以外はす
べてブランク期間から成る。

【０００４】図１３は表示イネーブル信号とブランキン
グ信号により表示データの切り替え制御を行う回路のブ
ロック図である。図１３において、ビデオ出力データ制
御回路１０４はピクセルイネーブル信号に応答してカラ
ーパレット１０１の出力とカラー選択レジスタ１０３の
ビット３およびビット２を合わせた８ビットビデオデー
タを出力し、ブランク信号に応答してボーダーカラーレ
ジスタ１０５に設定された色を出力する。

【０００５】図１４は図１３のビデオ出力データ制御回
路の詳細回路図である。ＣＲＴの場合は、ピクセルイネ
ーブル（表示イネーブル信号）が”１”（表示中）の期
間、セレクタ１０７はカラーパレット出力とカラー選択
レジスタ値を選択し、ＡＮＤゲート１０９およびＯＲゲ
ート１１１を介して表示データとして出力する。ＡＮＤ
ゲート１１５から出力されるボーダーイネーブル信号
が”１”のとき、ボーダーカラー期間（表示期間の終わ
りからブランク期間の始まりまでの期間）を表す。すな
わち、ピクセルイネーブル信号が”１”でなく（表示期
間でなく）、ブランク信号が”１”でなく（ブランク期
間でなく）、かつＦＬＴ信号が”１”でない（表示装置
がフラットパネルディスプレイでない、すなわちＣＲＴ
のとき）、ボーダーイネーブル信号が”１”となる。ボ
ーダーイネーブル信号が”１”の期間、セレクタ１０７
はボーダーカラーを選択し、ＡＮＤゲート１１３および
ＯＲゲート１１を介してビデオデータとして出力する。
ブランク信号が”１”のときはブランク期間を表し、こ
の期間は、セレクタ１０７は何も選択せず、ビデオ出力
として”０”（ブランク）が出力される。

【０００６】フラットパネルディスプレイの場合は、ピ
クセルイネーブル信号が”１”の期間はＣＲＴと同様
に、セレクタ１０７はカラーパレット出力とカラー選択
レジスタ値を選択する。一方、フラットパネルディスプ
レイが選択されたときは、ＦＬＴ信号は”１”であるの
で、ＡＮＤゲート１１５の出力（ボーダーイネーブル信
号の出力）は”０”であり、ＡＮＤゲート１１３の出力
も”０”となる。従って、ピクセルイネーブル信号が”
０”のときは、ブランク期間と同様の意味になる。すな
わち、ＡＮＤゲート１０９からの出力は”０”となり、
かつＡＮＤゲート１１３の出力も”０”となるのでセレ
クタ１０７は”０”をビデオ信号として出力する。この
期間が図１１に示すブランク期間に相当する。

【０００７】

【発明が解決しようとする課題】従来、ＳＴＮ（Single
Twisted Nematic）方式やＴＦＴ（Thin Film Transist
or）方式などのフラットパネルディスプレイには、表示
領域以外にボーダカラーなどの色を表示する機能がな
く、常に”０”データ（黒色）がでていたため、ボーダ
ーカラー表示において、ＣＲＴ表示との互換がとれない
等の問題があった。この発明の目的は、ＳＴＮ方式やＴ
ＦＴ方式などのフラットパネルディスプレイの非表示期
間にボーダーカラーを表示する回路を備えたフラットパ
ネルディスプレイの表示制御装置を提供することであ
る。

【０００８】

【課題を解決するための手段および作用】この発明はフ
ラットパネルディスプレイに表示するときにＣＲＴのボ
ーダーカラーに相当する非表示期間の色付けをするフラ
ットボーダーカラーを表示するため、データに色付けを
するカラーパレットおよびカラー選択レジスタと、ＣＲ
ＴおよびＣＲＴインターフェースタイミングで動作する
フラットパネルにデータを表示するとき使用するボーダ
ーカラーレジスタ、フラットパネルディスプレイのブラ
ンク期間の色付けをするフラットボーダーカラーレジス
タと、２種類のカラーをパネル別に選択するセレクタ
と、セレクタにより選択されたカラーと、表示期間デー
タと、ブランクデータ（”０”）をピクセルイネーブル
信号とボーダーカラーイネーブル信号とで選択するセレ
クタと、ボーダーカラーイネーブル信号をピクセルイネ
ーブルとブランク信号とパネルタイプにより生成するた
めのＯＲ回路とＡＮＤ回路とを備える。

【０００９】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。まず、図１を参照して、この発明の一実施例に
係わるディスプレイコントローラを使用した表示制御シ
ステム全体の構成を説明する。この表示制御システム４
は、例えば、６４０×４８０ドット２５６色同時表示等
の表示モードを持つＶＧＡ（Ｖideo Ｇraphics Ａrr
ay）仕様の表示制御システムであり、バスコネクタ３を
介してポータブルコンピュータのシステムバス２に接続
される。この表示制御システム４は、ポータブルコンピ
ュータ本体に標準装備されるフラットパネルディスプレ
イ４０およびオプション接続されるカラーＣＲＴディス
プレイ５０双方に対する表示制御を行なう。

【００１０】表示制御システム４には、ディスプレイコ
ントローラ１０および画像メモリ２５が設けられてい
る。これらディスプレイコントローラおよび画像メモリ
２５は、図示しない回路基板上に搭載されている。

【００１１】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、バスコネクタ３およびシステムバス２を介し
てポータブルコンピュータのＣＰＵ１に結合されてお
り、ＣＰＵ１からの要求に応じて画像メモリ２５への描
画を行う。また、ディスプレイコントローラ１０は、画
像メモリ２５に描画されたデータをビデオデータに変換
してフラットパネルディスプレイ４０またはカラーＣＲ
Ｔディスプレイ５０に出力し、それらの画面リフレッシ
ュを行う。

【００１２】画像メモリ（ＶＲＡＭ）２５は、フラット
パネルディスプレイ４０またはカラーＣＲＴディスプレ
イ５０に表示するための表示データを記憶するものであ
り、例えば２つのＤＲＡＭチップから構成されている。
この画像メモリ２５には４つのマップ（ＭＡＰ０〜ＭＡ
Ｐ３）が定義されており、ＭＡＰ０，ＭＡＰ１は一方の
ＤＲＡＭによって実現され、ＭＡＰ２，ＭＡＰ３は他方
のＤＲＡＭによって実現されている。

【００１３】画像メモリ２５は、メモリデータＭＤ３１
−０に対応する３２ビット幅のデータ入出力ポートを持
つ。この場合、ＭＡＰ０はメモリデータＭＤ７−０、Ｍ
ＡＰ１はＭＤ１５−８、ＭＡＰ２はＭＤ２３−１６、Ｍ
ＡＰ３はＭＤ３１−２４に対応する。また、これらＭＡ
Ｐ０〜ＭＡＰ３はメモリアドレス（ＭＡ９−０）によっ
て共通にアドレッシングされる。

【００１４】メモリ制御信号（ロウアドレスストローブ
信号ＲＡＳ，カラムアドレスストローブ信号ＣＡＳ，ラ
イトイネーブル信号ＷＥ，アウトプットイネーブル信号
ＯＥ）は２種類用意されており、ＡＲＡＳ，ＡＣＡＳ，
ＡＷＥ，ＡＯＥはＭＡＰ０，ＭＡＰ１が実現される一方
のＤＲＡＭの制御信号として使用され、ＢＲＡＳ，ＢＣ
ＡＳ，ＢＷＥ，ＢＯＥはＭＡＰ２，ＭＡＰ３が実現され
る他方のＤＲＡＭの制御信号として使用される。

【００１５】グラフィクスモードにおいては、グラフィ
クスデータがメモリプレーン方式によって画像メモリ２
５に描画される。このメモリプレーン方式は、４つのマ
ップ（ＭＡＰ０〜ＭＡＰ３）を全て使用し、それらマッ
プに各ピクセルの色情報を割り当てる方式である。この
場合、１ピクセルは、各マップ毎に１ビットづつの合計
４ビットのデータ（４ビット／ピクセル）によって表現
される。画像メモリ２５のデータ入出力ポートは３２ビ
ット幅であるので、１回のリードアクセスで４ビット／
ピクセルのグラフィクスデータが８ドット分読み出され
る。

【００１６】また、テキストモードにおいては、文字コ
ード、アトリビュート、および文字フォントデータが画
像メモリ２５に格納される。テキストモードでは、画像
メモリ２５に定義された４つのマップ（ＭＡＰ０〜ＭＡ
Ｐ３）の内の３つのマップ（ＭＡＰ０〜ＭＡＰ２）が使
用される。表示対象の１画面分の文字コードはＭＡＰ０
に格納され、それに対応する１画面分のアトリビュート
はＭＡＰ１に格納される。１文字分のテキストデータ
は、８ビットの文字コードと８ビットのアトリビュート
から構成される合計２バイトのデータサイズを有してい
る。８ビットのアトリビュートデータは、フォアグラン
ドの色（文字色）を指定する４ビットデータ（ｂｉｔ０
〜ｂｉｔ３）とバックグランドの色（背景色）を指定す
る４ビットデータ（ｂｉｔ４〜ｂｉｔ７）を含んでい
る。フォアグランドの色（文字色）を指定する４ビット
データ（ｂｉｔ０〜ｂｉｔ３）の内、ｂｉｔ３のデータ
は文字種の選択あるいは文字色の高輝度指定のためにも
使用される。

【００１７】また、ＭＡＰ２には、８種類のフォントセ
ットが格納される。各フォントセットは、８ビットの文
字コードによって選択可能な２５６文字分の文字フォン
トデータを含んでいる。各文字フォントデータは、例え
ば、８ドット×１６ライン、または９ドット×１６ライ
ンなどのフォントパターンに対応したデータサイズを有
している。

【００１８】ディスプレイコントローラ１０は、図示の
ように、クロックシンセサイザ１１、ＣＲＴ制御回路１
２、ＣＰＵインターフェース１３、表示アドレス生成回
路１４、ラスタオペレーション回路１５、アトリビュー
ト制御およびパラレル／シリアル変換回路（Ｐ／Ｓ）１
６、メモリ制御回路１７、カラーパレット１８、ＲＡＭ
ＤＡＣ１９、フラットパネルエミュレーション回路２
０、クロックセレクタ２１、およびパワーダウン制御回
路２２から構成されている。このディスプレイコントロ
ーラ１０のメモリ制御回路１７を除く全ての回路は、ビ
デオクロックＶＤＬＫに同期したタイミングで動作す
る。以下、各回路の機能を説明する。

【００１９】クロックシンセサイザ１１は、システムバ
ス２からのシステムクロックＳＹＳＣＬＫに基づき、ビ
デオクロックＶＤＣＬＫ、メモリクロックＭＣＬＫ、キ
ャラクタクロックＣＲＣＫ等を生成する。

【００２０】ビデオクロックＶＤＣＬＫは、フラットパ
ネルディスプレイ４０またはＣＲＴディスプレイ５０の
表示タイミングに合わせてビデオ信号をそれらディスプ
レイにドット単位で出力するための同期クロックであ
り、例えば２８．３２２ＭＨｚ程度の周波数を有する。
このビデオクロックＶＤＣＬＫの周波数の値は、フラッ
トパネルディスプレイ４０またはＣＲＴディスプレイ５
０の水平／垂直の走査周波数に基づいて決定される。

【００２１】メモリクロックＭＣＬＫはメモリ制御回路
１７の動作クロックであり、その周波数は画像メモリ２
５の性能のみによって規定でき、例えば、４１．６１２
ＭＨｚといったビデオクロックＶＤＣＬＫよりも高い値
を有する。

【００２２】キャラクタクロックＣＲＣＫは１文字単位
に出力されるクロックであり、例えば１文字のフォント
データの横方向サイズが９ドットの場合には、キャラク
タクロックＣＲＣＫはビデオクロックＶＤＣＬＫの９倍
の周期を有する。

【００２３】このクロックシンセサイザ１１には各種ク
ロックを生成するための複数のＰＬＬ回路が内蔵されて
いる。ビデオクロックＶＤＣＬＫの生成のために使用さ
れるＰＬＬ回路には、パワーダウン制御回路２２からの
パワーダウン信号ＰＤが供給される。このパワーダウン
信号ＰＤは、ビデオクロックＶＤＣＬＫを生成するＰＬ
Ｌ回路をパワーダウンするためのものである。

【００２４】表示タイミング制御回路１２は、フラット
パネルディプレイ４０およびＣＲＴディスプレイ５０の
表示タイミングを制御する。すなわち、表示タイミング
制御回路１２は、クロックシンセサイザ１１からのビデ
オクロックＶＤＣＬＫ，キャラクタクロックＣＲＣＫ、
およびパラメータレジスタ群に設定されたタイミング情
報に基づいて、フラットパネルディプレイ４０の表示タ
イミングを制御するための各種制御信号（ラインパルス
ＬＰ、フィールドパルスＦＰ、およびシフトクロックＳ
ＣＫ）、およびＣＲＴディスプレイ５０の表示タイミン
グを制御するための各種制御信号（水平同期信号ＨＳＹ
ＮＣ、垂直同期信号ＶＳＹＮＣ）を発生する。フラット
パネルディプレイ４０に対するシフトクロックＳＣＫ
は、フラットパネルディスプレイ４０内にビデオデータ
をシフトして取り込むためのデータシフト信号として使
用されるものである。

【００２５】また、表示タイミング制御回路１２は、メ
モリ制御回路１７に表示開始タイミング信号を供給する
と共に、表示アドレス生成回路１４に表示アドレスを供
給する。さらに、表示タイミング制御回路１２は、ＣＰ
Ｕ１に対する割り込み要求信号（ＩＲＱ）を発行する。

【００２６】ＣＰＵインターフェース１３はシステムバ
ス２を介してシステムデータＤ１５−０等をＣＰＵ１と
授受するためのものであり、このＣＰＵインターフェー
ス１３にはパラメータレジスタ群が設けられている。パ
ラメータレジスタ群は、フラットパネルディプレイ４０
およびＣＲＴディスプレイ５０の表示モード（テキスト
モード、グラフィクスモード）や、表示タイミング等を
規定するための各種パラメータを保持する。このパラメ
ータは、システムデータＤ１５−０を介してＣＰＵ１か
ら与えられる。パラメータレジスタに対するパラメータ
のリード／ライトは、Ｉ／Ｏリード信号ＩＯＲ、ＩＯラ
イト信号ＩＯＷによって制御される。

【００２７】また、ＣＰＵインターフェース１３は、シ
ステムバス２からＳＢＨＥ信号を入力すると共に、ＭＥ
ＭＣＳ１６信号、ＩＯＣＳ１６信号を出力する。ＳＢＨ
Ｅ信号は、システムデータＤ１５−０の上位バイトＤ１
５−８の転送を示す。ＭＥＭＣＳ１６信号、およびＩＯ
ＣＳ１６信号は、それぞれ１６ビットメモリサイクル、
および１６ビットＩ／Ｏサイクルの実行時に出力され
る。

【００２８】さらに、ＣＰＵインターフェース１３は、
ＣＰＵ１によって指定された表示モードがテキストモー
ド（Ｔ）かグラフィクスモード（Ｇ）かを示すモード識
別信号（テキスト／グラフ）を出力する。このモード識
別信号はパラメータレジスタ群の所定レジスタにグラフ
ィクスモードを示すパラメータがセットされた時は
“０”、テキストモードを示すパラメータがセットされ
た時は“１”にセットされる。モード識別信号は、メモ
リ制御回路１７およびクロックセレクタ２１、パワーダ
ウン制御回路２２等に供給される。

【００２９】表示アドレス生成回路１４は、ＣＰＵ１か
らのシステムアドレスＳＡ１９−０またはＣＲＴ制御回
路１２からの表示アドレスに従って画像メモリ２５をリ
ード／ライトアクセスするためのメモリアドレスＭＡ９
−０を発生する。この場合、メモリアドレスＭＡ９−０
は１０ビット幅のロウアドレスおよび１０ビット幅のカ
ラムアドレスから構成され、これらロウアドレスおよび
カラムアドレスは時分割で表示アドレス生成回路１４か
ら画像メモリ２５に与えられる。

【００３０】また、システムバス２から表示アドレス生
成回路１４に入力されるＡＥＮ信号はシステムアドレス
ＳＡ１９−０の有効／無効を示す。ラスタオペレーショ
ン回路１５は、ＣＰＵ１によってパラメータレジスタ群
にセットされたシステムデータＤ１５−０をライトデー
タとしてメモリ制御回路１７に転送する機能と、メモリ
制御回路１７によって画像メモリ２５から読み出された
表示データに対して各種ラスタ演算を実行する描画機能
を有している。描画時には、画像メモリ２５から読み出
された表示データは、ラスタオペレーション回路１５に
よって論理演算が実行され、その演算結果が再び画像メ
モリ２５に書き込まれる。演算の内容は、パラメータレ
ジスタ群に設定されているパラメータによって制御され
る。また、ＣＰＵ１からの描画データは、ＣＰＵインタ
ーフェース１３、およびラスタオペレーション回路１５
をスルーしてメモリ制御回路１７に転送される。

【００３１】アトリビュート制御およびパラレル／シリ
アル変換回路（Ｐ／Ｓ）１６は、カラーパレット１８に
入力するためのデータを生成する。グラフィクスモード
においては、画像メモリ２５のＭＡＰ０〜ＭＡＰ３から
一度に読み出される３２ビット（８画素分）のグラフィ
クスデータがアトリビュート制御およびパラレル／シリ
アル変換回路（Ｐ／Ｓ）１６によって４ビット／ピクセ
ルの１画素単位で順次切り出された後、カラーパレット
１８に入力される。一方、テキストモードにおいては、
まず、ある文字コードに対応するフォントデータの８ド
ット分が画像メモリ２５のＭＡＰ２から一度に読み出さ
れ、それがパラレル／シリアル変換によって１ドット単
位に切り出される。この後、その切り出された１ドット
単位のフォントの値に応じてアトリビュートデータの４
ビットのフォアグランドと４ビットのバックグランドの
一方が選択され、その選択された４ビットデータがカラ
ーパレット１８に入力される。

【００３２】メモリ制御回路１７は、画面リフレッシュ
のタイミングまたはＣＰＵ１からのメモリリード／ライ
ト要求（ＭＥＭＲ，ＭＥＭＷ）に従って画像メモリ２５
をアクセス制御する。このメモリ制御回路１７は、入力
クロックＣＬＫに同期したタイミングで、ＭＡＰ０，Ｍ
ＡＰ１用のライトイネーブル信号ＡＷＥ、アウトプット
イネーブル信号ＡＯＥ、ロウアドレスストローブ信号Ａ
ＲＡＳ、カラムアドレスストローブ信号ＡＣＡＳ、およ
びＭＡＰ２，ＭＡＰ３用のライトイネーブル信号ＢＷ
Ｅ、アウトプットイネーブル信号ＢＯＥ、ロウアドレス
ストローブ信号ＢＲＡＳ、カラムアドレスストローブ信
号ＢＣＡＳを発生する。

【００３３】画面リフレッシュを行う場合、メモリ制御
回路１７は、ＣＲＴ制御回路１２からの表示開始タイミ
ング信号をトリガとして画像メモリ２５のリードアクセ
スを開始する。

【００３４】モード識別信号がグラフィクスモードを示
す場合においては、メモリ制御回路１７は高速ページモ
ードリードサイクルによって画像メモリ２５をシリアル
アクセスする。このシリアルアクセスによって読み出さ
れたグラフィクスデータは、メモリ制御回路１７内の図
示しないＦＩＦＯバッファに一旦保持された後、アトリ
ビュート制御およびパラレル／シリアル変換回路１６に
転送される。

【００３５】一方、モード識別信号がテキストモードを
示す場合においては、メモリ制御回路１７は、シングル
リードサイクルによって画像メモリ２５をランダムアク
セスする。ランダムアクセスによって読み出されるテキ
ストデータはＦＩＦＯバッファ１７１ａ，１７１ｂを介
さずに、直接的にアトリビュート制御およびパラレル／
シリアル変換回路１６に転送される。

【００３６】また、メモリ制御回路１７は、画面リフレ
ッシュとＣＰＵ１の描画処理とのアービトレーションの
制御を行う。画面リフレッシュのためのリードアクセス
とＣＰＵ１からのメモリリード／ライト要求（ＭＥＭ
Ｒ，ＭＥＭＷ）が競合した場合には、メモリ制御回路１
７は、Ｉ／Ｏチャネルレディ信号（ＩＯＣＨＲＤＹ）を
発生してＣＰＵ１のバスサイクルを延長する。

【００３７】カラーパレット制御回路１８は、アトリビ
ュート制御およびパラレル／シリアル変換回路（Ｐ／
Ｓ）１６から出力される４ビット／ピクセルのデータの
色属性を決定するためのものであり、１６個のカラーパ
レットレジスタを含むカラーパレットテーブルを備えて
いる。このカラーパレットテーブルには、アトリビュー
ト制御およびパラレル／シリアル変換回路（Ｐ／Ｓ）１
６からの４ビット／ピクセルのデータがインデックスと
して入力され、１６個のカラーパレットレジスタの１つ
が選択される。各カラーパレットレジスタには、６ビッ
トのカラーパレットデータがセットされている。選択さ
れたカラーパレットレジスタから読み出される６ビット
のカラーパレットデータには、カラーパレット制御回路
１８内蔵のカラー選択レジスタから出力される２ビット
が加えられ、合計８ビットのデータが出力される。この
８ビットデータは、ＣＲＴビデオデータとしてＲＡＭＤ
ＡＣ１９に供給される。

【００３８】ＲＡＭＤＡＣ１９は、カラーＣＲＴディス
プレイ５０用のＲ，Ｇ，Ｂのアナログカラービデオ信号
を生成するためのものであり、８ビットのＣＲＴビデオ
データをインデックスとするカラーテーブルと、このカ
ラーテーブルから読み出されるカラーデータをアナログ
信号に変換するＤ／Ａコンバータとから構成されてい
る。ＶＧＡ仕様では２５６色同時表示の表示モードがあ
るので、この表示モードをサポートするためにカラーテ
ーブルには２５６個のカラーレジスタが含まれており、
そのうちの１つがＣＲＴビデオデータによって選択され
る。各カラーレジスタには、Ｒ，Ｇ，Ｂそれぞれについ
て６ビットからなる合計１８ビットのカラーデータが格
納されている。選択されたカラーレジスタに格納されて
いるカラーデータは、デジタルＲ，Ｇ，Ｂデータとして
フラットパネルエミュレーション回路２０に供給される
と共に、ＲＡＭＤＡＣ１９内蔵のＤ／Ａコンバータに供
給される。Ｄ／Ａコンバータは、デジタルＲ，Ｇ，Ｂデ
ータをアナログＲ，Ｇ，Ｂ信号に変換して、ＣＲＴディ
スプレイ５０に供給する。

【００３９】フラットパネルエミュレーション回路２０
は、デジタルＲ，Ｇ，Ｂデータをフラットパネルディス
プレイ４０用のカラーまたはモノクロ階調ビデオデータ
にエミュレートする。

【００４０】クロックセレクタ２１は、メモリクロック
ＭＣＬＫとビデオクロックＶＤＣＬＫの一方をメモリ制
御回路１７の入力クロックＣＬＫとして選択する。この
場合、クロックセレクタ２１の選択動作は、ＣＰＵイン
ターフェース１３からのモード識別信号によって制御さ
れる。すなわち、モード識別信号がグラフィクスモード
を示す“０”レベルの時はメモリクロックＭＣＬＫが選
択され、またモード識別信号がテキストモードを示す
“１”レベルの時はビデオクロックＶＤＣＬＫが選択さ
れる。

【００４１】パワーダウン制御回路２２は、モード識別
信号によってグラフィクスモードからテキストモードへ
の切り替えを検出した際、パワーダウン信号ＰＤを発生
する。このパワーダウン信号ＰＤは、クロックシンセサ
イザ１１内のメモリクロックＭＣＬＫ発生用のＰＬＬを
ディスエーブルして、それをパワーダウンする。また、
パワーダウン制御回路２２は、モード識別信号によって
テキストモードからグラフィクスモードへの切り替えを
検出した際には、メモリクロックＭＣＬＫ発生用のＰＬ
Ｌをイネーブルにするためにパワーダウン信号ＰＤの発
生を停止する。さらに、パワーダウン制御回路２２は、
ＲＡＭＤＡＣ１９のパワーダウン制御も行う。パワーダ
ウンのためのディスエーブル制御は、例えば、その回路
への電源供給や、動作クロックの供給を遮断するといっ
た手法によって行うことができる。

【００４２】図２はこの発明の表示制御装置の実施例に
おけるビデオ出力データ制御回路およびその周辺部のブ
ロック図である。図２において、カラーパレット６１、
マルチプレクサ６９、およびビデオ出力データ制御回路
７１は図１に示すカラーパレット１８内に設けられ、カ
ラー選択レジスタ６３、ボーダーカラーレジスタ６５お
よびフラットボーダーカラーレジスタ６７は図１のＣＰ
ＵＩ／Ｆ１３内のパラメータレジスタ群の一部である。

【００４３】カラーパレット６１はビデオデータ（ＲＡ
ＭＤＡＣ１９内のカラールックアップテーブルのアドレ
ス）の下位６ビットを出力する。カラー選択レジスタ６
３はビデオデータの上位２ビットを出力する。カラーパ
レット６１の６ビット出力とカラー選択レジスタ６３の
２ビット出力はビデオデータ出力制御回路７１に供給さ
れる。ボーダーカラーレジスタ６５はＣＲＴを使用する
ときにボーダカラー期間中のボーダーカラーを保持す
る。フラットボーダーラーレジスタ６７はＬＣＤパネル
を使用するときにブランキング期間中の色を保持する。
ボーダーカラーレジスタ６５の８ビット出力とフラット
ボーダーカラーレジスタ６７の８ビット出力はマルチプ
レクサ６９に供給される。マルチプレクサ６９はボーダ
ーカラーレジスタ６５の値とフラットボーダーカラーレ
ジスタ６７の値を表示装置の種類により切り替え、ボー
ダーカラー信号としてビデオ出力データ制御回路７１に
供給する。この実施例では、マルチプレクサ６９はＬＣ
Ｄ信号（表示装置がフラットパネル（ＬＣＤ）のとき”
１”となる）が”０”のとき、ボーダーカラーレジスア
６９の値を選択し、ＬＣＤ信号が”１”のときフラット
ボーダーカラーレジスタ６７の値を選択する。ビデオ出
力データ制御回路７１はピクセルイネーブル信号とブラ
ンク信号により表示データとボーダーカラーを選択す
る。すなわちピクセルイネーブル信号が”１”のときカ
ラーパレット６１からの６ビットとカラー選択レジスタ
６３からの２ビットの計８ビットをビデオデータとして
出力しブランク信号が”１”のときマルチプレクサ６９
からのボーダーカラーをビデオデータとして出力する。

【００４４】図３は図２に示すビデオ出力データ制御回
路７１の詳細回路図である。セレクタ７３内のＡＮＤゲ
ート７５はピクセルイネーブル信号が”１”のとき（表
示期間のとき）カラーパレット６１からの６ビットとカ
ラー選択レジスタ６３からの２ビットの計８ビットをＯ
Ｒゲート７９を介してビデオデータとして出力し、ＡＮ
Ｄゲート７７はボーダーイネーブル信号が”１”のとき
ボーダーカラーレジスタ６５またはフラットボーダーカ
ラーレジスタ６７からのボーダーカラーをＯＲゲート７
９を介してビデオデータとして出力する。

【００４５】ＯＲゲート８３およびＡＮＤゲート８１
は、ピクセルイネーブル信号が”１”でなく（表示期間
でなく）、かつブランク信号が”１”でない（ブランク
期間でない）とき、またはピクセルイネーブル信号が”
１”でなく（表示期間でなく）、かつＬＣＤ信号が”
１”のとき（表示装置がＬＣＤのとき）”１”のボーダ
ーイネーブル信号をセレクタ７３に出力する。

【００４６】上述のように構成されたこの発明の一実施
例の動作について説明する。図１に示すシステムが立ち
上がると、システムＢＩＯＳによりカラーパレット６
１、カラー選択レジスタ６３、ボーダーカラーレジスタ
６５、およびフラットボーダーカラーレジスタ６７の各
々にデフォルト値がセットされる。

【００４７】（ｉ）表示装置としてＬＣＤが選択された
場合この場合には、ＬＣＤ信号は”１”であるので、図２の
マルチプレクサ６９はフラットボーダーカラーレジスタ
６７の値を選択する。また、図３のＯＲゲート８３の出
力はブランク信号の値に関係なく”１”となる。したが
って、ＡＮＤゲート８１の出力はピクセルイネーブル信
号の論理レベルにより決定される。

【００４８】表示が開始されると、図４のタイミングチ
ャート（垂直方向の表示タイミング）の（ｂ）に示すよ
うに、表示期間と非表示期間とが繰り返される。ピクセ
ルイネーブル信号が”１”となり、表示期間に入ると、
図３のセレクタ７３において、ＡＮＤゲート７５はカラ
ーパレット６１の出力およびカラー選択レジスタ６３の
出力を、ＯＲゲート７９を介してビデオデータとして出
力する。なお、このときＡＮＤゲート８１の出力は”
０”なので、ボーダーイネーブル信号は出力されない。
従って、ＡＮＤゲート７７はボーダーカラーを出力しな
い。次に、ピクセルイネーブル信号が”０”となり、非
表示期間に入ると、ＡＮＤゲート８１はボーダーイネー
ブル信号をＡＮＤゲート７７に出力する。この結果、Ａ
ＮＤゲート７７はボーダーカラー（フラットボーダーカ
ラーレジスタ６７の値）をＯＲゲート７９を介して出力
する。

【００４９】（ｉｉ）表示装置としてＣＲＴが選択され
た場合この場合には、ＬＣＤ信号は”０”であるので、マルチ
プレクサ６９は、ボーダーカラーレジスタ６５の値をボ
ーダーカラーとして選択する。ピクセルイネーブル信号
が”１”となり、表示期間に入ると、図３のセレクタ７
３において、ＡＮＤゲート７５はカラーパレット６１の
出力およびカラー選択レジスタ６３の出力を、ＯＲゲー
ト７９を介してビデオデータとして出力する。次に、ピ
クセルイネーブル信号が”０”となり、かつブランク信
号が”０”となると、ボーダーカラー期間に入る。この
期間では、ＡＮＤゲート８１の出力は”１”となりボー
ダーイネーブル信号をＡＮＤゲート７７に出力する。こ
の結果、ＡＮＤゲート７７はボーダーカラー（ボーダー
カラーレジスタ６５の値）をＯＲゲート７９を介して出
力する。続いて、ブランク信号が”１”となると、ＯＲ
ゲート８３の出力は”０”となるので、ＡＮＤゲート８
１はボーダーイネーブル信号を出力しない。このため、
ＡＮＤゲート７５およびＡＮＤゲート７７の出力は共
に”０”となり”０”のビデオデータが出力される。

【００５０】図５にＣＲＴの場合とＬＣＤの場合におけ
る、ＬＣＤ信号、ピクセルイネーブル信号、ブランク信
号とビデオ出力との関係を表す真理値表を示す。なお、
上記実施例では、垂直方向について説明したが水平方向
についても同様である。また、上記実施例では、ＣＲＴ
用のボーダーカラーをセットするためのボーダーカラー
レジスタ６５とＬＣＤ用のボーダーカラーをセットする
フラットボーダーカラーレジスタ６７を設ける構成とし
たが、ＣＲＴとＬＣＤの同時表示の場合等のように、同
一ボーダーカラー色を使用する場合には、ボーダーカラ
ーレジスタは１つにすることができる。

【００５１】ところで、ＬＣＤパネルの中には、表示コ
ントローラが出力する水平、垂直同期信号の極性により
アプリケーションの表示ライン数を判別し、自動的にセ
ンタリング表示するパネルがある。このパネルの場合、
図６に示すように、表示コントローラが制御できるの
は、アプリケーションのライン数範囲（表示ライン数）
のみである。このため、このままではブランク期間には
ボーダーカラーを表示できない。従って、上述した方法
により、表示コントローラ側でボーダーカラーの表示を
行うためには、自動センタリングを行わないようにする
必要がある。自動センタリングを禁止する方法について
は、同一出願人により出願された「表示制御装置」（出
願番号：ＰＨ０４−１３８７５３、出願日：平成４年５
月２９日）に詳述されている。（この特許は、ストレッ
チをして画面いっぱいに表示する場合に、同期信号極性
をアプリケーションに関係なく、パネル側のライン数
（この例では４８０ライン）に合わせるように変換す
る。本願では、ストレッチは無関係だが、パネルのライ
ン数いっぱいに表示するための回路のみ引用する。）こ
の結果、自動センタリングは行われず、図７に示すよう
に画面先頭から表示が始まる。この状態で表示コントロ
ーラがフラットパネルと同様のセンタリングをすると、
図８のようになり、上述した方法でボーダーカラーを表
示することができるようになる。図９は６４０ｘ４８０
ドットのフラットパネル（この例ではＣＲＴタイミング
で動作するＴＦＴパネル）を用いて４００ラインの表示
を行うアプリケーションを実行した場合の垂直同期信号
ＦＰ，有効表示期間信号ＦＶＤＳＰ，およびデータ信号
のタイミングチャートを示す。センタリングの方式に関
しては、「ディスプレイ変換回路」（出願番号：ＰＨ０
２−３２２６３９、出願日：平成２年１１月２８日）に
開示されている。

【００５２】次に、この発明の第２実施例について説明
する。なお、図２に示す第１実施例と同一部は同符号を
付して説明を省略する。図２に示す第１実施例ではＣＲ
Ｔ用のボーダーカラーレジスタ６５とフラットパネル用
のフラットボーダーカラーレジスタ６７とを設ける構成
としたが、必ずしもそれぞれ専用のレジスタを設ける必
要はなく、特にＣＲＴとフラットパネルの同時表示の場
合には、同じボーダーカラーを用いた方が都合がよい。
この第２実施例では、第１のボーダーカラーがセットさ
れる第１ボーダーカラーレジスタ６４と、第２のボーダ
ーカラーがセットされる第２ボーダーカラーレジスタ６
６と、第１ボーダーカラーと第２ボーダーカラーのどち
らのボーダーカラーを選択するかを指定するボーダー信
号（ＢＯＲＤＥＲ）がセットされるボーダーレジスタ６
８とを備えている。第１ボーダーカラーレジスタ６４お
よび第２ボーダーカラーレジスタ６６の各出力はそれぞ
れマルチプレクサ６９の各入力に供給されるとともにボ
ーダーレジスタ６８の出力はマルチプレクサ６９のセレ
クト端子Ｓに供給される。マルチプレクサ６９はボーダ
ー信号が”０”のとき第１ボーダーカラーを、”１”の
とき第２ボーダーカラをボーダーカラー信号としてビデ
オ出力データ制御回路７１に供給する。このように構成
することにより複数色のボーダーカラーを切り替えて使
用することができる。

【００５３】

【発明の効果】以上述べたように、この発明によれば、
カラーパネルでありながら黒色しか表示できなかったフ
ラットパネルの非表示領域にＣＲＴと同様のボーダーカ
ラーを表示できる。このため、ボーダー表示が鮮明とな
り、ＣＲＴとの互換性がとれる等の効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例に関わる表示制御装置を使
用した表示制御システム全体のブロック図。

【図２】この発明の表示制御装置におけるビデオ出力デ
ータ制御回路およびその周辺のブロック図。

【図３】図２に示すビデオデータ出力制御回路の詳細回
路図。

【図４】上記実施例におけるＬＣＤとＣＲＴの垂直方向
の表示タイミングを示すタイミングチャート。

【図５】ＣＲＴの場合とＬＣＤの場合における、ＬＣＤ
信号、ピクセルイネーブル信号、ブランク信号とビデオ
出力との関係を表す真理値表。

【図６】自動センタリング機能があるフラットパネルに
おいて表示コントローラが制御している範囲を示す説明
図。

【図７】自動センタリング機能を有するフラットパネル
においてセンタリングを禁止した場合における表示を示
す概念図。

【図８】センタリングを禁止したフラットパネルにおい
て、表示コントローラが制御する範囲を示す概念図。

【図９】フラットパネルとしてＴＦＴＬＣＤを使用し
た場合における垂直同期信号、有効表示期間信号、およ
び表示データ、フラットボーダーカラー表示の各タイミ
ングを示すタイミングチャート。

【図１０】この発明の表示制御装置の第２実施例を示す
ブロック図。

【図１１】ＣＲＴ表示装置の表示タイミングを示す説明
図。

【図１２】４８０ラインのＳＴＮカラーＬＣＤのパネル
に４００ラインのモードでデータを表示した例を示す概
念図。

【図１３】従来のビデオデータ出力制御回路のブロック
図。

【図１４】図１３に示すビデオデータ出力制御回路の詳
細回路図。

【符号の説明】

１．．．ＣＰＵ、４．．．表示制御システム、４
０．．．フラットパネルディスプレイ、５０．．．ＣＲ
Ｔ表示装置、６１．．．カラーパレット、６３．．．カ
ラー選択レジスタ、６５．．．ボーダーカラーレジス
タ、６７．．．フラットボーダーカラーレジスタ、６
９．．．マルチプレクサ、７１．．．ビデオ出力制御回
路、７３．．．セレクタ、７５、７７、８１．．．ＡＮ
Ｄゲート、７９、８３．．．ＯＲゲート

Claims

【特許請求の範囲】

【請求項１】フラットパネルディスプレイの非表示期
間に表示するボーダーカラーデータを記憶する記憶手段
と；前記フラットパネルディスプレイの表示期間に表示
するデータと、前記記憶手段に記憶されたボーダーカラ
ーデータを選択する選択手段と；および前記選択手段が
前記非表示期間に前記ボーダーカラーデータを選択する
ための選択信号を生成する手段とを備え、前記フラット
パネルディスプレイの非表示期間に前記記憶手段に記憶
されたボーダーカラーデータを表示することを特徴とす
る表示制御装置。
【請求項２】ＣＲＴ表示装置の非表示期間に表示する
ボーダーカラーデータを記憶する第１記憶手段と；フラ
ットパネルディスプレイの非表示期間に表示するボーダ
ーカラーデータを記憶する第２記憶手段と；表示装置と
してＣＲＴ表示装置を使用するかフラットパネルディス
プレイを使用するかを示す信号に応答して前記第１記憶
手段または第２記憶手段に記憶されたボーダーカラーデ
ータを選択する第１選択手段と；前記ＣＲＴ表示装置ま
たはフラットパネルディスプレイの表示期間に表示する
データと、前記第１選択手段により選択されたボーダー
カラーデータのいずれかを選択する第２選択手段と；お
よび前記第２選択手段が前記非表示期間に前記第１選択
手段により選択されたボーダーカラーデータを選択する
ための選択信号を生成する手段とを備えたことを特徴と
する表示制御装置。
【請求項３】ＣＲＴ表示装置のボーダーカラー期間ま
たはフラットパネルディスプレイの非表示期間に表示す
る第１ボーダーカラーデータを記憶する第１記憶手段
と；ＣＲＴ表示装置のボーダーカラー期間またはフラッ
トパネルディスプレイの非表示期間に表示する、前記第
１ボーダーカラーデータと異なる第２ボーダーカラーデ
ータを記憶する第２記憶手段と；前記第１ボーダーカラ
ーデータおよび第２ボーダーカラーデータのいずれを使
用するかを選択するための選択信号を記憶する第３記憶
手段と；前記第３記憶手段に記憶された選択信号に応答
して第１または第２ボーダーカラーデータを選択する第
１選択手段と；前記ＣＲＴ表示装置またはフラットパネ
ルディスプレイの表示期間に表示するデータと、前記第
１選択手段により選択されたボーダーカラーデータのい
ずれかを選択する第２選択手段と；および前記第２選択
手段が、前記非表示期間に前記第１選択手段により選択
されたボーダーカラーデータを選択するための選択信号
を生成する手段とを備えたことを特徴とする表示制御装
置。