JPH07212244A

JPH07212244A - 可変長デコーダ

Info

Publication number: JPH07212244A
Application number: JP33228793A
Authority: JP
Inventors: Hirohisa Yamaguchi; 博久山口
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】本発明の目的は、高速で動作可能な並列可変
長デコーダを提供することにある。【構成】本発明に係る可変長デコーダは、１又は２以
上の可変長コードの１部又は全部のバイナリデータを保
持し、該データを並列に出力可能なデータ保持手段と
（１１）、可変長コードの１部又は全部を構成するコー
ドからなるコードパターンと各コードの状態を識別する
ための状態遷移情報が記憶された記憶手段と（１２）、
前記データ保持手段及び記憶手段に接続され、前記デー
タ保持手段からのバイナリデータと前記複数のコードパ
ターンとを比較し、一致するコードを検知する検知手段
と（１３、１３１）、前記検知手段に接続され、一致さ
れたコードに対応する状態遷移情報に基づき前記データ
保持手段から可変長コードを選択する選択手段（１４、
１５、１６）とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変長コードをデコー
ドする可変長デコーダに関し、特に、画像情報の伝送
や、記録メデイアへの蓄積の際に符号化されたデイジタ
ル画像信号等をデコードするための可変長デコーダに関
する。

【０００２】

【従来の技術】可変長コードのデコード（ＶＬＤ）と
は、連結された可変長のバイナリコード（ＶＬＣバイナ
リストリング）をオリジナルの数値（ソースコード）へ
変換することである。このようなコードシステム及びデ
コード操作の従来例を説明する。

【０００３】図６及び図７は、ＭＰＥＧにおける画像信
号の符号化回路及び複合化回路の一構成例を示すブロッ
ク図である。

【０００４】図６において、処理単位である８＊８画素
の画像信号が減算器１０１に入力される。画像信号は、
減算器１０１により動き予測値Ｐと差分をとられ、この
差分値はＤＣＴ（離散コサイン変換）１０２により周波
数領域の信号に変換される。変換されたＤＣＴ係数は量
子化部１０３により量子化コードに変換され、可変長符
号化部（ＶＬＣ）１０４により可変長コードに符号化さ
れる。また、量子化されたコードは、逆量子化部１０５
及び逆ＤＣＴ１０６により復元され、加算器１０７によ
り動き予測値Ｐと加算され、１フレーム（または１フィ
ールド）前の画像信号としてフレームメモリ１０８にス
トアされる。動き補償回路１０９は、入力された画像信
号とフレームメモリ１０８からの前の画像信号から動き
予測値Ｐを求め、これを減算器１０１及び加算器１０７
へ供給する。

【０００５】他方、可変長符号化部（ＶＬＣ）１０４に
より符号化された伝送データは、画像信号と動き予測値
Ｐの差分を符号化した可変長コードであり、この可変長
コードは、図７に示すように、可変長復号化部（ＶＬ
Ｄ）１１０によってデコードされ、逆量子化部１１１及
び逆ＤＣＴ１１２により復元される。そして、加算器１
１３により動き予測値Ｐと加算され出力される。また、
出力信号は、フレームメモリ１１５に供給され、動き補
償回路１１４は、フレームメモリ１１５からの信号に基
づき動き予測値Ｐを求め、これを加算器１１３へ供給す
る。こうして、デジタル画像信号の伝送に際して、画像
データの圧縮、伸長が行われる。

【０００６】なお、動き予測スキームについては、本出
願人によって先に出願された「画像処理装置及びその処
理方法」（特願平５−２０６１５９号、発明者：山口）
に詳細に記載されている。

【０００７】ＭＰＥＧでは、量子化されたＤＣＴ係数に
ついて、もっとも大きな可変長コード表を定義してい
る。このコードは、いわゆるハフマン符号化に相当する
ものであり、連続した０の長さ（ランレングス）と、ラ
ンの最後に生じるゼロでない係数の振幅とを表すもので
ある。つまり、可変長符号化部（ＶＬＣ）１０４は、処
理単位である８＊８画素のブロックについて得られたＤ
ＣＴ係数をジグザグスキャンし、ランレングスとこれに
隣接する係数とを対にして符号化する。また、特別なコ
ードとして、８＊８ブロックの画像信号の符号化の終わ
りをマーク付けするＥＯＢ（ＥｎｄｏｆＢｌｏｃ
ｋ）コードを定義する。

【０００８】一般的な４：１：０モードでの符号化で
は、画像信号の６ブロックが１グループとして符号化さ
れ、これは、全体のＣＣＩＲ６０１解像度（７０４ピク
セル＊４８０ライン）のフレームにつき１３２０回繰り
返されることとなる。

【０００９】ＤＣＴ係数の符号化表を図８に示す。この
符号化表は、２組のコード、すなわち（１）可変長コー
ド、（２）エスケープ＋固定コード（エスケープコード
表については省略）を有する。前者のコードは、前述し
たように、ランレングスとゼロでない係数の対をコード
化するものである。後者のコードは、可変長コード表に
該当しないものを対象に符号化するものであり、”００
０００１”のエスケープ（ＥＳＣＡＰＥ）コード＋固
定コード（６ビット）＋固定コード（８または１６ビッ
ト）の最大２８ビット長を有する。すなわち、図８の可
変長コード表に該当しないランレングス及び係数は、”
０００００１”のエスケープコードとして規定され、
固定コード（６ビット）によりランレングスを符号化
し、固定コード（８または１６ビット）により係数を符
号化する。また、図の”ｓ”は、係数のレベルを示すも
のであり、”ｓ”が”０”であれば係数が正であり、”
１”であれば、負であることを定義する。

【００１０】図９は、ＤＣＴ係数からなるバイナリスト
リームと、そのデコード結果を示すものである。例え
ば、最初のコード”００１１０１”は、図８に示すよう
に、ランレングスが”４”、係数の振幅が”１”、レベ
ル”ｓ”が”１”であるため、デコード値は”００００
（−１）”となる。

【００１１】実際に符号化されたＤＣＴ係数をデコード
する場合には、”エスケープ＋固定コード”の処理に加
え、さらに、”最初”のコード及び”２回目”のコード
の識別処理を必要とする。”最初”のコードは、図８に
おいて”（１）”として示され、このコードがブロック
のＤＣＴ係数について最初に使用されるものであること
を定義し、他方、”２回目”のコードは、”（２）”と
して示され、このコードは、第２回目以降に使用される
ものであることを定義する。これは、最初にＥＯＢコー
ドが現れることは禁止されていることから、最初のコー
ド”１０”の使用はＥＯＢでないものとし、それ以降は
ＥＯＢである可能性があるので、これと区別するよう異
なるコード”１１ｓ”としている。

【００１２】こうした例外的な動作を含むため、可変長
コードのデコードは、図１０に示す状態遷移に従って処
理される。図中、Ｓ０、Ｓ１、Ｓ２、Ｓ３は、各処理状
態を示し、この状態に応じて使用するコード表を切り替
える。まず、Ｓ０からスターとし、”最初”のコードで
あれば、Ｓ１に対応するコード表に従い処理され、ある
いは、エスケープコードであれば、Ｓ３に対応するエス
ケープコード表に従い処理される。Ｓ１、またはＳ３の
状態で、ＥＯＢコードが検知されればＳ０に戻り、それ
以外のコードであれば、Ｓ２に対応する可変長コード表
（例えば、図８）に従い処理される。

【００１３】こうしたコードの切り替えは、”最初”及
び”２回目”のコードについては、可変長コード表のア
ドレスにより実行することができ、エスケープコードに
ついては、可変長デコーダに取り付けられたハードウエ
アにより実行することができる。

【００１４】

【発明が解決しようとする課題】一般に、可変長コード
は、ソースコードの発生頻度により定義される。つま
り、発生頻度の高いソースコードには短い可変長コード
が割り当てられ、発生頻度の低いコードには長い可変長
コードが割り当てられる。そして、可変長のバイナリス
トリングをデコードするためには、可変長コードの境界
を識別することが重要なことである。従来のデコード動
作は、可変長コードのバイナリストリングをビットごと
に読み取ることによって行われていた。というのは、バ
イナリストリングが多重ビットで読み取られる場合（以
下、デコーディングウインドゥと呼ぶ）、コードの境界
は、図１１に示すように、ウインドゥ境界と必ずしも一
致しないからである。そして、これを解決するための具
体的な方法は、未だ考えられていない。

【００１５】他方、高品位デジタルビデオ（ＨＤＴＶな
ど）においては、可変長バイナリストリングを５０乃至
１００Ｍビット速度のリアルタイムでデコードすること
が求められている。これは、ビットあたり２０乃至１０
ｎＳ内でデコード動作しなければならないことを意味す
る。つまり、可変長コードのデコードは、ＲＯＭまたは
ＲＡＭ内に参照コードデーブルを含むので、非常に高価
な高速のメモリが必要となる。

【００１６】本発明の目的は、上記課題を解決し、新規
な並列可変長デコーダを提供することにある。

【００１７】本発明の他の目的は、シングルクロックで
高速動作可能なデコーダを提供することにある。

【００１８】本発明の他の目的は、高集積化可能な低コ
スト、かつ高速動作可能な可変長デコーダを提供するこ
とにある。

【００１９】

【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の手段を有する。本発明に係る可変
長コードをデコードするための可変長デコーダは、１又
は２以上の可変長コードの１部又は全部のバイナリデー
タを保持し、該データを並列に出力可能なデータ保持手
段と、各可変長コードの１部又は全部を構成するコード
からなるコードパターンと各コードの状態を識別するた
めの状態遷移情報が記憶された記憶手段と、前記データ
保持手段及び記憶手段に接続され、前記データ保持手段
からのバイナリデータと前記複数のコードパターンとを
比較し、一致するコードを検知する検知手段と、前記検
知手段に接続され、一致されたコードに対応する状態遷
移情報に基づき前記データ保持手段に保持されたバイナ
リデータを選択する選択手段とを有する。

【００２０】また、本発明に係る可変長デコーダは、１
又は２以上の可変長コードの１部又は全部のバイナリデ
ータを保持し、該データを並列に出力可能なデータ保持
手段と、前記データ保持手段に接続され、データ保持手
段からのバイナリデータの先頭から連続する論理”０”
または”１”のビット数をカウントし、カウント結果を
符号化して出力する符号化手段と、可変長コードの先頭
からの論理”０”または”１”のビット数に応じて複数
のテーブルを有し、該テーブルには各可変長コードのデ
コード値及び状態遷移情報がそれぞれ記憶され、前記符
号化手段の出力及び前記データ保持手段のバイナリデー
タをアドレスとして入力することにより、前記デコード
値を出力する記憶手段とを有する。

【００２１】

【作用】このように本発明によれば、可変長コードを構
成するバイナリデータを一度に並列に読み出し、このデ
コーディングウインドゥを用いてデコードを行うことに
よりデコードのクロック速度を減少させ、つまり逆に言
えば、高速動作でない論理回路を使用して等価な高速多
重転送を提供することができる。

【００２２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。以下の例は、ＭＰＥＧにおけるＤＣＴ係数
についての可変長コード表を対象にし、入力バイナリス
トリングは、該コード表に規定された可変長コードの任
意のシーケンスからなるものと仮定する。なお、説明を
簡単にするために、実際にＭＰＥＧのデコーダに必要と
される以下の特徴を除外する。

【００２３】（１）上述した”最初”のコード及び”２
回目”のコードの２グループについては、個別的な処理
を考慮しないものとする。（２）ＥＯＢコード（ブロックの終わりを示すコード）
を、係数コードの１つとみなし、特別なコードとしてデ
コード制御を行わないこととする。（３）エスケープ＋固定コードの特徴を含めないことと
する。これらの特徴は、本実施例のハードウエアに特別の制御
回路を付加することにより対応でき、本発明の並列可変
長デコーダの本質的な機能に影響を及ぼすものではな
い。

【００２４】図１は、本実施例に係る４ビット並列可変
長デコーダの構成を示すブロック図である。本実施例に
係る並列デコーダは、１又は複数の可変長コードの１部
又は全部を構成する４ビットのバイナリデータを一度に
読み取る入力レジスタ１１と、可変長コードをデコード
するために必要な情報を予め記憶したコードＲＯＭ１２
と、複数の一致ユニット部１３１を有する一致回路１３
と、一致回路１３に接続された選択回路１４と、入力レ
ジスタ１１とバレルシフタ１６間の接続を制御するスイ
ッチ回路１５と、入力レジスタ１１からのデータをスイ
ッチ回路１５を介して受け取るバレルシフタ１６とを有
する。

【００２５】入力レジスタ１１は、直並列変換可能な４
ビットシフトレジスタであり、可変長コードを構成する
バイナリデータをシリアル入力し、４ビットの並列デー
タ、すなわち４ビットのデコーディングウインドゥを保
持し、これを一致回路１３へ供給する。多重ビットの読
み取りにより、２つの可能性が発生する。１つは、デコ
ーディングウインドゥ内に２以上のコードが存在し、最
後のコードがウインドゥ内に終結しないという状態であ
る。もう１つは、４ビットウインドゥ以上のコードが存
在するということである。

【００２６】こうした問題を解決するために、本実施例
の可変長デコーダは、状態遷移情報をストアしたコード
ＲＯＭ１２を用いる。コードＲＯＭ１２は、図３及び図
４に示すように、複数のペイジを有し、各ペイジには、
マッチング用のコードパターン（バイナリビットパター
ン）と、各コード列毎に、終結フラグ、シフト長（全体
のコード長はバレルシフタで計算される）、及びコード
ＲＯＭの次アドレス、つまりページアドレスがストアさ
れる。

【００２７】マッチングコードは４ビットであり、可変
長コード（例えば、ＭＰＥＧでは２ビットないし１８ビ
ット長）の１部又は全部を構成するものであり、階層的
に複数のペイジに分割されたマッチングコードを組み合
わせることで、可変長コードを特定することができる。
このため、各ペイジには、一致ユニット部１３１のユニ
ット数及びデコーディングウインドゥのビット長に対応
した１６＊４（ビット）＝６４ビットのコードパターン
が含まれる。

【００２８】終結フラグは、現在のデコーディングウイ
ンドゥがコード境界を含むか否か（入力コードが複数の
可変長コードを表すか否か）を示し、シフト長は、可変
長コードのコード長（終結フラグがアクティブ”１”の
とき）、あるいは可変長コードのシフト量（後述する）
を表す。次アドレスは、デコーディングウインドゥ内に
終結フラグが存在しない場合に、さらに可変長コードを
解読するための階層的なアドレス（ペイジアドレス）で
ある。つまり、終結フラグが”１”のときは、現在の可
変長コードのデコードは終結するので、次のアドレスは
必ず”０”となり、次の可変長コードのデコードのため
に初期ペイジアドレスが設定される。

【００２９】一致回路１３は、コードＲＯＭ１２及び入
力レジスタ１１に接続され、マッチングコード及びこれ
に対応する状態遷移情報（終結フラグ、シフト長、次ア
ドレス）と、デコーディングウインドゥの４ビットのバ
イナリデータを受け取る。一致回路１３は、１６の一致
ユニット部１３１を有し、これらの一致ユニット部１３
１に入力レジスタ１１から４ビットバイナリデータを共
通に入力する。また、コードＲＯＭ１２から１６候補の
コードパターンが入力され、これらと４ビットバイナリ
データが並列にマッチングされる。マッチングコードの
候補数は、特定の可変長コードのセット構造により決定
され、ＭＰＥＧにおけるＤＣＴ係数の場合、最大１６候
補存在する。

【００３０】ここで、図２に一致ユニット部の詳細な構
成を示す。各一致ユニット部１３１は、デコーディング
ウインドゥに対応した複数のＥＸＯＲ回路１３２と、Ｅ
ＸＯＲ回路１３２に接続されたＡＮＤ回路１３３を有す
る。各ＥＸＯＲ回路１３２は、デコーディングウインド
ゥからの４ビットデータを受け取るとともに、コードＲ
ＯＭ１２からの４ビットマッチングコードを受け取り、
両者の比較を行う。ＥＸＯＲ回路１３２において、すべ
ての４ビットのバイナリ値が一致したとき、ＡＮＤ回路
１３３の出力は、ハイレベルとなる。

【００３１】また、各ＥＸＯＲ回路１３２には、イネー
ブル信号１３４が供給され、イネーブル信号の論理値に
応じて各ＥＸＯＲ回路をマスク、すなわち供給されたマ
ッチングコードを無効にする。イネーブル信号１３４
は、コードＲＯＭ１２のコード表に基づき出力される。
マッチングコードに対応する終結フラグがアクテイ
ブ（”１”）、すなわちデコーディングウインドゥ内に
コード境界が存在する場合には、デコード対象外の残存
コードのマッチングは不要となる。例えば、マッチング
コード”０００Ｘ”であれば、終結フラグが”１”、シ
フト長が”３”であるから、先頭の３ビットがマッチン
グの対象として有効であり、残りの１ビットは一致した
ものとみなす必要がある。このため、残りの１ビットを
マスクするようイネーブル信号１３４が供給される。

【００３２】選択回路１４は、各一致ユニット部１３１
のＡＮＤ回路１３３の出力に接続され、１６候補のマッ
チングコードの中からヒットコードの位置を検知する
（もし、ヒットコードがなければエラーである）。ヒッ
トコードの検知により、選択回路１４は、一致回路１４
を介して得られた状態遷移情報（終結フラグ、シフト
長、次アドレス）の中から、ヒットコードに対応するデ
ータを選択する。なお、状態遷移情報は、ＡＮＤ回路１
３３の出力に基づき選択されるようにしても良い。そし
て、次アドレス（終結フラグがアクテイブのときは、次
アドレス”０”）をコードＲＯＭ１２へ供給するととも
に、シフト長に基づく制御信号を入力レジスタ１１、ス
イッチ回路１５及びバレルシフタ１６へ供給する。

【００３３】スイッチ回路１５は、入力レジスタ１１と
バレルシフタ１６間に接続され、その入力は、入力レジ
スタの４ビット出力が接続され、出力は、バレルシフタ
１６の右側の４ビット位置に各々に接続される。スイッ
チ回路１５は、選択回路１４からのシフト長に基づきデ
ータを出力し、一致したバイナリデータがバレルシフタ
１６の右側に位置にくるようにビットをシフトさせる。
仮に、デコーディングウインドゥにコード境界が存在
し、可変長コードが３ビット長である場合には、選択回
路１４からシフト長”３”を示す制御信号が供給され、
入力レジスタ１１の３ビットがバレルシフタ１６の右側
の位置に出力される。

【００３４】バレルシフタ１６は、例えば１８ビット長
のシフトレジスタであり、スイッチ回路１５を介して一
致したバイナリデータを受け取る。バレルシフタ１６の
シフト動作は、選択回路１４からのシフト長に基づきク
ロック制御され、可変長コードの長さに応じてビットを
左側へシフトし、終結フラグが検知された時点で、デー
タはすべて左側の位置へシフトされるとともに、入力部
１６１から”０”が入力され、１８ビットアドレスが完
成される。

【００３５】次にデコード動作について説明する。入力
レジスタ１１にバイナリデータ４ビットが読み取られ、
これらのコードは、一致回路１４の各一致ユニット部１
３１へ供給される。入力されたバイナリデータは、一致
回路１３によって１６候補のマッチングコードと比較さ
れ、いずれかのマッチングコードとヒットする。マッチ
ングにより、もし、デコーディングウインドゥ内にコー
ド境界が存在すれば、終結フラグがアクティブになり、
これが選択回路１４により検知される。バイナリデー
タ、スイッチ回路１５を介してシフト長により与えられ
たビット数だけ、デコーディングウインドゥからバレル
シフタ１６内の右側の位置にシフトされた後、選択回路
１４の制御により全部左側へシフトされる。そして、選
択回路１４からのシフト長に基づくクロック制御信号に
より、入力レジスタ１１の残りのバイナリデータが上位
へシフトされるとともに、コード境界位置に一致するよ
うに次のバイナリデータが入力レジスタ１１に入力さ
れ、次の可変長コードのデコードが開始される。なお、
入力レジスタ１１への次のバイナリデータの入力は、選
択回路１４の制御により行っても良いし、あるいは、選
択回路からシフト長を他の制御部（図中省略）に供給
し、ここで行うようにしても良い。

【００３６】他方、もし、コード境界が存在しなけれ
ば、デコーディングウインドゥのすべての内容は、バレ
ルシフタ１６内にシフトされ、入力レジスタ１１に次の
４ビットのバイナリデータが入力される。同時に、選択
回路１４から次アドレスがコードＲＯＭ１２へ出力さ
れ、次のデコードに使用されるペイジがアドレスされ
る。そして、コードＲＯＭ１２から次ペイジアドレスの
マッチングパターンが読みだされ、次のデコーディング
ウインドゥと比較される。終結フラグがアクティブにな
ると、上述したようにバレルシフタ１６の内容は、ビッ
トシフト後に演算構造に従う有効な等長コードとなる。
バレルシフタ１６からの等長コードは、図示しないコー
ドＲＯＭのアドレスとして供給され、ランレングス及び
係数を表すデータにデコードされる。

【００３７】例えば、１０ビット長の可変長コードをデ
コードする場合には、デコーディングウインドゥが４ビ
ットであるから、３回のマッチングが行われる。つま
り、４ビットについて２回、残りの２ビットについて１
回である。まず、最初のマッチング終了後、デコーディ
ングウインドゥの４ビットコードは、選択回路１４から
のシフト長に基づきスイッチ回路１５を介してバレルシ
フタ１６の右側の位置へすべてシフトされる。第２回目
のマッチング終了後、バレルシフタ１６内のデータは、
選択回路１４からのシフト長に基づき、４ビット左側へ
シフトされ、ついで、下位４ビットにはスイッチ回路１
５を介して４ビットコードが入力される。３回目のマッ
チングでは、デコーディングウインドゥの開始する２ビ
ットだけがテストされ、残りの２ビットは上述したよう
にマスクされる（図２）。このマッチングの結果によ
り、バレルシフタ１６のデータは、２ビット左側へシフ
トされ、下位２ビットにはデコーディングウインドゥの
開始２ビットが入力され、入力１６１から”０”が押入
され、アドレスが完成される。こうして、可変長コード
の境界が識別されると、バレルシフタ１６の内容がフラ
ッシュ（クリア）され、再び、次の可変長コードのデコ
ードが開始される。

【００３８】実際のデコーディング動作では、可変長デ
コーダは、いくつかの個々のグループの可変長コードを
デコードしなければならない（例えば、前述したエスケ
ープコードなど）。このため、図１に示されるテーブル
セレクト入力１２１は、コードＲＯＭ１２に上位アドレ
スを与え、使用される可変長コードのセットを選択す
る。このテーブルセレクト信号は、ＭＰＥＧシンタック
スシーケンサ（図２にはない）によって供給される。そ
して、使用されるべき次の可変長コードセットを決定す
るために、デコード完了信号がシーケンサから供給され
る。

【００３９】これらのコード表の最大長は、マッチング
するエレメントコードの総数（プライオリティＥＸＯ
Ｒ）によって決定され、ＭＰＥＧにおける係数コード表
から図示した１６ユニットが必要とされる。図３及び図
４に示すようなコード表は５０程度あり、従って、コー
ドＲＯＭのサイズは、１６＊（４（コード）＋１（終結
フラグ）＋５（シフト長）＋６（次のアドレス））＊５
０＝１２．８Ｋｂｉｔｓとなる。

【００４０】次に、本発明の第２の実施例について説明
する。ＭＰＥＧにおける画像信号の可変長コードは、特
有の演算構造を持つ。コードは、先頭”０”（または”
１”）の部分とそれに引き続くバイナリパターンを有
し、コードの長いものほど、先頭部分に多くの”０”を
含むという特徴がある。本実施例は、このような点に着
目してなされたものであり、デコーディングウインドゥ
による並列デコードを行う代わりに、先頭の”０”の数
をカウントすることによりシングルクロックデコードを
行うものである。

【００４１】図５は、本実施例に係るシングルクロック
可変長デコーダの構成を示すブロック図である。本デコ
ーダは、１又は複数の可変長コードの１部または全部を
構成するバイナリデータを入力するバレルシフタ回路２
０１と、可変長コードの先頭”０”をカウントし、カウ
ント結果を４ビットに符号して出力する１２ビットプラ
イオリティエンコーダ２０２と、可変長コードの先頭”
０”のビット数に応じて複数のテーブルを有し、該テー
ブルにシフト長及びデコード値をストアしたコードＲＯ
Ｍ２０３と、各部の制御を行うシーケンサ２０４とを有
する。

【００４２】ＭＰＥＧのデータ設計から、コードの先
頭”０”の最大数は１１であり、残存するバイナリビッ
トの最大数は７である。但し、イントラＤＣ係数では、
先頭デジットが”１”であるため、ビットは図に示すよ
うにインバータ２０５によって反転されなければならな
い。この切り替えは、シーケンサ２０４によって行われ
る。

【００４３】このようなことから、バレルシフタ回路２
０１は１８ビット長のシフトレジスタを有し、可変長コ
ードのバイナリストリングをバレルシフタの左からシフ
ト入力する。入力されたバイナリデータは、バレルシフ
タ回路２０１から並列に変換して出力され、変換された
出力は、コードＲＯＭ２０３のアドレスとして供給され
るとともに、先頭１２ビットがプライオリティエンコー
ダ２０２に出力される。

【００４４】プライオリティエンコーダ２０２は、”
０”をカウントし、どこに”１”があるのかを識別す
る。その識別結果は符号化され、コードＲＯＭ２０３の
上位４ビットアドレス、つまりペイジアドレスとして出
力され、これによって”１”に続くコードを解読するた
めのテーブルが選択される。

【００４５】また、バレルシフタ回路２０１の”１”を
除く次の”ＸＸＸＸＸＸ”として表された残りのビット
が、そのままコードＲＯＭ２０３の上位アドレスとして
使用される。

【００４６】仮に可変長コードが８ビット（先頭”０”
が３ビット、次の”１”に続き４ビットの”ＸＸＸ
Ｘ”）である場合、プライオリティエンコーダ２０２に
より先頭”０”がカウントされ、その結果、４ビットア
ドレスにより特定のテーブルが選択される。同時に、先
頭４ビット以降の４ビット（”ＸＸＸＸ”に相当する部
分）がデコードアドレスとして用いられ、選択されたテ
ーブルに基づきデコードされる。なお、バレルシフタ回
路２０１の１８アドレスビットのうち該当する４ビット
（”ＸＸＸＸ”）の選択は、例えば、エンコーダ２０２
の出力に基づきアドレスを選択するスイッチ回路を設け
てもよい。

【００４７】また、ＭＰＥＧのシンタックスは、１８の
種々の可変長コード表を有するので、各表はデコードの
状態に従い適切に選択されなければならない。この情報
（ＥＯＢコードの発生、マクロブロックタイプなど）
は、シーケンサ２０４の制御信号２０６として入力さ
れ、シーケンサ２０４は、コードＲＯＭ２０３からの状
態信号２０７に基づき、次のデコーダ動作（コードセッ
トの切り替え）を決定するため、コードＲＯＭ２０３に
５ビットのアドレスを出力する。

【００４８】こうして、コードＲＯＭ２０３は、１５ビ
ットのアドレス入力を受け取り、これによって、該当す
るシフト長及びデコード値を出力する。バレルシフタ回
路２０１は、すべての先頭”０”（１）及び次の”１”
（０）を自動的にフラッシュするとともに、コードＲＯ
Ｍ２０３からシフト長を受け取り、デコードされたビッ
トをフラッシュし、次のクロック動作により次の可変長
コードを入力し、デコードを開始する。バレルシフタ回
路２０１のデータは、コードＲＯＭ２０３からのシフト
長により、先頭コード及びデコードされたビットを同時
にフラッシュしても良い。

【００４９】可変長デコーダのクリティカルなタイミン
グパスは、プライオリテイエンコーダ２０２とコードＲ
ＯＭ２０３を介したパスである。ＲＯＭのサイズは、１
２８Ｋ（１５ｂｉｔｓ）＊１１ｂｉｔｓ＝１．４Ｍｂｉ
ｔｓであり、１１ビットがランレングスと振幅のもっと
も長い情報である。ＲＯＭの内容の高いリダンダンシに
より、ＲＯＭの代わりに統合化されたゲートアレイロジ
ックを使用するのが好ましい。

【００５０】以上のアプローチにより、本実施例では２
０ｎｓｅｃ／コードを達成する可変長（ＶＬＣ）デコー
ダを構成することができる。平均的なコード長は４ビッ
ト以上であると思われるので、デコード能力は２００Ｍ
ビット／ｓとなる。

【００５１】並列可変長デコーダの構成及び動作は説明
した通りである。ＭＰＥＧ画像の符号化に用いられる大
部分の可変長コードは、４ビット以上であり、しかも、
並列可変長デコーダを使用することにより、デコード速
度を非常に高速にすることができる。一般に、可変長コ
ードのデコード、ビデオデコーダの速度のクリティカル
な要素の１つとみなされてきたが、本実施例により、高
速デコーダを容易に実施することが可能となった。な
お、本実施例では、デコーディングウインドゥの長さを
４ビットとしたが、この値は統計的なシミュレーション
により望ましい値に決定されなければならない。

【００５２】

【発明の効果】以上詳細に説明したように本発明によれ
ば、可変長コードを構成するバイナリデータを並列に読
み取り、これによって可変長コードの境界を識別し、デ
コードすることが可能となったので、ビット毎に解読を
行うデコーダと比較して非常に高速なデコード動作が可
能となる。例えば、高速で転送された画像データをリア
ルタイムで解読することが必要なＭＰＥＧに適用するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る可変長デコーダの
構成を示すブロック図。

【図２】図１の一致ユニット部の詳細を示す図。

【図３】コードＲＯＭの内容を示す図。

【図４】コードＲＯＭの内容を示す図。

【図５】本発明の第２の実施例に係る可変長デコーダの
構成を示すブロック図。

【図６】従来の符号化回路の一構成例を示す図。

【図７】従来の符号化回路の一構成例を示す図。

【図８】ＤＣＴ係数符号化のための可変長コードを示す
図。

【図９】従来のＤＣＴ係数の可変長コードのデコード例
を示す図。

【図１０】従来のＤＣＴ係数コードの可変長デコードの
ための状態遷移を示す図。

【図１１】デコーディングウインドゥの境界とコード境
界の関係を示す図。

【符号の説明】

１１入力レジスタ１２コードＲＯＭ１３一致回路１４選択回路１５スイッチ回路１６バルシフタ１３１一致ユニット部２０１バレルシフタ回路２０２プライオリテイエンコーダ２０３コードＲＯＭ２０４シーケンサ

Claims

【特許請求の範囲】

【請求項１】可変長コードをデコードするための可変
長デコーダであって、（ａ）１又は２以上の可変長コー
ドの１部又は全部のバイナリデータを保持し、該データ
を並列に出力可能なデータ保持手段と、（ｂ）各可変長
コードの１部又は全部を構成するコードからなるコード
パターンと各コードの状態を識別するための状態遷移情
報が記憶された記憶手段と、（ｃ）前記データ保持手段
及び記憶手段に接続され、前記データ保持手段からのバ
イナリデータと前記複数のコードパターンとを比較し、
一致するコードを検知する検知手段と、（ｄ）前記検知
手段に接続され、一致されたコードに対応する状態遷移
情報に基づき前記データ保持手段に保持されたバイナリ
データを選択する選択手段とを有する前記可変長デコー
ダ。
【請求項２】請求項第１項において、前記記憶手段
は、複数のペイジを有し、各ペイジは、各可変長コード
を階層的に分割したコードパターンと状態遷移情報を記
憶し、前記コードパターンは、前記データ保持手段に保
持されたバイナリデータのビット数に対応したビット数
のコード列を複数含み、前記状態遷移情報は、各コード
列に対応して可変長コード長に関する情報及びペイジア
ドレスを含み、前記選択手段は、一致したコード列に対
応するペイジアドレスを前記記憶手段に供給することを
特徴とする可変長デコーダ。
【請求項３】請求項第２項において、前記選択手段
は、シフトレジスタを有し、一致したコード列に対応す
る状態遷移情報により、前記データ保持手段に保持され
たバイナリデータが可変長コードの１部であるときに
は、該バイナリデータをすべて前記シフトレジスタへシ
フトさせることを特徴とする可変長デコーダ。
【請求項４】請求項第３項において、前記データ保持
手段は、バイナリデータが可変長コードの１部であると
検知された場合、該可変長コードの残りを構成するバイ
ナリデータを入力することを特徴とする可変長デコー
ダ。
【請求項５】請求項第３項において、前記選択手段
は、一致したコード列に対応する状態遷移情報により、
前記データ保持手段に保持されたバイナリデータに可変
長コードの境界が含まれるときには、先行する可変長コ
ードに対応する部分のバイナリデータを前記シフトレジ
スタへシフトさせ、前記データ保持手段に次の可変長コ
ードのバイナリデータを入力させることを特徴とする可
変長デコーダ。
【請求項６】可変長コードをデコードするための可変
長デコーダであって、（ａ）１又は２以上の可変長コー
ドの１部又は全部のバイナリデータを保持し、該データ
を並列に出力可能なデータ保持手段と、（ｂ）前記デー
タ保持手段に接続され、データ保持手段からのバイナリ
データの先頭から連続する論理”０”または”１”のビ
ット数をカウントし、カウント結果を符号化して出力す
る符号化手段と、（ｃ）可変長コードの先頭からの論
理”０”または”１”のビット数に応じて複数のテーブ
ルを有し、該テーブルには各可変長コードのデコード値
及び状態遷移情報がそれぞれ記憶され、前記符号化手段
の出力及び前記データ保持手段のバイナリデータをアド
レスとして入力することにより、前記デコード値を出力
する記憶手段とを有することを特徴とする前記可変長デ
コーダ。
【請求項７】請求項第６項において、前記データ保持
手段は、前記記憶手段から前記状態遷移情報を受取り、
前記状態遷移情報に基づきデコードされたバイナリデー
タをクリアし、次のバイナリデータを入力することを特
徴とする可変長デコーダ。