JPH07248994A - インタフェース装置 - Google Patents
インタフェース装置Info
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- JPH07248994A JPH07248994A JP6036802A JP3680294A JPH07248994A JP H07248994 A JPH07248994 A JP H07248994A JP 6036802 A JP6036802 A JP 6036802A JP 3680294 A JP3680294 A JP 3680294A JP H07248994 A JPH07248994 A JP H07248994A
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Abstract
(57)【要約】
【目的】限られたバス幅を有するデータバスを効率的に
使用する。 【構成】ＣＰＵ１０１は、Ｉ／Ｏポート１０４を介して
入力された、外部Ｉ／Ｆモジュール１０５のバス構成要
求や制御情報を検出し、ＣＰＵデータバス１０８、ＤＭ
Ａデータバス１１０の接続を切り替える。そして、ＤＭ
Ａデータ転送時には、ＤＭＡコントローラ１０２が外部
Ｉ／Ｆモジュール１０５のデータバス幅とＤＭＡデータ
バッファ１０３のバス幅に応じて、適切なワード幅の変
換制御を行なう。
使用する。 【構成】ＣＰＵ１０１は、Ｉ／Ｏポート１０４を介して
入力された、外部Ｉ／Ｆモジュール１０５のバス構成要
求や制御情報を検出し、ＣＰＵデータバス１０８、ＤＭ
Ａデータバス１１０の接続を切り替える。そして、ＤＭ
Ａデータ転送時には、ＤＭＡコントローラ１０２が外部
Ｉ／Ｆモジュール１０５のデータバス幅とＤＭＡデータ
バッファ１０３のバス幅に応じて、適切なワード幅の変
換制御を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
あるいはその周辺機器のインタフェース装置に関するも
のである。
あるいはその周辺機器のインタフェース装置に関するも
のである。
【０００２】
【従来の技術】従来より、コンピュータあるいはプリン
タ等の周辺機器において、外部インタフェース（Ｉ／
Ｆ）を増設する手段として、装置本体にサブ基板を挿入
して装着できる拡張スロットを設け、外部Ｉ／Ｆ回路を
実装したサブ基板（外部Ｉ／Ｆモデュール）を、このス
ロットに装着することが一般に行なわれている。
タ等の周辺機器において、外部インタフェース（Ｉ／
Ｆ）を増設する手段として、装置本体にサブ基板を挿入
して装着できる拡張スロットを設け、外部Ｉ／Ｆ回路を
実装したサブ基板（外部Ｉ／Ｆモデュール）を、このス
ロットに装着することが一般に行なわれている。
【０００３】そして、一般に本体は拡張スロットを複数
個持ち、外部Ｉ／Ｆモジュールを複数装着することがで
きる。この種の装置では、外部Ｉ／Ｆモジュールとのア
クセスは、ＣＰＵデータバス、あるいはＤＭＡデータバ
スで行ない、外部Ｉ／Ｆモジュールの制御情報の入出力
等、データ転送量がそれ程大きくない場合、あるいは、
ＣＰＵプログラム転送が必要な場合は、ＣＰＵデータバ
スを介してアクセスする。また、高速で大容量のデータ
転送が必要な場合は、ＤＭＡデータバスを介してＤＭＡ
入出力を行なう。
個持ち、外部Ｉ／Ｆモジュールを複数装着することがで
きる。この種の装置では、外部Ｉ／Ｆモジュールとのア
クセスは、ＣＰＵデータバス、あるいはＤＭＡデータバ
スで行ない、外部Ｉ／Ｆモジュールの制御情報の入出力
等、データ転送量がそれ程大きくない場合、あるいは、
ＣＰＵプログラム転送が必要な場合は、ＣＰＵデータバ
スを介してアクセスする。また、高速で大容量のデータ
転送が必要な場合は、ＤＭＡデータバスを介してＤＭＡ
入出力を行なう。
【０００４】このように、転送目的に応じたバス選択を
行なうことにより、ＣＰＵの処理に影響を与えずに大容
量データの高速転送を行なっている。また、ＤＭＡデー
タバス幅は、外部Ｉ／ＦモジュールのＤＭＡ用バス幅、
ＤＭＡバッファのデータバス幅と一致している。外部Ｉ
／Ｆモジュールとのデータ転送がＤＭＡ転送の場合、外
部Ｉ／ＦモジュールはＤＭＡコントローラにＤＭＡ要求
を出して転送を開始する。この転送は、ＤＭＡバッファ
と外部Ｉ／Ｆモジュールとの間で行なわれ、転送終了時
は、ＣＰＵが外部Ｉ／Ｆモジュールのステータスをポー
リングするか、外部Ｉ／ＦモジュールあるいはＤＭＡコ
ントローラがＣＰＵに割込みを発生して通知する。
行なうことにより、ＣＰＵの処理に影響を与えずに大容
量データの高速転送を行なっている。また、ＤＭＡデー
タバス幅は、外部Ｉ／ＦモジュールのＤＭＡ用バス幅、
ＤＭＡバッファのデータバス幅と一致している。外部Ｉ
／Ｆモジュールとのデータ転送がＤＭＡ転送の場合、外
部Ｉ／ＦモジュールはＤＭＡコントローラにＤＭＡ要求
を出して転送を開始する。この転送は、ＤＭＡバッファ
と外部Ｉ／Ｆモジュールとの間で行なわれ、転送終了時
は、ＣＰＵが外部Ｉ／Ｆモジュールのステータスをポー
リングするか、外部Ｉ／ＦモジュールあるいはＤＭＡコ
ントローラがＣＰＵに割込みを発生して通知する。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＭＡ
データバスのバス幅は、一般にＤＭＡバッファのデータ
バス幅と一致するが、外部Ｉ／Ｆモジュールの望ましい
バス幅は、そのＩ／Ｆの内容によって異なる。これは、
外部Ｉ／Ｆモジュールに実装されるＩ／Ｆ制御チップに
よって決定される。
データバスのバス幅は、一般にＤＭＡバッファのデータ
バス幅と一致するが、外部Ｉ／Ｆモジュールの望ましい
バス幅は、そのＩ／Ｆの内容によって異なる。これは、
外部Ｉ／Ｆモジュールに実装されるＩ／Ｆ制御チップに
よって決定される。
【０００６】仮に制御チップが８ｂｉｔのデータバス幅
を持ち、ＤＭＡデータバスの幅が１６ｂｉｔであれば、
その残りの８ｂｉｔは使用されない。そこで、バス幅を
無駄なく使用しようとすれば、外部Ｉ／Ｆモジュール内
部で８ｂｉｔ→１６ｂｉｔの変換が必要となる。このよ
うな外部Ｉ／Ｆモジュールの各種機能に対応させようと
すれば、その接続には最大バス幅を用意しなければなら
ず、バス構築上、無駄が生じることになり、装置のコス
トアップ及び実装の大型化という問題が発生する。
を持ち、ＤＭＡデータバスの幅が１６ｂｉｔであれば、
その残りの８ｂｉｔは使用されない。そこで、バス幅を
無駄なく使用しようとすれば、外部Ｉ／Ｆモジュール内
部で８ｂｉｔ→１６ｂｉｔの変換が必要となる。このよ
うな外部Ｉ／Ｆモジュールの各種機能に対応させようと
すれば、その接続には最大バス幅を用意しなければなら
ず、バス構築上、無駄が生じることになり、装置のコス
トアップ及び実装の大型化という問題が発生する。
【０００７】本発明は、上述の課題に鑑みてなされたも
ので、その目的とするところは、外部インタフェースと
の接続において、限られたバス幅を有するデータバスを
効率的に使用できるインタフェース装置を提供すること
である。
ので、その目的とするところは、外部インタフェースと
の接続において、限られたバス幅を有するデータバスを
効率的に使用できるインタフェース装置を提供すること
である。
【０００８】
【課題を解決するための手段及び作用】上記の目的を達
成するため、請求項１に記載の発明は、複数の異なるデ
ータを伝送する複数種の内部バスと、当該インタフェー
ス装置に拡張モジュールを接続するための所定のデータ
幅の入出力バスを有するインタフェース装置において、
前記拡張モジュールからの接続要求を検出する手段と、
前記接続要求に対する前記入出力バスの割り当てを決定
する手段と、前記割り当てに従って前記入出力バスを切
り替えて、前記複数種の内部バスと該入出力バスとを接
続する手段とを備える。
成するため、請求項１に記載の発明は、複数の異なるデ
ータを伝送する複数種の内部バスと、当該インタフェー
ス装置に拡張モジュールを接続するための所定のデータ
幅の入出力バスを有するインタフェース装置において、
前記拡張モジュールからの接続要求を検出する手段と、
前記接続要求に対する前記入出力バスの割り当てを決定
する手段と、前記割り当てに従って前記入出力バスを切
り替えて、前記複数種の内部バスと該入出力バスとを接
続する手段とを備える。
【０００９】以上の構成において、効率的なデータバス
のインタフェース環境が提供される。
のインタフェース環境が提供される。
【００１０】
【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の第１の実施例に係るイ
ンタフェース装置の構成を示すブロック図である。同図
において、符号１００は本インタフェース装置（以下、
装置という）本体、１０１は中央制御部（ＣＰＵ）、１
０２はＤＭＡコントローラ、１０３はＤＭＡバッファ、
１０５は外部Ｉ／Ｆモジュールである。また、１０７は
アドレスバス、１０８はＣＰＵデータバス、１０９はリ
ード／ライト制御信号、１１０はＤＭＡデータバス、１
１４，１１５はＤＭＡ制御信号である。
適な実施例を詳細に説明する。 ［第１実施例］図１は、本発明の第１の実施例に係るイ
ンタフェース装置の構成を示すブロック図である。同図
において、符号１００は本インタフェース装置（以下、
装置という）本体、１０１は中央制御部（ＣＰＵ）、１
０２はＤＭＡコントローラ、１０３はＤＭＡバッファ、
１０５は外部Ｉ／Ｆモジュールである。また、１０７は
アドレスバス、１０８はＣＰＵデータバス、１０９はリ
ード／ライト制御信号、１１０はＤＭＡデータバス、１
１４，１１５はＤＭＡ制御信号である。
【００１１】外部Ｉ／Ｆモジュール１０５は、本体装置
１００とアドレスバス１０７、ＣＰＵデータバス１０
８、リード／ライト制御信号１０９、ＤＭＡデータバス
１１０、ＤＭＡ制御信号１１５等で接続される。外部Ｉ
／Ｆモジュール１０５とのアクセスは、ＣＰＵデータバ
ス１０８、あるいはＤＭＡデータバス１１０にて行な
う。
１００とアドレスバス１０７、ＣＰＵデータバス１０
８、リード／ライト制御信号１０９、ＤＭＡデータバス
１１０、ＤＭＡ制御信号１１５等で接続される。外部Ｉ
／Ｆモジュール１０５とのアクセスは、ＣＰＵデータバ
ス１０８、あるいはＤＭＡデータバス１１０にて行な
う。
【００１２】本実施例に係る装置は、さらに、外部Ｉ／
Ｆモジュール１０５のバス構成要求や制御を行なうため
の情報を入出力するＩ／Ｏポート１０４、ＣＰＵデータ
バス１０８、ＤＭＡデータバス１１０の接続を切り替え
るバススイッチモジュール１０６、そして、バススイッ
チ制御信号１１２，１１３を有する。外部Ｉ／Ｆモジュ
ール１０５は、本体装置１００の立ち上げ時に、バスス
イッチ制御信号１１２にてデータバス接続要求を出す。
ＣＰＵ１０１は、Ｉ／Ｏポート１０４を介してその要求
を検出し、バススイッチモジュール１０６をバススイッ
チ制御信号１１３にて制御し、適切なデータバス接続を
行なう。
Ｆモジュール１０５のバス構成要求や制御を行なうため
の情報を入出力するＩ／Ｏポート１０４、ＣＰＵデータ
バス１０８、ＤＭＡデータバス１１０の接続を切り替え
るバススイッチモジュール１０６、そして、バススイッ
チ制御信号１１２，１１３を有する。外部Ｉ／Ｆモジュ
ール１０５は、本体装置１００の立ち上げ時に、バスス
イッチ制御信号１１２にてデータバス接続要求を出す。
ＣＰＵ１０１は、Ｉ／Ｏポート１０４を介してその要求
を検出し、バススイッチモジュール１０６をバススイッ
チ制御信号１１３にて制御し、適切なデータバス接続を
行なう。
【００１３】図２は、データバス接続の例を示す図であ
る。なお、図２に示す例では、ＣＰＵデータバス１０
８、ＤＭＡデータバス１１０、外部Ｉ／Ｆモジュール１
０５のデータバスは、ともに１６ｂｉｔ構成であるとす
る。一般にデータバスのバス幅は、１Ｂｙｔｅ＝８ｂｉ
ｔ単位で切り替えられればよい。そして、その組み合わ
せは、図２の（ａ），（ｂ），（ｃ）の３通りになる。
図２において、１０８Ｕは、ＣＰＵデータバスの上位バ
イト、１０８Ｌは、ＣＰＵデータバスの下位バイト、１
０９Ｕは、ＤＭＡデータバスの上位バイト、そして、１
０９Ｌは、ＤＭＡデータバスの下位バイトを示す。ま
た、１１１Ｕは、外部Ｉ／Ｆモジュールのデータバスの
上位バイト、１１１Ｌは、外部Ｉ／Ｆモジュールのデー
タバスの下位バイトとする。
る。なお、図２に示す例では、ＣＰＵデータバス１０
８、ＤＭＡデータバス１１０、外部Ｉ／Ｆモジュール１
０５のデータバスは、ともに１６ｂｉｔ構成であるとす
る。一般にデータバスのバス幅は、１Ｂｙｔｅ＝８ｂｉ
ｔ単位で切り替えられればよい。そして、その組み合わ
せは、図２の（ａ），（ｂ），（ｃ）の３通りになる。
図２において、１０８Ｕは、ＣＰＵデータバスの上位バ
イト、１０８Ｌは、ＣＰＵデータバスの下位バイト、１
０９Ｕは、ＤＭＡデータバスの上位バイト、そして、１
０９Ｌは、ＤＭＡデータバスの下位バイトを示す。ま
た、１１１Ｕは、外部Ｉ／Ｆモジュールのデータバスの
上位バイト、１１１Ｌは、外部Ｉ／Ｆモジュールのデー
タバスの下位バイトとする。
【００１４】図２の（ａ）は、外部Ｉ／Ｆモジュールの
データバス１１１の全てが、ＣＰＵデータバスに接続さ
れる場合である。また、（ｂ）は、外部Ｉ／Ｆモジュー
ルのデータバスの上位バイト１１１Ｕが、ＣＰＵデータ
バスの下位バイト１０８Ｌに接続し、外部Ｉ／Ｆモジュ
ールのデータバスの下位バイト１１１ＬがＤＭＡデータ
バスの下位バイト１１０Ｌに接続される場合を示す。こ
の場合、ＣＰＵデータバス１０８，ＤＭＡデータバス１
１０のいれも、８ｂｉｔでアクセスする場合には、下位
バイトを使用するものとしている。そして、図２の
（ｃ）は、外部Ｉ／Ｆモジュールのデータバス１１１全
てを、ＤＭＡデータバスとして使用する場合である。
データバス１１１の全てが、ＣＰＵデータバスに接続さ
れる場合である。また、（ｂ）は、外部Ｉ／Ｆモジュー
ルのデータバスの上位バイト１１１Ｕが、ＣＰＵデータ
バスの下位バイト１０８Ｌに接続し、外部Ｉ／Ｆモジュ
ールのデータバスの下位バイト１１１ＬがＤＭＡデータ
バスの下位バイト１１０Ｌに接続される場合を示す。こ
の場合、ＣＰＵデータバス１０８，ＤＭＡデータバス１
１０のいれも、８ｂｉｔでアクセスする場合には、下位
バイトを使用するものとしている。そして、図２の
（ｃ）は、外部Ｉ／Ｆモジュールのデータバス１１１全
てを、ＤＭＡデータバスとして使用する場合である。
【００１５】このように、外部Ｉ／Ｆモジュールのデー
タバスの上位バイト１１１Ｕは、１０８Ｕ，１０８Ｌ，
１１０Ｕのいずれかに、また、外部Ｉ／Ｆモジュールの
データバスの下位バイト１１１Ｌは、１０８Ｌ，１１０
Ｌのいずれかに接続されることになる。そこで、ＣＰＵ
１０１が８ｂｉｔアクセスを行なう場合、ＣＰＵデータ
バスの上位バイト１０８Ｕを使用するならば、外部Ｉ／
Ｆモジュールのデータバス１１１を、ＣＰＵデータバス
８ｂｉｔ，ＤＭＡデータバス８ｂｉｔに分割し、図２の
（ｄ）に示すように接続する。よって、外部Ｉ／Ｆモジ
ュールのデータバスの上位バイト１１１Ｕは、１０８
Ｕ，１１０Ｌの２つのいずれかに接続されることにな
る。
タバスの上位バイト１１１Ｕは、１０８Ｕ，１０８Ｌ，
１１０Ｕのいずれかに、また、外部Ｉ／Ｆモジュールの
データバスの下位バイト１１１Ｌは、１０８Ｌ，１１０
Ｌのいずれかに接続されることになる。そこで、ＣＰＵ
１０１が８ｂｉｔアクセスを行なう場合、ＣＰＵデータ
バスの上位バイト１０８Ｕを使用するならば、外部Ｉ／
Ｆモジュールのデータバス１１１を、ＣＰＵデータバス
８ｂｉｔ，ＤＭＡデータバス８ｂｉｔに分割し、図２の
（ｄ）に示すように接続する。よって、外部Ｉ／Ｆモジ
ュールのデータバスの上位バイト１１１Ｕは、１０８
Ｕ，１１０Ｌの２つのいずれかに接続されることにな
る。
【００１６】図３は、上記のように、外部Ｉ／Ｆモジュ
ールのデータバスの上位バイト１１１Ｕが、１０８Ｕ，
１０８Ｌ，１１０Ｕのいずれかに接続される場合の回路
例を示す。同図において、符号３０１はバススイッチ制
御信号のデコード回路で、外部Ｉ／Ｆモジュール１０５
からの読み出し時には、図に示す信号線３０２のいずれ
かを、また、書き込み時には、図の信号線３０３のいず
れかをアサートする。これらの信号線は、バススイッチ
制御信号１１３及びリードライト制御信号１０９をデコ
ードして発生する。
ールのデータバスの上位バイト１１１Ｕが、１０８Ｕ，
１０８Ｌ，１１０Ｕのいずれかに接続される場合の回路
例を示す。同図において、符号３０１はバススイッチ制
御信号のデコード回路で、外部Ｉ／Ｆモジュール１０５
からの読み出し時には、図に示す信号線３０２のいずれ
かを、また、書き込み時には、図の信号線３０３のいず
れかをアサートする。これらの信号線は、バススイッチ
制御信号１１３及びリードライト制御信号１０９をデコ
ードして発生する。
【００１７】ＤＭＡデータ転送時には、ＤＭＡコントロ
ーラ１０２は外部Ｉ／Ｆモジュール１０５のデータバス
幅とＤＭＡデータバッファ１０３のバス幅に応じて、適
切なワード幅の変換制御を行なう。これは、ＤＭＡデー
タ転送に先立って、ＣＰＵ１０１がＤＭＡコントローラ
１０２に対して動作モードを設定して行なう。例えば、
ＤＭＡデータバス１１０のデータ幅が１６ｂｉｔ、外部
Ｉ／Ｆモジュール１０５のデータバス１１１のＤＭＡデ
ータバス幅が８ｂｉｔである場合、一度、ＤＭＡコント
ローラ１０２の内部のレジスタ（不図示）にデータを保
持し、８／１６ｂｉｔ変換を行なうか、あるいは、ＤＭ
Ａバッファ１０３に、この変換機能を付加して行なう。
ーラ１０２は外部Ｉ／Ｆモジュール１０５のデータバス
幅とＤＭＡデータバッファ１０３のバス幅に応じて、適
切なワード幅の変換制御を行なう。これは、ＤＭＡデー
タ転送に先立って、ＣＰＵ１０１がＤＭＡコントローラ
１０２に対して動作モードを設定して行なう。例えば、
ＤＭＡデータバス１１０のデータ幅が１６ｂｉｔ、外部
Ｉ／Ｆモジュール１０５のデータバス１１１のＤＭＡデ
ータバス幅が８ｂｉｔである場合、一度、ＤＭＡコント
ローラ１０２の内部のレジスタ（不図示）にデータを保
持し、８／１６ｂｉｔ変換を行なうか、あるいは、ＤＭ
Ａバッファ１０３に、この変換機能を付加して行なう。
【００１８】以上説明したように、本実施例によれば、
外部Ｉ／Ｆモジュールのデータバスと、ＤＭＡデータバ
ス，ＣＰＵデータバスとの間に、データバスの接続を変
更するバススイッチモジュールを設け、一定のデータバ
ス幅の中でＤＭＡデータバス幅とＣＰＵデータバス幅の
割り当てを切り替えることで、効率的なデータバスの利
用が可能となる。
外部Ｉ／Ｆモジュールのデータバスと、ＤＭＡデータバ
ス，ＣＰＵデータバスとの間に、データバスの接続を変
更するバススイッチモジュールを設け、一定のデータバ
ス幅の中でＤＭＡデータバス幅とＣＰＵデータバス幅の
割り当てを切り替えることで、効率的なデータバスの利
用が可能となる。
【００１９】なお、上記第１の実施例では、バススイッ
チモジュール１０６の設定は、本体装置１００の立ち上
げ時に行なっているが、外部Ｉ／Ｆモジュール１０５の
動作状態に応じて変更するようにしてもよい。例えば、
ＣＰＵアクセス時には、ＣＰＵデータバス１０８に１６
ｂｉｔを割り当て、また、高速データ転送時には、ＤＭ
Ａデータバス１６ｂｉｔを割り当ててもよい。 ［第２実施例］図４は、本発明の第２の実施例に係るイ
ンタフェース装置の構成を示すブロック図である。な
お、図４に示す装置において、図１に示す上記第１の実
施例に係る装置と同一構成要素は同一符号を付し、ここ
では、それらの説明を省略する。
チモジュール１０６の設定は、本体装置１００の立ち上
げ時に行なっているが、外部Ｉ／Ｆモジュール１０５の
動作状態に応じて変更するようにしてもよい。例えば、
ＣＰＵアクセス時には、ＣＰＵデータバス１０８に１６
ｂｉｔを割り当て、また、高速データ転送時には、ＤＭ
Ａデータバス１６ｂｉｔを割り当ててもよい。 ［第２実施例］図４は、本発明の第２の実施例に係るイ
ンタフェース装置の構成を示すブロック図である。な
お、図４に示す装置において、図１に示す上記第１の実
施例に係る装置と同一構成要素は同一符号を付し、ここ
では、それらの説明を省略する。
【００２０】本実施例に係る装置では、外部Ｉ／Ｆモジ
ュール１０５が、バススイッチモジュール１０６をバス
スイッチ制御信号４０１にて直接制御する。この場合、
ＣＰＵ１０１は、ＤＭＡデータバス幅をバススイッチモ
ジュールから検出し、ＤＭＡ転送を行なうときのバス幅
を、ＤＭＡコントローラ１０２あるいはＤＭＡバッファ
１０３に合わせて設定する。
ュール１０５が、バススイッチモジュール１０６をバス
スイッチ制御信号４０１にて直接制御する。この場合、
ＣＰＵ１０１は、ＤＭＡデータバス幅をバススイッチモ
ジュールから検出し、ＤＭＡ転送を行なうときのバス幅
を、ＤＭＡコントローラ１０２あるいはＤＭＡバッファ
１０３に合わせて設定する。
【００２１】なお、バススイッチ制御情報は、上記第１
の実施例と同様、Ｉ／Ｏポートを設けて検出してもよい
し、直接、ＤＭＡコントローラ１０２に接続して転送バ
ス幅を制御してもよい。また、ＤＭＡデータバス幅は、
第１実施例と同様、外部Ｉ／Ｆモジュール１０５の動作
状態に応じて変更してもよい。この場合、バス幅を変更
する際、外部Ｉ／Ｆモジュール１０５はＣＰＵ１０１に
対して割り込みを発生し、それを通知すればよい。ＣＰ
Ｕ１０１は、それに対応してＤＭＡ動作、外部Ｉ／Ｆモ
ジュール１０５へのアクセスを変更する。
の実施例と同様、Ｉ／Ｏポートを設けて検出してもよい
し、直接、ＤＭＡコントローラ１０２に接続して転送バ
ス幅を制御してもよい。また、ＤＭＡデータバス幅は、
第１実施例と同様、外部Ｉ／Ｆモジュール１０５の動作
状態に応じて変更してもよい。この場合、バス幅を変更
する際、外部Ｉ／Ｆモジュール１０５はＣＰＵ１０１に
対して割り込みを発生し、それを通知すればよい。ＣＰ
Ｕ１０１は、それに対応してＤＭＡ動作、外部Ｉ／Ｆモ
ジュール１０５へのアクセスを変更する。
【００２２】本発明は、複数の機器から構成されるシス
テムに適用しても１つの機器から成る装置に適用しても
良い。また、本発明は、システムあるいは装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
テムに適用しても１つの機器から成る装置に適用しても
良い。また、本発明は、システムあるいは装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
【００２３】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、内部バスと接続される拡張モジュールの
入出力バスの機能的な割り当てを、拡張モジュールの動
作状態に応じて切り替えることにより、限られたデータ
幅のデータバスを効率的に使用できる。
発明によれば、内部バスと接続される拡張モジュールの
入出力バスの機能的な割り当てを、拡張モジュールの動
作状態に応じて切り替えることにより、限られたデータ
幅のデータバスを効率的に使用できる。
【００２４】また、請求項２に記載の発明によれば、入
出力バスの割り当てを、内部バスのバス構成に合うよう
に所定バイト単位で行なうことで、入出力バスの切り替
えを円滑に行なえる。
出力バスの割り当てを、内部バスのバス構成に合うよう
に所定バイト単位で行なうことで、入出力バスの切り替
えを円滑に行なえる。
【図１】本発明の第１の実施例に係るインタフェース装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】バススイッチモジュールの接続例を示す図であ
る。
る。
【図３】バススイッチモジュールの回路例を示すブロッ
ク図である。
ク図である。
【図４】本発明の第２の実施例に係るインタフェース装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
１００ インタフェース装置本体 １０１ ＣＰＵ １０３ ＤＭＡバッファ １０４ Ｉ／Ｆポート １０５ 外部Ｉ／Ｆモジュール １０６ バススイッチモジュール ３０１ バススイッチ制御信号のデコード回路
Claims (4)
- 【請求項１】 複数の異なるデータを伝送する複数種の
内部バスと、当該インタフェース装置に拡張モジュール
を接続するための所定のデータ幅の入出力バスを有する
インタフェース装置において、 前記拡張モジュールからの接続要求を検出する手段と、 前記接続要求に対する前記入出力バスの割り当てを決定
する手段と、 前記割り当てに従って前記入出力バスを切り替えて、前
記複数種の内部バスと該入出力バスとを接続する手段と
を備えることを特徴とするインタフェース装置。 - 【請求項２】 前記入出力バスの割り当ては、前記複数
種の内部バスのバス構成に合致するよう所定のバイト単
位で行なうことを特徴とする請求項１に記載のインタフ
ェース装置。 - 【請求項３】 前記入出力バスの割り当ては、前記拡張
モジュールの機能に応じて変更できることを特徴とする
請求項１に記載のインタフェース装置。 - 【請求項４】 前記拡張モジュールは、前記入出力バス
の切り替えを、直接制御することを特徴とする請求項１
に記載のインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036802A JPH07248994A (ja) | 1994-03-08 | 1994-03-08 | インタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6036802A JPH07248994A (ja) | 1994-03-08 | 1994-03-08 | インタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248994A true JPH07248994A (ja) | 1995-09-26 |
Family
ID=12479924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6036802A Withdrawn JPH07248994A (ja) | 1994-03-08 | 1994-03-08 | インタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658493B1 (en) | 2000-02-21 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer exchanging data with host computer |
-
1994
- 1994-03-08 JP JP6036802A patent/JPH07248994A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658493B1 (en) | 2000-02-21 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer exchanging data with host computer |
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| Date | Code | Title | Description |
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