JPH0729970A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0729970A JPH0729970A JP15478093A JP15478093A JPH0729970A JP H0729970 A JPH0729970 A JP H0729970A JP 15478093 A JP15478093 A JP 15478093A JP 15478093 A JP15478093 A JP 15478093A JP H0729970 A JPH0729970 A JP H0729970A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- element isolation
- isolation layer
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000011810 insulating material Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 素子分離層幅を小さくすることによって、素
子分離層の幅のロス低減及び微細化が図れる半導体装置
の構造及びその製造方法を提供する。 【構成】 半導体基板７の表面に複数の分離された素子
領域７ａ，７ｂを形成する半導体装置の製造方法におい
て、前記半導体基板７表面の前記素子領域の境界に、異
方性エッチングにより、素子領域分離用のＶ字溝１１を
形成する工程と、そのＶ字溝１１を絶縁材料１２（酸化
シリコン）で埋める工程によって、素子分離層１３を形
成した。 【効果】 半導体基板７にＶ字溝１１を形成し、素子分
離層１３とすることで、素子分離層の幅のロス低減及び
微細化を図ることができる。
子分離層の幅のロス低減及び微細化が図れる半導体装置
の構造及びその製造方法を提供する。 【構成】 半導体基板７の表面に複数の分離された素子
領域７ａ，７ｂを形成する半導体装置の製造方法におい
て、前記半導体基板７表面の前記素子領域の境界に、異
方性エッチングにより、素子領域分離用のＶ字溝１１を
形成する工程と、そのＶ字溝１１を絶縁材料１２（酸化
シリコン）で埋める工程によって、素子分離層１３を形
成した。 【効果】 半導体基板７にＶ字溝１１を形成し、素子分
離層１３とすることで、素子分離層の幅のロス低減及び
微細化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体プロセスにおけ
る素子分離層の微細化、及び素子分離層形成後の表面の
平坦化に関するものである。
る素子分離層の微細化、及び素子分離層形成後の表面の
平坦化に関するものである。
【０００２】
【従来の技術】従来の素子分離層の製造方法を図２の半
導体基板の断面図に基づいて説明する。まず、（ａ）に
示すように、（１００）面を表面とするｐ型の半導体基
板１にイオン注入機によりPhos + を注入し拡散を行うこ
とにより、ｎウェル２を形成し、半導体基板１の表面上
に薄い酸化膜３を成長させ、窒化膜４の堆積を行う。１
ａ，１ｂは電気的に分離しようとする素子領域である。
導体基板の断面図に基づいて説明する。まず、（ａ）に
示すように、（１００）面を表面とするｐ型の半導体基
板１にイオン注入機によりPhos + を注入し拡散を行うこ
とにより、ｎウェル２を形成し、半導体基板１の表面上
に薄い酸化膜３を成長させ、窒化膜４の堆積を行う。１
ａ，１ｂは電気的に分離しようとする素子領域である。
【０００３】次に、（ｂ）に示すように、窒化膜４をフ
ォト工程によりパターニングを行いエッチングすること
で、素子分離層を形成する部分の窒化膜４を取り除き、
素子間のリークを防止するために、イオン注入機により
Phos + 、 B+ を注入して、それぞれｐ+ 領域５及びｎ+
領域６を形成する。ｐ+ 領域５は、素子領域１ａと素子
領域１ｂの境界近傍のｐ型の半導体基板１内に、また、
ｎ+ 領域６は、その境界近傍のｎウェル２内に形成す
る。
ォト工程によりパターニングを行いエッチングすること
で、素子分離層を形成する部分の窒化膜４を取り除き、
素子間のリークを防止するために、イオン注入機により
Phos + 、 B+ を注入して、それぞれｐ+ 領域５及びｎ+
領域６を形成する。ｐ+ 領域５は、素子領域１ａと素子
領域１ｂの境界近傍のｐ型の半導体基板１内に、また、
ｎ+ 領域６は、その境界近傍のｎウェル２内に形成す
る。
【０００４】さらに、（ｃ）に示すように、半導体基板
１を熱酸化することで窒化膜４の存在しない部分に、素
子分離層となる厚い酸化膜３ａを形成する。最後に、
（ｄ）に示すように、窒化膜４を除去すれば、半導体基
板１に、分離された素子領域１ａ，１ｂを形成すること
ができる。
１を熱酸化することで窒化膜４の存在しない部分に、素
子分離層となる厚い酸化膜３ａを形成する。最後に、
（ｄ）に示すように、窒化膜４を除去すれば、半導体基
板１に、分離された素子領域１ａ，１ｂを形成すること
ができる。
【０００５】
【発明が解決しようとする課題】従来の製造方法では、
素子分離層である厚い酸化膜３の形成時にバーズビーク
３ｂが発生し、素子分離層幅が大きくなってしまい、素
子分離層の幅のロスを引き起こすという問題と、バーズ
ビーク３ｂのため、素子分離層である厚い酸化膜３ａの
部分と素子形成領域との間に段差ができるという問題点
があった。
素子分離層である厚い酸化膜３の形成時にバーズビーク
３ｂが発生し、素子分離層幅が大きくなってしまい、素
子分離層の幅のロスを引き起こすという問題と、バーズ
ビーク３ｂのため、素子分離層である厚い酸化膜３ａの
部分と素子形成領域との間に段差ができるという問題点
があった。
【０００６】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、素子分離層幅を小さくす
ることによって、素子分離層の幅のロス低減及び微細化
が図れる半導体装置の構造及びその製造方法を提供する
ことにある。
で、その目的とするところは、素子分離層幅を小さくす
ることによって、素子分離層の幅のロス低減及び微細化
が図れる半導体装置の構造及びその製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の半導体装置の製造方法は、半導体基
板表面に複数の分離された素子領域を形成する半導体装
置の製造方法において、前記半導体基板表面の前記素子
領域の境界に、異方性エッチングにより、素子領域分離
用のＶ字溝を形成する工程と、そのＶ字溝を絶縁材料で
埋める工程によって、素子分離層を形成したことを特徴
とするものである。
め、請求項１記載の半導体装置の製造方法は、半導体基
板表面に複数の分離された素子領域を形成する半導体装
置の製造方法において、前記半導体基板表面の前記素子
領域の境界に、異方性エッチングにより、素子領域分離
用のＶ字溝を形成する工程と、そのＶ字溝を絶縁材料で
埋める工程によって、素子分離層を形成したことを特徴
とするものである。
【０００８】また、請求項２記載の半導体装置は、半導
体基板表面に複数の分離された素子領域を形成する半導
体装置において、半導体基板表面の素子領域の境界に、
異方性エッチングにより形成され、その内部を絶縁材料
で埋められた、前記素子領域分離用のＶ字溝を有するこ
とを特徴とするものである。
体基板表面に複数の分離された素子領域を形成する半導
体装置において、半導体基板表面の素子領域の境界に、
異方性エッチングにより形成され、その内部を絶縁材料
で埋められた、前記素子領域分離用のＶ字溝を有するこ
とを特徴とするものである。
【０００９】
【作用】図１（ｄ）に示すように、本発明に係る半導体
装置では、半導体基板７の表面に異方性エッチングによ
り形成されたＶ字溝１１によって、半導体基板７表面の
素子領域７ａ，７ｂは電気的に分離される。また、酸化
シリコン１２等の絶縁材料は、Ｖ字溝１１を埋めて半導
体基板７の表面を平坦化する。
装置では、半導体基板７の表面に異方性エッチングによ
り形成されたＶ字溝１１によって、半導体基板７表面の
素子領域７ａ，７ｂは電気的に分離される。また、酸化
シリコン１２等の絶縁材料は、Ｖ字溝１１を埋めて半導
体基板７の表面を平坦化する。
【００１０】
【実施例】本発明の半導体装置の製造方法の一実施例
を、図１の工程図に基づいて説明する。まず、（ａ）に
示すように、（１００）面を表面とするｐ型の半導体基
板７に、イオン注入機によりPhos + を注入し拡散を行
い、ｎウェル８を形成すると共に、素子分離層を形成す
る箇所、つまり、素子領域７ａと素子領域７ｂの境界位
置に、リーク電流防止のため、イオン注入機により
B+ 、Phos + を注入し拡散を行って、それぞれｐ+ 領域
９及びｎ+ 領域１０を形成する。ｐ+ 領域９は、素子領
域７ａと素子領域７ｂの境界近傍の半導体基板７のｐ型
領域内に、また、ｎ+領域１０は、その境界近傍のｎウ
ェル８の領域内に形成する。
を、図１の工程図に基づいて説明する。まず、（ａ）に
示すように、（１００）面を表面とするｐ型の半導体基
板７に、イオン注入機によりPhos + を注入し拡散を行
い、ｎウェル８を形成すると共に、素子分離層を形成す
る箇所、つまり、素子領域７ａと素子領域７ｂの境界位
置に、リーク電流防止のため、イオン注入機により
B+ 、Phos + を注入し拡散を行って、それぞれｐ+ 領域
９及びｎ+ 領域１０を形成する。ｐ+ 領域９は、素子領
域７ａと素子領域７ｂの境界近傍の半導体基板７のｐ型
領域内に、また、ｎ+領域１０は、その境界近傍のｎウ
ェル８の領域内に形成する。
【００１１】次に、（ｂ）に示すように、素子分離層を
形成する箇所をヒドラジン（NH2 -NH2 ）を用いて異方
性エッチングして、ｐ+ 領域９及びｎ+ 領域１０の底部
付近まで、（１１１）面を側面にもったＶ字溝１１を形
成する。
形成する箇所をヒドラジン（NH2 -NH2 ）を用いて異方
性エッチングして、ｐ+ 領域９及びｎ+ 領域１０の底部
付近まで、（１１１）面を側面にもったＶ字溝１１を形
成する。
【００１２】さらに、（ｃ）に示すように、半導体基板
７の表面に熱酸化により、絶縁材料である酸化シリコン
１２を成長させた後、（ｄ）に示すように、半導体基板
７の表面をエッチングして、Ｖ字溝１１内のみに酸化シ
リコン１２を残す。以上の工程により、Ｖ字溝１１とそ
の内部に充填された絶縁材料である酸化シリコン１２に
より構成された素子分離層１３が形成される。また、こ
の素子分離層１３は、半導体基板７内に形成されるた
め、半導体基板７の表面に段差を生じることもない。以
後、各素子領域にて、従来と同様の方法にて素子形成を
行うが、ここでは省略する。
７の表面に熱酸化により、絶縁材料である酸化シリコン
１２を成長させた後、（ｄ）に示すように、半導体基板
７の表面をエッチングして、Ｖ字溝１１内のみに酸化シ
リコン１２を残す。以上の工程により、Ｖ字溝１１とそ
の内部に充填された絶縁材料である酸化シリコン１２に
より構成された素子分離層１３が形成される。また、こ
の素子分離層１３は、半導体基板７内に形成されるた
め、半導体基板７の表面に段差を生じることもない。以
後、各素子領域にて、従来と同様の方法にて素子形成を
行うが、ここでは省略する。
【００１３】以上のように、図２に示した従来の製造方
法による半導体装置では、バーズビークのため、素子分
離領域の幅（隣接する素子領域間の距離）を大きく取ら
なければならなかったが、本発明の半導体装置では、Ｖ
字溝によって素子分離層のサイズが決まるので、素子分
離層の幅を小さくすることができる。また、Ｖ字溝内の
みに絶縁材料である酸化シリコンを残すことで、半導体
基板の平坦化が図れる。なお、絶縁材料、注入するイオ
ン、導電型は、実施例に限定されない。
法による半導体装置では、バーズビークのため、素子分
離領域の幅（隣接する素子領域間の距離）を大きく取ら
なければならなかったが、本発明の半導体装置では、Ｖ
字溝によって素子分離層のサイズが決まるので、素子分
離層の幅を小さくすることができる。また、Ｖ字溝内の
みに絶縁材料である酸化シリコンを残すことで、半導体
基板の平坦化が図れる。なお、絶縁材料、注入するイオ
ン、導電型は、実施例に限定されない。
【００１４】
【発明の効果】以上のように、本発明の半導体装置の構
造及びその製造方法によれば、半導体基板にＶ字溝を形
成し、素子分離層とすることで、素子分離層の幅のロス
低減及び微細化を図ることができる。
造及びその製造方法によれば、半導体基板にＶ字溝を形
成し、素子分離層とすることで、素子分離層の幅のロス
低減及び微細化を図ることができる。
【図１】本発明に係る半導体装置の製造方法の一実施例
を示す工程図である。
を示す工程図である。
【図２】従来の半導体装置の製造方法を示す工程図であ
る。
る。
１ 半導体基板 １ａ，１ｂ 素子領域 ２ ｎウェル ３ 酸化膜 ３ａ 厚い酸化膜（素子分離層） ３ｂ バーズビーク ４ 窒化膜 ５ ｐ+ 領域 ６ ｎ+ 領域 ７ 半導体基板 ７ａ，７ｂ 素子領域 ８ ｎウェル ９ ｐ+ 領域 １０ ｎ+ 領域 １１ Ｖ字溝 １２ 酸化シリコン（絶縁材料） １３ 素子分離層
Claims (2)
- 【請求項１】 半導体基板表面に複数の分離された素子
領域を形成する半導体装置の製造方法において、前記半
導体基板表面の前記素子領域の境界に、異方性エッチン
グにより、素子領域分離用のＶ字溝を形成する工程と、
そのＶ字溝を絶縁材料で埋める工程によって、素子分離
層を形成したことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板表面に複数の分離された素子
領域を形成する半導体装置において、半導体基板表面の
素子領域の境界に、異方性エッチングにより形成され、
その内部を絶縁材料で埋められた、前記素子領域分離用
のＶ字溝を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15478093A JPH0729970A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15478093A JPH0729970A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729970A true JPH0729970A (ja) | 1995-01-31 |
Family
ID=15591741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15478093A Withdrawn JPH0729970A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729970A (ja) |
-
1993
- 1993-06-25 JP JP15478093A patent/JPH0729970A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6825544B1 (en) | Method for shallow trench isolation and shallow trench isolation structure | |
| JP3050166B2 (ja) | 半導体装置の製造方法 | |
| JPH0410740B2 (ja) | ||
| US6020622A (en) | Trench isolation for semiconductor device with lateral projections above substrate | |
| JPH10107139A (ja) | 浅いトレンチ分離法を用いて製造された半導体装置及びその製造方法 | |
| JP3120275B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH02277253A (ja) | 半導体装置の製造方法 | |
| US5909626A (en) | SOI substrate and fabrication process therefor | |
| JPH0621210A (ja) | 半導体装置の製造方法 | |
| JP3719854B2 (ja) | 半導体装置の製造方法 | |
| JPH09289245A (ja) | 半導体装置の製造方法 | |
| KR100355870B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| JPH0729970A (ja) | 半導体装置及びその製造方法 | |
| JPH05291395A (ja) | 半導体装置の製造方法 | |
| JPH0536712A (ja) | 半導体集積回路装置および製造方法 | |
| JPH04280451A (ja) | 半導体素子分離領域の製造方法 | |
| JPS61228650A (ja) | 半導体装置の製造方法 | |
| KR0183718B1 (ko) | 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JP2643015B2 (ja) | 完全誘電体分離基板の製造方法 | |
| KR100205328B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JP3233149B2 (ja) | 半導体装置の製法 | |
| KR100204418B1 (ko) | 반도체 소자 분리방법 | |
| JPH06140500A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |