JPH07302219A - データプロセッサ及びデータ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 データプロセッサの改善に関し、アドレスや
チップイネーブル信号の出力タイミングを工夫し、デー
タ読み出し／書込み期間の短縮化を図り、演算動作の開
始を早めて、リードモディファイライト動作を高速化す
る。 【構成】 基準信号ＣＬＫに基づいて情報記憶装置１３
からデータを読み出し、又は、該情報記憶装置１３にデ
ータを書込むメモリ制御手段１１と、情報記憶装置１３
から読み出されたデータを加工するデータ加工手段１２
とを備え、メモリ制御手段１１は、予め割当てられたデ
ータ読出し／書込み期間Ｔに、情報記憶装置１３からデ
ータを読み出し、加工されたデータを情報記憶装置１３
の同一の格納番地に書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データプロセッサ及び
データ処理方法に関するものであり、更に詳しく言え
ば、マイクロコンピュータのリードモディファイライト
動作の高速化にに関するものである。近年，各種情報処
理をするマイクロコントローラ等の使用態様において、
高速演算可能な機種が優先されるようになってきてい
る。例えば、メモリの任意の格納番地からデータを読出
し、そのデータに演算をし、再び、その同一格納番地に
演算結果を書込むデータ演算命令が用意されている。

【０００２】このようなデータ演算命令のリードモディ
ファイライト動作によれば、同一の格納番地に再び演算
結果を書込むにも関わらず、メモリからデータを読出す
リードサイクルに、基準信号の３サイクルを割当て、メ
モリにデータを書き込むライトサイクルに基準信号の３
サイクルをそれぞれ割り当てている。このため、ダイナ
ミックランダムアクセスメモリや擬似スタティックラン
ダムアクセスメモリ等の情報記憶装置を制御目標とした
リードモディファイライト命令を実行する場合、データ
の読出し及び書込み期間につき、基準信号の６サイクル
を割当てる方法では、それ以上のデータ処理時間を短縮
することができず、当該プロセッサの性能向上の妨げと
なる。

【０００３】そこで、アドレスやチップイネーブル信号
の出力タイミングを工夫し、データ読み出し／書込み期
間の短縮化を図り、演算動作の開始を早めて、リードモ
ディファイライト動作を高速化することができるプロセ
ッサ及び方法が望まれている。

【０００４】

【従来の技術】図５〜７は、従来例に係る説明図であ
る。図５は、従来例に係るデータプロセッサの構成図で
あり、図６，７は、その動作説明図（その１，２）をそ
れぞれ示している。例えば、基準信号（以下ＣＬＫ信号
という）に基づいてリードモディファイライト命令を実
行するデータプロセッサは、図５に示すように、内部バ
ス６に接続されたＤＲＡＭ制御部１，アドレスレジスタ
２，汎用レジスタ３，算術論理演算ユニット（以下単に
ＡＬＵという）４及びデータ制御部５を備える。

【０００５】ここで、リードモディファイライト命令と
は、メモリの任意の格納番地からデータを読出し、その
データに演算をし、再び、その同一格納番地に演算結果
データを書込む命令実行内容をいう。具体的には、デー
タ制御部５がＤＲＡＭ制御部１，アドレスレジスタ２，
汎用レジスタ３及びＡＬＵ４の入出力を制御する内容と
なる。

【０００６】例えば、ダイナミックランダムアクセスメ
モリ（以下ＤＲＡＭという）９をターゲットにしてリー
ドモディファイライト命令を実行する場合、図６に示す
ように、ＣＬＫ信号の前半３サイクル〜がリードサ
イクル（Ｒ．ＣＹＣ）に割当てられ、その後半３サイク
ル〜がライトサイクル（Ｗ．ＣＹＣ）に割当てられ
る。リードサイクルはデータをメモリから読み出す期間
であり、ライトサイクルはデータをメモリに書き込む期
間である。

【０００７】リードサイクルの第１のサイクルでは、
アドレスレジスタ２からＤＲＡＭ制御部１を介して、Ｄ
ＲＡＭ９にロウアドレスが出力され、その第２のサイク
ルで、同レジスタ２からＤＲＡＭ９にコラムアドレス
が出力される。ロウアドレスはＤＲＡＭ９の格納番地の
ワード線を選択するアドレスであり、コラムアドレス
は、そのビット線を選択するアドレスである。ロウアド
レスは、ロウアドレス出力信号（以下単にＲＡＳ信号と
いう）に基づいて出力される。コラムアドレスは、リー
ドストローブ信号（以下単にＲＤＸ信号という）に基づ
いて出力される。

【０００８】これにより、リードサイクルの第３のサイ
クルで、コラムアドレス出力信号（以下単にＣＡＳ信
号という）に基づいてＤＲＡＭ９からＤＲＡＭ制御部１
を介して、汎用レジスタ３にデータが読出される。次
に、ライトサイクルの第１のサイクルでＲＡＳ信号に
基づいてロウアドレスがＤＲＡＭ９に出力される。この
ロウアドレスは、演算結果データをＤＲＡＭ９の新たな
格納番地を指定する際のワード線を選択するアドレスで
ある。

【０００９】その後、ライトサイクルの第２のサイクル
でＡＬＵ４によりデータ演算が開始され、そのデータ演
算が終了すると、ライトイネーブル信号（以下ＷＴＸ信
号という）に基づいてＤＲＡＭ９にコラムアドレスが出
力される。このコラムアドレスは、ＤＲＡＭ９の新たな
格納番地のビット線を選択するアドレスである。これに
より、ライトサイクルの第２のサイクルのデータ演算
終了時点から第３のサイクルを使用して、汎用レジス
タ３からＤＲＡＭ９に演算結果データが転送される。

【００１０】また、擬似スタティックランダムアクセス
メモリ（以下ＰＳＲＡＭという）１０をターゲットにし
てリードモディファイライト命令を実行する場合、図７
に示すように、ＣＬＫ信号の前半３サイクル〜がリ
ードサイクル（Ｒ．ＣＹＣ）に割当てられ、その後半３
サイクル〜がライトサイクル（Ｗ．ＣＹＣ）に割当
てられる。

【００１１】リードサイクルの第１のサイクルでは、
チップイネーブル信号（以下単にＣＥＸ信号という）に
基づいてアドレスレジスタ２からＰＳＲＡＭ１０にアド
レスが出力される。このアドレスは記憶保持動作が必要
なＰＳＲＡＭではリードサイクル及びライトサイクルの
６サイクルを通して出力される。リードサイクルの第２
のサイクルでは、アウトプットイネーブル信号（以下
単にＯＥＸ信号という）が立ち下がる。これにより、そ
の第３のサイクルでは、ＯＥＸ信号＝「Ｌ」（ロー）
レベルに基づいてＰＳＲＡＭ１０からＤＲＡＭ制御部１
を介して、汎用レジスタ３にデータが読出される。

【００１２】次に、ライトサイクルの第１のサイクル
でＣＥＸ信号が「Ｌ」から「Ｈ」（ハイ）レベル及びＯ
ＥＸ信号が「Ｌ」から「Ｈ」レベルにそれぞれ遷移す
る。その後、その第２のサイクルでＣＥＸ信号が
「Ｌ」レベルに遷移すると、ＡＬＵ４によりデータ演算
が開始される。このデータ演算が終了すると、ＷＴＸ信
号＝「Ｌ」レベルに基づいて汎用レジスタ３からＤＲＡ
Ｍ制御部１を介してＰＳＲＡＭ１０に演算結果データ
（ライトデータ）が転送される。

【００１３】

【発明が解決しようとする課題】ところで、従来例のリ
ードモディファイライト動作によれば、同一の格納番地
から読出したデータに演算をし、再び、その格納番地に
演算結果データを書込む制御内容にも関わらず、ライト
サイクルの第１のサイクルでロウアドレスをＤＲＡＭ
９に出力している。

【００１４】これは、通常の６サイクルを基準としたデ
ータ読出し又は書込み動作を、リードモディファイライ
ト動作に適用した場合にも、ＤＲＡＭ９の新たな格納番
地を早めに確定することにより、「データ転送時間の短
縮化が図れる」と考えられたからである。すなわち、第
１のサイクルでＲＡＳ信号に基づいてロウアドレスが
ＤＲＡＭ９に出力され、演算結果データの新たな格納番
地のワード線を早めに確定することにより、ライトサイ
クルの第２のサイクルで、ＡＬＵ４の演算終了と同時
に、ＷＴＸ信号に基づいてＤＲＡＭ９にコラムアドレス
が出力され、その終了時点から第３のサイクルを使用
して、汎用レジスタ３からＤＲＡＭ９に演算結果データ
を転送することができる。

【００１５】しかし、同一の格納番地に再び、演算結果
データを書込むリードモディファイライト動作を鑑みれ
ば、ライトサイクルの第１のサイクルでロウアドレス
をＤＲＡＭ９に出力したり、その第２のサイクルでコ
ラムアドレスを再度指定することは、ＡＬＵ４の演算開
始を遅らせる原因となる。これにより、通常のデータ読
出し又は書込み動作をリードモディファイライト動作に
そのまま適用すると、たとえ、ＡＬＵ４の演算動作の開
始時刻を早めて、演算結果データを高速に求めても、ロ
ウアドレスの確定を待たないと、演算結果データをＤＲ
ＡＭ９に転送することができない。

【００１６】このことで、ＤＲＡＭ９やＰＳＲＡＭ１０
をターゲットとしたリードモディファイライト期間を、
ＣＬＫ信号の６サイクルを割当てて実行する方法では、
これ以上のデータ処理時間を短縮することができず、当
該プロセッサの性能向上の妨げとなるという問題があ
る。本発明は、かかる従来例の問題点に鑑み創作された
ものであり、アドレスやチップイネーブル信号の出力タ
イミングを工夫し、データ読み出し／書込み期間の短縮
化を図り、演算動作の開始を早めて、リードモディファ
イライト動作を高速化することが可能となるデータプロ
セッサ及びデータ処理法の提供を目的とする。

【００１７】

【課題を解決するための手段】図１は、本発明に係るデ
ータプロセッサ及びデータ処理方法の原理図を示してい
る。本発明のデータプロセッサは、図１に示すように、
基準信号ＣＬＫに基づいて情報記憶装置１３の格納番地
からデータを読み出し、かつ、加工されたデータを前記
情報記憶装置１３の同一の格納番地にデータを書込むメ
モリ制御手段１１と、前記情報記憶装置１３から読み出
されたデータを加工するデータ加工手段１２とを備える
ことを特徴とする。

【００１８】本発明のデータプロセッサにおいて、デー
タ加工手段１２は、前記データの書込み及び読み出しに
要するアドレスを記憶する第１のレジスタ12Ａと、前記
データを演算する演算部12Ｂと、前記データを記憶する
第２のレジスタ12Ｃと、基準信号ＣＬＫに基づいて前記
メモリ制御手段１１，第１のレジスタ12Ａ，演算部12Ｂ
及び第２のレジスタ12Ｃ入出力を制御するデータ制御部
12Ｄとを有することを特徴とする。

【００１９】本発明のデータプロセッサにおいて、前記
メモリ制御手段１１は、メモリ選択信号ＳＸに基づい
て、少なくとも、ダイナミックランダムアクセスメモリ
ＤＲＡＭ又は擬似スタティックランダムアクセスメモリ
ＰＳＲＡＭのいずれかを選択することを特徴とする。本
発明の第１のデータ処理方法は、情報記憶装置１３の格
納番地からデータを読み出し、前記情報記憶装置１３の
同じ格納番地に、加工されたデータを書込む一連の動作
について、基準信号ＣＬＫの単位周期によって規定する
データ読み出し／書込み期間Ｔを割当て、少なくとも、
前記データ読み出し／書込み期間Ｔの前半で、情報記憶
装置１３の格納番地のワード線を選択するロウアドレス
を出力し、前記ロウアドレスの出力に続く、データ読み
出し／書込み期間Ｔの後半で、情報記憶装置１３のビッ
ト線を選択するコラムアドレスを出力することを特徴と
する。

【００２０】本発明の第１のデータ処理方法において、
少なくとも、前記データ読み出し／書込み期間Ｔの第１
のサイクルで、情報記憶装置１３の格納番地のワード線
を選択するロウアドレスを出力し、前記データ読み出し
／書込み期間Ｔの第２のサイクルで、情報記憶装置１３
の格納番地のビット線を選択するコラムアドレスを出力
し、前記データ読み出し／書込み期間Ｔの第３のサイク
ルで、情報記憶装置１３の格納番地からデータを読み出
し、前記データ読み出し／書込み期間Ｔの第４のサイク
ルでデータを演算し、前記データの演算終了時点から前
記データ読み出し／書込み期間Ｔの第５のサイクルを使
用して、前記情報記憶装置１３の同じ格納番地に、演算
されたデータを書込むことを特徴とする。

【００２１】本発明の第２のデータ処理方法は、情報記
憶装置１３の格納番地からデータを読み出し、前記情報
記憶装置１３の同じ格納番地に、加工されたデータを書
込む一連の動作について、基準信号ＣＬＫの単位周期に
よって規定するデータ読み出し／書込み期間Ｔを割当
て、少なくとも、前記データ読み出し／書込み期間Ｔの
第１から第５のサイクルで、前記情報記憶装置１３の格
納番地を指定するアドレスを出力し、前記データ読み出
し／書込み期間Ｔの第３のサイクルで、情報記憶装置１
３の格納番地からデータを読み出し、前記データ読み出
し／書込み期間Ｔの第４のサイクルでデータを演算し、
前記データの演算終了時点から前記データ読み出し／書
込み期間Ｔの第５のサイクルを使用して、前記情報記憶
装置１３の同じ格納番地に、演算されたデータを書込む
ことを特徴とし、上記目的を達成する。

【００２２】

【作 用】本発明のデータプロセッサの動作を説明す
る。例えば、メモリ選択信号ＳＸに基づいてメモリ制御
手段１１により、情報記憶装置１３としてダイナミック
ランダムアクセスメモリ（以下ＤＲＡＭ13Ａという）が
選択され、当該制御手段１１がリードモディファイライ
トを実行する場合、基準信号ＣＬＫに基づいてＤＲＡＭ
13Ａからデータが読み出され、それがデータ加工手段１
２により加工され、その加工されたデータがＤＲＡＭ13
Ａに書込まれる。

【００２３】すなわち、基準信号ＣＬＫに基づいて発生
された各制御信号がデータ制御部12Ｄから第１のレジス
タ12Ａ，演算部12Ｂ，第２のレジスタ12Ｃ及びメモリ制
御手段１１の入出力バッファにそれぞれ出力されると、
データ読み出し／書込み期間Ｔの前半で、第１のレジス
タ12ＡからＤＲＡＭ13Ａにロウアドレスが出力され、こ
れに基づいてＤＲＡＭ13Ａの格納番地のワード線が選択
される。また、当該期間Ｔの後半では、レジスタ12Ａか
らＤＲＡＭ13Ａにコラムアドレスが出力され、これに基
づいてその格納番地のビット線が選択される。

【００２４】換言すると、期間Ｔの第１のサイクルで、
ロウアドレスが第１のレジスタ12ＡからＤＲＡＭ13Ａに
出力され、その第２のサイクルで、コラムアドレスが第
１のレジスタ12ＡからＤＲＡＭ13Ａにそれぞれ出力さ
れ、その第３のサイクルで、ＤＲＡＭ13Ａの格納番地か
ら第２のレジスタ12Ｃにメモリ制御手段１１を介してリ
ードデータが読み出される。

【００２５】期間Ｔの第４のサイクルでは、リードデー
タの読出しが確定すると、演算部12Ｂによりデータの演
算が開始され、その演算終了時点から期間Ｔの第５のサ
イクルを使用して、ＤＲＡＭ13Ａの同じ格納番地に、メ
モリ制御手段１１を介して演算結果データが書込まれる
（第１のデータ処理方法）。このため、期間Ｔの前半
で、ＤＲＡＭ13Ａにロウアドレスを出力し、それに継続
して、期間Ｔの後半で、コラムアドレスの出力を継続す
ることにより、従来例のようなライトサイクル時のロウ
アドレスの確定を待つことなく、リードデータの読み出
しが確定、又は、リードデータの下位データが第２のレ
ジスタ12Ｃに入力された時点から演算部12Ｂでは、演算
を開始することができる。

【００２６】これにより、基準信号ＣＬＫの５サイクル
を使用したリードモディファイライト動作を実行するこ
とが可能となる。このことで、演算結果データを早期に
ＤＲＡＭ13Ａに転送することができ、データ処理の高速
化を図ることが可能となる。また、従来例のライトサイ
クルのように、ライトアクセス時に改めて格納番地を指
定するロウアドレスやコラムアドレスの出力が不要とな
る。

【００２７】また、本発明のデータプロセッサでは、メ
モリ選択信号ＳＸに基づいて情報記憶装置１３として擬
似スタティクランダムアクセスメモリ（以下ＰＳＲＡＭ
13Ｂという）が選択され、メモリ制御手段１１がリード
モディファイライトを実行する場合、予め割当てられた
データ読み出し／書込み期間Ｔに、ＰＳＲＡＭ13Ｂから
データが読み出され、それがデータ加工手段１２により
加工され、その加工されたデータがＰＳＲＡＭ13Ｂに書
込まれる。

【００２８】すなわち、基準信号ＣＬＫに基づいて発生
された各制御信号がデータ制御部12Ｄから第１のレジス
タ12Ａ，演算部12Ｂ，第２のレジスタ12Ｃ及びメモリ制
御手段１１の入出力バッファにそれぞれ出力されると、
データ読み出し／書込み期間Ｔを通して、第１のレジス
タ12ＡからＰＳＲＡＭ13Ｂにアドレスが出力され、これ
に基づいてＰＳＲＡＭ13Ｂの格納番地のワード線及びビ
ット線が選択される。

【００２９】換言すれば、期間Ｔの第１から第５のサイ
クルで、ＰＳＲＡＭ13Ｂの格納番地を指定するアドレス
が出力され、その第３のサイクルで、ＰＳＲＡＭ13Ｂの
格納番地から第２のレジスタ12Ｃにメモリ制御手段１１
を介してリードデータが読み出される。その第４のサイ
クルでは、リードデータの読出しが確定すると、チップ
イネーブル信号に基づいて演算部12Ｂによりデータの演
算が開始され、その演算終了時点から期間Ｔの第５のサ
イクルを使用して、ＰＳＲＡＭ13Ｂの同じ格納番地に、
メモリ制御手段１１を介して演算結果データが書込まれ
る（第２のデータ処理方法）。

【００３０】このため、期間Ｔの第１から第５のサイク
ルで、ＰＳＲＡＭ13Ｂの格納番地を指定するアドレスの
出力を継続することにより、従来例のようにライトサイ
クルの第２のサイクルでチップイネーブル信号を活性化
することなく、リードデータの読み出しが確定、又は、
リードデータの下位データが第２のレジスタ12Ｃに入力
された時点からチップイネーブル信号を活性化すること
により、演算開始を早めることが可能となる。

【００３１】これにより、第１のデータ処理方法と同様
に演算結果データを早期にＰＳＲＡＭ13Ｂに転送するこ
とができ、データ処理の高速化を図ることが可能とな
る。

【００３２】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜４は、本発明の実施例に係るデ
ータプロセッサ及びデータ処理方法を説明する図であ
る。図２は、本発明の実施例に係るデータプロセッサの
構成図であり、図３は、ＤＲＡＭアクセス時のリードモ
ディファイライト動作の波形図であり、図４は、擬似Ｐ
ＳＲＡＭアクセス時のリードモディファイライト動作の
波形図をそれぞれ示している。

【００３３】例えば、ＤＲＡＭ２５及びＰＳＲＡＭ２６
等の情報記憶装置をターゲットにしてリードモディファ
イライト命令を実行するデータプロセッサは、図２に示
すように、ＤＲＡＭ制御部２１，データ演算システム２
２及びクロック発生部２３を備える。すなわち、ＤＲＡ
Ｍ制御部２１は図１のメモリ制御手段１１の一例であ
り、基準信号（以下単にＣＬＫ信号という）やメモリ制
御信号Ｓ10に基づいてＤＲＡＭ２５又はＰＳＲＡＭ２６
からデータ（ＤＡＴＡ）を読み出し、及び、該ＤＲＡＭ
２５又はＰＳＲＡＭ２に演算結果データを書込む制御を
するものである。ＤＲＡＭ制御部２１は外部データバス
２７，外部アドレスバス２８及び各種制御線を介してＤ
ＲＡＭ２５及びＰＳＲＡＭ２６に接続される。

【００３４】ＤＲＡＭ制御部２１は、リードモディファ
イライトサイクル（以下Ｒ．Ｍ．Ｗサイクルという）
に、ＤＲＡＭ２５に対してアドレスＡＤＲ，リードスト
ローブ信号（以下単にＲＤＸ信号という），ライトイネ
ーブル信号（以下単にＷＲＸ信号という），ロウアドレ
ス出力信号（以下単にＲＡＳ信号という）及びコラムア
ドレス出力信号（以下単にＣＡＳ信号という）を出力す
る。

【００３５】ここで、Ｒ．Ｍ．Ｗサイクルは、図１に示
したデータ読出／書込み期間Ｔの一例であり、ＣＬＫ信
号の５サイクルを１単位とした期間である。Ｒ．Ｍ．Ｗ
サイクルはＣＬＫ信号の５サイクル以下にすると、より
一層データ処理の高速化が図られる。また、ＤＲＡＭ制
御部２１は、Ｒ．Ｍ．Ｗサイクルに、ＰＳＲＡＭ２６に
対してアドレスＡＤＲ，チップイネーブル信号（以下単
にＣＥＸ信号という）及びアウトプットイネーブル信号
（以下単にＯＥＸ信号という）をそれぞれ出力する。こ
れにより、ＤＲＡＭ制御部２１は、ＰＳＲＡＭ２６から
データを読み出し、加工されたデータをＰＳＲＡＭ２６
に書込む。なお、ＤＲＡＭ制御部２１は、外部から供給
されるメモリ選択信号ＳＸに基づいて、ＤＲＡＭ２５又
はＰＳＲＡＭ２６のいずれかを選択する。

【００３６】データ演算システム２２はデータ加工手段
１２の一例であり、ＤＲＡＭ２５又はＰＳＲＡＭ２６の
いずれかから読み出されたデータを加工するものであ
る。当該演算システム２２はアドレスレジスタ22Ａ，算
術論理演算ユニット（以下ＡＬＵという）22Ｂ，汎用レ
ジスタ22Ｃ，命令実行制御部22Ｄ，入力バッファＢ１，
Ｂ２，Ｂ４，Ｂ５，Ｂ７及び出力バッファＢ３，Ｂ６，
Ｂ８を有する。

【００３７】アドレスレジスタ22Ａは第１のレジスタ12
Ａの一例であり、データの書込み及び読み出しに要する
アドレスを記憶する。アドレスレジスタ22Ａは入力バッ
ファＢ２及び出力バッファＢ２を介して内部バス２４に
接続される。内部バス２４は入力バッファＢ１を介して
ＤＲＡＭ制御部２１に接続される。バッファＢ１はゲー
ト信号Ｓ１に基づいてデータやアドレスの入出力をす
る。バッファＢ２はゲート信号Ｓ２に基づいてアドレス
を入力し、バッファＢ３はゲート信号Ｓ３に基づいてア
ドレスを出力する。

【００３８】ＡＬＵ22Ｂは演算部12Ｂの一例であり、Ｄ
ＲＡＭ２５又はＰＳＲＡＭ２６から読出されたデータに
演算をする。例えば、ＡＬＵ22Ｂは、ＤＲＡＭ２５から
読み出された被数と加数とをリードデータとし、演算モ
ード信号Ｓ９に基づいて両数を加算し、その演算結果デ
ータを出力する。ＡＬＵ22Ｂは入力バッファＢ４，Ｂ５
及び出力バッファＢ６を介して内部バス２４に接続され
る。バッファＢ４，Ｂ５はゲート信号Ｓ４，Ｓ５に基づ
いて内部バス２４からデータを取り込む。バッファＢ６
はゲート信号Ｓ６に基づいて演算結果データを内部バス
２４に出力する。

【００３９】汎用レジスタ22Ｃは第２のレジスタ12Ｃの
一例であり、リードデータや演算結果データを記憶す
る。汎用レジスタ22Ｃは入力バッファＢ７及び出力バッ
ファＢ８を介して内部バス２４に接続される。バッファ
Ｂ７は、ゲート信号Ｓ７に基づいてリードデータを入力
し、バッファＢ８は、ゲート信号Ｓ８に基づいてリード
データを出力する。

【００４０】命令実行制御部22Ｄはデータ制御部12Ｄの
一例であり、ＣＬＫ信号に基づいてＤＲＡＭ制御部２
１，アドレスレジスタ22Ａ，ＡＬＵ22Ｂ及び汎用レジス
タ22Ｃの入出力を制御する。例えば、データ制御部22Ｄ
は、リードモディファイライト動作を実行するシーケン
ス及びＣＬＫ信号に基づいて各種ゲート信号Ｓ１〜Ｓ
８，演算モード信号Ｓ９及びメモリ制御信号Ｓ10を発生
する。リードモディファイライト動作を実行するシーケ
ンスは当該制御部22Ｄ内のＥＰＲＯＭやＰＬＡに書き込
まれる。

【００４１】クロック発生部２３は、所定周波数のＣＬ
Ｋ信号を発生し、それをＤＲＡＭ制御２１及びデータ制
御部22Ｄに供給する。なお、クロック発生部２３に分周
回路を設け、高速クロック信号を分周しても良い。次
に、図３を参照しながら、当該プロセッサのＤＲＡＭア
クセス時のリードモディファイライト動作を説明する。
例えば、メモリ選択信号ＳＸによりＤＲＡＭ２５が選択
され、ＣＬＫ信号に基づいて発生された各ゲート信号Ｓ
１〜Ｓ８がデータ制御部22Ｄから各バッファＢ１〜Ｂ８
にそれぞれ出力される。また、演算モード信号Ｓ９がＡ
ＬＵ22Ｂに出力され、ＤＲＡＭ制御部２１にメモリ制御
信号Ｓ10がそれぞれ出力されると、Ｒ．Ｍ．Ｗサイクル
の前半で、アドレスレジスタ22ＡからＤＲＡＭ２５にロ
ウアドレスが出力され、これに基づいてＤＲＡＭ２５の
格納番地のワード線が選択される。また、Ｒ．Ｍ．Ｗサ
イクルの後半では、レジスタ12ＡからＤＲＡＭ２５にコ
ラムアドレスが出力され、これに基づいてその格納番地
のビット線が選択される。

【００４２】すなわち、図３に示すように、Ｒ．Ｍ．Ｗ
サイクルの第１のサイクルで、ロウアドレスがアドレ
スレジスタ22ＡからＤＲＡＭ２５に出力される。この際
に、命令実行制御部22Ｄから入力バッファＢ２にゲート
信号Ｓ２が出力され、内部バス２４上のアドレスＡＤＲ
がアドレスレジスタ22Ａに書込まれる。アドレスＡＤＲ
は他のレジスタから内部バス２４に出力される。ＤＲＡ
Ｍ制御部２１ではメモリ制御信号Ｓ10に基づいてアドレ
スＡＤＲがアドレス出力端子に出力される。具体的に
は、ＤＲＡＭ制御部２１はアドレスＡＤＲの上位データ
（ロウアドレス）をアドレス出力端子から出力し、半サ
イクル後にＲＡＳ出力端子の出力をアクティブにする。

【００４３】Ｒ．Ｍ．Ｗサイクルの第２のサイクルで
は、コラムアドレスがアドレスレジスタ22ＡからＤＲＡ
Ｍ２５に出力される。この際に、命令実行制御部22Ｄか
らＤＲＡＭ制御部２１にメモリ制御信号10が出力され、
ＲＤＸ信号がアクティブにされる。これにより、ＤＲＡ
Ｍ制御部２１では、アドレスＡＤＲの下位データ（コラ
ムアドレス）をアドレス出力端子より出力する。半サイ
クル後に、ＣＡＳ出力端子やＲＤＸ出力端子をアクティ
ブにする。

【００４４】なお、必要に応じて、命令実行制御部22Ｄ
から入力バッファＢ８にゲート信号Ｓ８が出力され、汎
用レジスタ22Ｃから内部バス２４に被数となる演算値等
が出力される。また、当該制御部22Ｄから入力バッファ
Ｂ５に、ゲート信号Ｓ５が出力され、ＡＬＵ22ＢのＡＤ
レジスタに演算値が書き込まれる。Ｒ．Ｍ．Ｗサイクル
の第３のサイクルでは、ＤＲＡＭ２５の格納番地から
汎用レジスタ22ＣにＤＲＡＭ制御部２１を介してリード
データが読み出される。この際に、命令実行制御部22Ｄ
からＤＲＡＭ制御部２１にメモリ制御信号Ｓ10が出力さ
れ、ＤＲＡＭ２５から外部データバス２７，外部データ
バス端子及びＤＲＡＭ制御部２１を介して内部バス２４
にリードデータが取り込まれる。

【００４５】ここで、命令実行制御部22Ｄから入力バッ
ファＢ４に、ゲート信号Ｓ４が出力され、ＡＬＵ22Ｂの
ＡＳレジスタに演算値が書き込まれる。また、内部バス
２４に取り込まれたリードデータは入力バッファＢ７に
ゲート信号Ｓ７を出力することにより、汎用レジスタ22
Ｃにラッチされる。これにより、次のサイクルにはＡＬ
Ｕ22Ｂから演算結果が得られる。

【００４６】すなわち、Ｒ．Ｍ．Ｗサイクルの第４のサ
イクルでは、リードデータの読出しが確定すると、Ａ
ＬＵ22Ｂによりデータの演算が開始される。このとき、
ＡＬＵ22Ｂでは、ＡＬＵモード信号Ｓ９に基づいて、命
令に応じた演算が開始される。また、命令実行制御部22
ＤからＤＲＡＭ制御部２１にメモリ制御信号Ｓ10が出力
され、ＲＤＸ出力端子がインアクティブにされ、半サイ
クル後にＷＲＸ出力端子がアクティブされる。また、当
該制御部22Ｄから出力バッファＢ６にゲート信号Ｓ６が
出力され、ＡＬＵ22Ｂの演算結果データが内部バス２４
に出力される。

【００４７】次に、データの演算が終了時点からＲ．
Ｍ．Ｗサイクルの第５のサイクルを使用して、ＤＲＡ
Ｍ２５の同じ格納番地に、ＤＲＡＭ制御部２１を介して
演算結果データが書込まれる（第１のデータ処理方
法）。この際に、ＤＲＡＭ制御部２１ではメモリ制御信
号Ｓ10に基づいて、ＲＡＳ出力端子、ＣＡＳ出力端子、
及び、ＷＲＸ出力端子がインアクティブにされ、ラッチ
されたデータがそのまま、外部バス端子に出力される。

【００４８】また、メモリ制御信号Ｓ10に基づいてＤＲ
ＡＭ制御部２１の外部データバス端子に、前ステートか
らの演算結果データが出力され、その半サイクル後には
ＲＡＳ出力端子、ＣＡＳ出力端子及びＷＲＸ出力端子が
インアクティブにされる。これにより、内部バス２４上
の演算結果データが外部データバスに転送される。この
ように、ＣＬＫ信号の５周期のＲ．Ｍ．Ｗサイクルにお
いて、ＤＲＡＭ制御部２１により、ＤＲＡＭ２５をター
ゲットとしたリードモディファイライト動作が実行され
る。

【００４９】次に、図４を参照しながら、当該プロセッ
サのＰＳＲＡＭアクセス時のリードモディファイライト
動作を説明する。例えば、ＣＬＫ信号に基づいて発生さ
れた各ゲート信号Ｓ１〜Ｓ８がデータ制御部22Ｄから各
バッファＢ１〜Ｂ８にそれぞれ出力され、演算モード信
号Ｓ９がＡＬＵ22Ｂに出力され、ＤＲＡＭ制御部２１に
メモリ制御信号Ｓ10がそれぞれ出力されると、Ｒ．Ｍ．
Ｗサイクルを通して、アドレスレジスタ22ＡからＰＳＲ
ＡＭ２６に図４に示すようなアドレスＡＤＲが出力さ
れ、これに基づいてＰＳＲＡＭ２６の格納番地のワード
線及びビット線が選択される。

【００５０】すなわち、Ｒ．Ｍ．Ｗサイクルの第１のサ
イクルから第５のサイクルで、ＰＳＲＡＭ２６の格
納番地を指定するアドレスが出力される。この際に、第
１のサイクルでは、ＤＲＡＭ制御部２１からＰＳＲＡ
Ｍ２６にノンマルチプレックスのアドレスＡＤＲが出力
される。例えば、外部アドレスバス２８に全ビットのア
ドレスが出力される。また、ＲＡＳ信号の代わりにＣＥ
Ｘ信号がアクティブにされる。第２のサイクルでは、
ＣＡＳ信号が、ノンアクティブのまま、ＲＤＸ信号と同
じタイミングによりＯＥＸ信号がアクティブにされる。

【００５１】Ｒ．Ｍ．Ｗサイクルの第３のサイクルで
は、ＰＳＲＡＭ２６の格納番地から汎用レジスタ22Ｃに
ＤＲＡＭ制御部２１を介してリードデータが読み出され
る。具体的には、ＤＲＡＭ２５の場合と同様に、ＰＳＲ
ＡＭ２６から内部バス２４にリードデータが読込まれ
る。Ｒ．Ｍ．Ｗサイクルの第４のサイクルでは、リー
ドデータの読出しが確定すると、ＣＥＸ信号に基づいて
ＡＬＵ22Ｂによりデータの演算が開始される。この際
に、ＲＤＸ信号とＯＥＸ信号とをインアクティブにし、
同時に、ＲＷＸ信号をアクティブにすることにより、内
部バス２４の演算結果データが外部データバス端子に出
力される。

【００５２】次に、データ演算の終了時点からＲ．Ｍ．
Ｗサイクルの第５のサイクルを使用して、ＰＳＲＡＭ
２６の同じ格納番地に、ＤＲＡＭ制御部２１を介して演
算結果データが書込まれる（第２のデータ処理方法）。
この際に、ＷＲＸ信号、ＣＥＸ信号がインアクティブに
される。これにより、ＣＬＫ信号の５周期のＲ．Ｍ．Ｗ
サイクルにおいて、ＤＲＡＭ２５と同様な制御信号Ｓ１
〜Ｓ10に基づき、ＰＳＲＡＭ２６をターゲットとしたリ
ードモディファイライト動作が実行される。

【００５３】このようにして、本発明の実施例に係るデ
ータプロセッサによれば、図２に示すように、ＣＬＫ信
号の５周期により規定したＲ．Ｍ．Ｗサイクルに、ＤＲ
ＡＭ２５からデータを読み出し、演算結果データをＤＲ
ＡＭ２５に書込むＤＲＡＭ制御部２１と、ＤＲＡＭ２５
から読み出されたデータを演算するデータ演算システム
２２とを備える。

【００５４】このため、Ｒ．Ｍ．Ｗサイクルの前半で、
ＤＲＡＭ２５にロウアドレスを出力し、それに継続する
Ｒ．Ｍ．Ｗサイクルの後半で、コラムアドレスの出力を
継続することにより、従来例のようなライトサイクル時
のロウアドレスの確定を待つことなく、リードデータの
読み出しが確定、又は、リードデータの下位データがＡ
Ｓレジスタに入力された時点からＡＬＵ22Ｂでは、演算
を開始することができる。

【００５５】このことで、従来例のように、リードサイ
クルとライトサイクルの２回に分割して実行していたリ
ードモディファイライトアクセスを１度のリードモディ
ファイライトアクセスとして高速に実行することができ
る。これにより、ＣＬＫ信号の５サイクルを使用したリ
ードモディファイライト動作では、演算結果データを早
期にＤＲＡＭ２５に転送することができ、データ処理の
高速化を図ることが可能となる。また、従来例のライト
サイクルのように、改めて演算結果データの格納番地を
指定するロウアドレスやコラムアドレスの出力が不要と
なる。

【００５６】また、本発明の実施例に係るデータプロセ
ッサでは、Ｒ．Ｍ．Ｗサイクルの第１から第５のサイク
ルで、ＰＳＲＡＭ２６の格納番地を指定するアドレスの
出力を継続することにより、従来例のようにライトサイ
クルの第２のサイクルでチップイネーブル信号を活性化
することなく、リードデータの読み出しが確定、又は、
リードデータの下位データが汎用レジスタ22Ｃに入力さ
れた時点からチップイネーブル信号を活性化してＡＬＵ
22Ｂにより演算を開始することができる。

【００５７】このため、演算結果データを早期にＰＳＲ
ＡＭ２６に転送することができ、ＤＲＡＭ２５の場合と
同様に、ＰＳＲＡＭ２６をターゲットとしたリードモデ
ィファイライト命令を高速に実行することが可能とな
る。これにより、データプロセッサの性能向上及びデー
タ処理の高速化に寄与するところが大きい。

【００５８】

【発明の効果】以上説明したように、本発明のデータプ
ロセッサによれば、予め割当てられたデータ読み出し／
書込み期間に、情報記憶装置からデータを読み出し、加
工されたデータを当該記憶装置に書込むメモリ制御手段
と、情報記憶装置から読み出されたデータを加工するデ
ータ加工手段とを備える。

【００５９】このため、当該期間の前半で、情報記憶装
置にロウアドレスを出力し、その後半で、コラムアドレ
スの出力を継続することにより、従来例のようなライト
サイクル時のロウアドレスの確定を待つことなく、リー
ドデータの読み出しが確定、又は、リードデータの下位
データがレジスタに入力された時点等から演算を開始す
ることができる。このことで、ライトアクセス時に従来
例のように改めてロウアドレスやコラムアドレスを出力
する必要がない。

【００６０】また、本発明のデータプロセッサでは、予
め割当てられたデータ読み出し／書込み期間の第１から
第５のサイクルで、情報記憶装置の格納番地を指定する
アドレスが出力される。このため、従来例のようにライ
トサイクルの第２のサイクルでチップイネーブル信号を
活性化することなく、リードデータの読み出しが確定、
又は、リードデータの下位データがレジスタに入力され
た時点等からチップイネーブル信号を活性化することに
より、演算開始時刻を早めることができる。

【００６１】これにより、リードモディファイライト命
令を高速に実行するデータプロセッサの提供、及び、そ
の性能向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係るデータプロセッサ及びデータ処理
方法の原理図である。

【図２】本発明の実施例に係るデータプロセッサの構成
図である。

【図３】本発明の実施例に係るＤＲＡＭアクセス時のリ
ードモディファイライト動作の波形図である。

【図４】本発明の実施例に係るＰＳＲＡＭアクセス時の
リードモディファイライト動作の波形図である。

【図５】従来例に係るデータプロセッサの構成図であ
る。

【図６】従来例に係るデータプロセッサの動作説明図
（その１）である。

【図７】従来例に係るデータプロセッサの動作説明図
（その２）である。

【符号の説明】

１１…メモリ制御手段、 １２…データ加工手段、 12Ａ…第１のレジスタ、 12Ｂ…演算部、 12Ｃ…第２のレジスタ、 12Ｄ…データ制御部、 ＳＸ…メモリ選択信号、 ＣＬＫ…基準信号、 ＡＤＲ…アドレス、 ＤＡＴＡ…データ、 Ｔ…データ読み出し／書込み期間。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基準信号（ＣＬＫ）に基づいて情報記憶
   装置（１３）の格納番地からデータを読み出し、かつ、
   加工されたデータを該情報記憶装置（１３）の同一の格
   納番地にデータを書込むメモリ制御手段（１１）と、前
   記情報記憶装置（１３）から読み出されたデータを加工
   するデータ加工手段（１２）とを備えることを特徴とす
   るデータプロセッサ。
2. 【請求項２】 データ加工手段（１２）は、前記データ
   の書込み及び読み出しに要するアドレスを記憶する第１
   のレジスタ（12Ａ）と、前記データを演算する演算部
   （12Ｂ）と、前記データを記憶する第２のレジスタ（12
   Ｃ）と、基準信号（ＣＬＫ）に基づいて前記メモリ制御
   手段（１１），第１のレジスタ（12Ａ），演算部（12
   Ｂ）及び第２のレジスタ（12Ｃ）入出力を制御するデー
   タ制御部（12Ｄ）とを有することを特徴とする請求項１
   記載のデータプロセッサ。
3. 【請求項３】 前記メモリ制御手段（１１）は、メモリ
   選択信号（ＳＸ）に基づいて、少なくとも、ダイナミッ
   クランダムアクセスメモリ（ＤＲＡＭ）又は擬似スタテ
   ィックランダムアクセスメモリ（ＰＳＲＡＭ）のいずれ
   かを選択することを特徴とする請求項１記載のデータプ
   ロセッサ。
4. 【請求項４】 情報記憶装置（１３）の格納番地からデ
   ータを読み出し、前記情報記憶装置（１３）の同じ格納
   番地に、加工されたデータを書込む一連の動作につい
   て、 基準信号（ＣＬＫ）の単位周期によって規定するデータ
   読み出し／書込み期間（Ｔ）を割当て、少なくとも、前
   記データ読み出し／書込み期間（Ｔ）の前半で、情報記
   憶装置（１３）の格納番地のワード線を選択するロウア
   ドレスを出力し、前記ロウアドレスの出力に続く、デー
   タ読み出し／書込み期間（Ｔ）の後半で、情報記憶装置
   （１３）のビット線を選択するコラムアドレスを出力す
   ることを特徴とするデータ処理方法。
5. 【請求項５】 少なくとも、前記データ読み出し／書込
   み期間（Ｔ）の第１のサイクルで、情報記憶装置（１
   ３）の格納番地のワード線を選択するロウアドレスを出
   力し、 前記データ読み出し／書込み期間（Ｔ）の第２のサイク
   ルで、情報記憶装置（１３）の格納番地のビット線を選
   択するコラムアドレスを出力し、 前記データ読み出し／書込み期間（Ｔ）の第３のサイク
   ルで、情報記憶装置（１３）の格納番地からデータを読
   み出し、 前記データ読み出し／書込み期間（Ｔ）の第４のサイク
   ルでデータを演算し、 前記データの演算終了時点から前記データ読み出し／書
   込み期間（Ｔ）の第５のサイクルを使用して、前記情報
   記憶装置（１３）の同じ格納番地に、演算されたデータ
   を書込むことを特徴とする請求項４記載のデータ処理方
   法。
6. 【請求項６】 情報記憶装置（１３）の格納番地からデ
   ータを読み出し、前記情報記憶装置（１３）の同じ格納
   番地に、加工されたデータを書込む一連の動作につい
   て、 基準信号（ＣＬＫ）の単位周期によって規定するデータ
   読み出し／書込み期間（Ｔ）を割当て、少なくとも、前
   記データ読み出し／書込み期間（Ｔ）の第１から第５の
   サイクルで、前記情報記憶装置（１３）の格納番地を指
   定するアドレスを出力し、 前記データ読み出し／書込み期間（Ｔ）の第３のサイク
   ルで、情報記憶装置（１３）の格納番地からデータを読
   み出し、 前記データ読み出し／書込み期間（Ｔ）の第４のサイク
   ルでデータを演算し、 前記データの演算終了時点から前記データ読み出し／書
   込み期間（Ｔ）の第５のサイクルを使用して、前記情報
   記憶装置（１３）の同じ格納番地に、演算されたデータ
   を書込むことを特徴とするデータ処理方法。