JPH0750715Y2 - 波形記憶装置 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は，波形記憶装置に関するものである。

〔考案の概要〕

入力信号に同期した一定周波数のサンプリングクロック
を発生させ,1トリガで複数のサンプルを行い，入力信号
に対して順次遅延したサンプリングクロックを発生させ
て行う等価サンプリングにおいて，サンプルホールド回
路等のアナログ系回路は，静止した状態から急にサンプ
リングを行う為、初期のサンプル値は過渡状態にあり，
使用できない。

この為に入力信号の遅延量を増やして，数クロック後か
らのサンプル値を利用するか，サンプルホールド回路を
用いずに過渡状態に無関係なフラッシュタイプのAD変換
器でサンプルを行なわなければならなかった。

〔従来の技術〕

従来の一例は，入力信号に同期したサンプルクロックを
フラッシュ型のAD変換器の変換信号として用いて，直接
AD変換を行っていた。

この場合は,AD変換器の性能で入力信号帯域が制限され
るので，広帯域の信号観測には向かない。

もう一例としては,AD変換器の前にサンプルホールド回
路を用いて，入力帯域を向上させる方式があった（第５
図にその制御タイムチャートを示す）が，サンプルクロ
ックが長い静止状態（前回のサンプル値を表示回路に並
べ換えて転送する等の処理がある。）の後急に発生する
為，最初の数サンプルはアナログ的に過渡状態にあり，
この間のサンプル値は使用できないので，入力信号のト
リガ位置からかなり後の観測しかできなかった。この例
を第４図に示す。同図は従来技術でのサンプルデータ例
を示すものである。又，トリガ付近の観測を行う為には
長い遅延量のディレーラインをサンプルホールド回路の
前に置かねばならず，高周波特性の良い高価で長いディ
レーラインを使用しなければならなかった。

〔考案が解決しようとする課題〕

前述の従来技術には，サンプルホールド回路を用いた場
合，入力信号によって発生するクロックで長い静止状態
から急に動きだすときの過渡状態のサンプル値は使用で
きない欠点がある。

本考案は，この欠点を解決することを目的とする。

〔課題を解決するための手段〕

本考案は，上記の目的を達成する為，長い静止状態の後
にサンプルを開始する前に擬似的にサンプルクロックを
発生させサンプルホルダ回路等のアナログ回路系を過渡
状態から定常状態にするための次のサンプルの準備をす
るようにしたものである。

又は，入力信号のトリガが来て所定のサンプルが終了
し，メモリへの書込みを停止させても，サンプルホルダ
回路へのクロックは，停止させず次のサンプルの準備が
整うまで，継続させて発生させておくようにしたもので
ある。

〔作用〕

その結果，従来サンプル前に前回のデータ転送等の処理
で長い間静止していたサンプルホールド回路等のアナロ
グ系が静止する時間がほとんどなくなり常に定常状態に
準備されるので，最初のサンプルから得られたデータが
有効となるので前述の問題点が解決できる。

〔実施例〕

以下この考案の一実施例を第１図に示す。第３図がサン
プリング時のタイムチャート，第４図が従来技術でのサ
ンプルデータ例，第５図が従来の制御タイムチャート，
第２図が本考案の制御シーケンスである。

まず，第１図と第３図を用いて，以下に本考案の実施例
を詳細に説明するる。増幅器１で通った入力信号Ａは，
ディレーライン９を通してサンプルホールド回路12と増
幅器13を経てAD変換器10へ入力される。又，増幅器１の
出力はトリガ発生回路２へも入力されトリガレベルＢと
比較されトリガパルスＣを発生する。コンパレータ４は
DA変換器５の出力Ｅと鋸歯状波電圧Ｄを比較し，鋸歯状
波電圧ＤがDA変換出力Ｅの電圧を越えた瞬間に出力Ｆが
ロジックレベルの“L"レベルから“H"レベルになる。そ
の出力がOR回路20を経て,NAND回路７は出力Ｇが“L"レ
ベルになるが，ディレーライン８を通してNAND回路７の
もう一方の入力端子に入力されるので一定の周波数でク
ロックパルスＧを出力することになる。このクロックパ
ルスＧのタイミングでサンプルホールド回路12は，ディ
レーライン９で遅延した信号をサンプリングする。サン
プリングされた信号は次段のAD変換器10でディジタル値
となる。この様子を第３図Ｈの黒丸に示す。ある数のク
ロックパルスが出力されると鋸歯状波発生回路３はリセ
ットされ，（リセット回路は図示していない）クロック
パルスが止まり，遅延量制御用ディジタル値出力回路６
から次の遅延量を示すディジタル値が出力され,DA変換
器５の出力Ｅは増加する。増加分は出力ＤがクロックＧ
の周期のＮ等分の時間遅延する様にする。マイルオプロ
セッサ14は，バッファメモリ11のデータを表示用メモリ
15に転送する。その後，次のトリガパルスＣにより同様
の動作を繰り返し，第３図Ｈの白丸に示すサンプリング
を行う。この動作の従来例をマクロに示したのが第５図
である。クロックパルス制御回路19から出力されるトリ
ガイネーブル信号Ｌが“H"になるとトリガＣによりサン
プルクロックＧが出力され，サンプルが終了するとトリ
ガイネーブル信号Ｌが“L"になりトリガ受け付けを禁止
するその後バッファメモリ11のデータが表示用メモリ15
に転送されているのをＪに示す。転送後にまたサンプリ
ングを行うので，前回のサンプリングから次のサンプリ
ングの間にクロックパルスＧは長く静止していることに
なる。第５図の方式で得られたデータ例を第４図に示
す。第３番目のクロックパルスまでで得られたデータ
は，過渡状態にあり，第４回目のクロックパルス以降は
定常状態に落ち着いている。これはサンプルホールド回
路の特性にもよるが，クロックパルス数発分の過渡状態
を持つことになる。

第２図に本考案では制御シーケンスを示す。第５図との
違いはサンプルスタート前にあらかじめクロックパルス
を発生させている点である。第２図中Ｋが“H"の間クロ
ックパルスがトリガＣに無関係に出力される。第１図で
は，クロックパルス制御回路19のＫ出力が“H"になり,O
R回路20を経て,NAND回路７からクロックパルスが出力さ
れる。サンプリングの直前にクロックパルスを出してい
るのでサンプルホールド回路が定常状態に落ちついてい
ることになる。この方式によりサンプリングでは第１番
目のクロックパルスで得られたデータから有効になる。

本実施例では，サンプルホルダクロック,ADクロック，
メモリクロックを同時に動かしたり止めたりする例とし
て書いたが，サンプルホルダクロックのみ別制御にし，
メモリ書込み動作を停止させて，サンプルホルダクロッ
クは継続させて停止させない方法の実施例も容易に考え
られる。

〔考案の効果〕

本考案により，従来過渡状態にあり，捨てていたデータ
も定常状態になり有効に使えるようになる。これによ
り，入力信号の遅延量を減らすことができる。

【図面の簡単な説明】

第１図は本考案の一実施例のブロック図，第２図は本考
案の制御タイムチャート，第３図はサンプリング時のタ
イムチャート，第４図は従来技術でのサンプルデータ例
の波形図，第５図は従来の制御タイムチャートである。 1:増幅器,2:トリガ発生回路,3:鋸歯状波発生回路,4:コ
ンパレータ,5:DA変換回路,6:遅延量制御用ディジタル値
出力回路,7:NAND回路,8:ディレーライン,9:ディレーラ
イン,10:AD変換器,11:バッファメモリ,12:サンプルホー
ルド回路,13:増幅器,14:マイクロプロセッサ,15:表示用
メモリ,16:DA変換器,17:増幅器,18:CRT,19:クロックパ
ルス制御回路,20:OR回路,A:入力信号,B:トリガレベル,
C:トリガパルス,D:鋸歯状波電圧,E:DA変換出力電圧,F:
コンパレータ出力,G:NAND回路７出力（クロックパル
ス）,H:サンプルホールド12の入力部（入力信号Ａの遅
延した信号）,J:マイクロプロセッサ14のデータパス,K:
クロックパルス制御回路19の出力（Ｆ信号とは別にクロ
ックパルスＧを出力させる）,L:トリガイネーブル信号,
M:OR回路20出力。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】入力信号に第１の所定遅延時間を与えサン
   プルホールド回路に供給するディレーラインと、 前記入力信号に同期したトリガパルスを発生するトリガ
   信号発生回路と、 該トリガ信号発生回路からのトリガ信号から第２の所定
   遅延時間後に、このトリガ信号と同期し一定周波数のク
   ロックパルスを発生し、前記サンプルホールド回路に供
   給すると共に、次段のA/D変換器に供給する回路と、 前記A/D変換器の出力を記憶するメモリと、 前記A/D変換器の出力を前記メモリが記憶した後前記第
   ２の所定遅延時間を制御する回路と、 前記A/D変換器の出力を前記メモリが記憶した後前記ク
   ロックパルスとは独立したクロックパルスを発生し、前
   記サンプルホールド回路に供給すると共に、前記A/D変
   換器に供給する回路とを有し、 前記入力信号のサンプルが終了し、前記メモリへの書き
   込みを停止させても、サンプルホルダ回路への前記独立
   したクロックパルスを次のサンプルの準備が整うまでの
   間、次のサンプル開始前に発生させておくことを特徴と
   する波形記憶装置。