JPH0775294B2 - 高周波トランジスタの整合回路 - Google Patents
高周波トランジスタの整合回路Info
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- JPH0775294B2 JPH0775294B2 JP1203292A JP20329289A JPH0775294B2 JP H0775294 B2 JPH0775294 B2 JP H0775294B2 JP 1203292 A JP1203292 A JP 1203292A JP 20329289 A JP20329289 A JP 20329289A JP H0775294 B2 JPH0775294 B2 JP H0775294B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は高周波高出力増幅器に用いるトランジスタの入
出力の整合回路に係わるもので、特にインピーダンスの
整合をとるとともに、トランジスタの空間的大きさから
生ずる位相差による増幅効率の低下をなくすことのでき
る高周波高トランジスタの整合回路に関するものであ
る。
出力の整合回路に係わるもので、特にインピーダンスの
整合をとるとともに、トランジスタの空間的大きさから
生ずる位相差による増幅効率の低下をなくすことのでき
る高周波高トランジスタの整合回路に関するものであ
る。
従来の技術 高周波用トランジスタの入出力インピーダンスは、一般
に主線路マイクロストリップラインの特性インピーダン
ス（50オーム）に一致しない。電気信号を効率良く増幅
するためには、トランジスタの入出力インピーダンス
と、入出力それぞれの主線路マイクロストリップライン
のインピーダンスができるだけ一致して、その点におけ
る反射ができるだけ少なくなるほど好ましい。とくに高
周波高出力用トランジスタの入出力インピーダンスは、
50オームよりもはるかに低いので、通常、入出力主線路
マイクロストリップラインに並列にインピーダンスの低
い素子を挿入して、インピーダンスの整合をとるように
している。先端開放マイクロストリップライン（オープ
ンスタブ）のインピーダンス、Zosは、 Zos＝ｊ・cot βＬ （１） 但し、β＝２π／λ、λは整合をとろうとしている周波
数におけるマイクロストリップライン上での波長 Ｌはマイクロストリップラインの長さ、で与えられる。
に主線路マイクロストリップラインの特性インピーダン
ス（50オーム）に一致しない。電気信号を効率良く増幅
するためには、トランジスタの入出力インピーダンス
と、入出力それぞれの主線路マイクロストリップライン
のインピーダンスができるだけ一致して、その点におけ
る反射ができるだけ少なくなるほど好ましい。とくに高
周波高出力用トランジスタの入出力インピーダンスは、
50オームよりもはるかに低いので、通常、入出力主線路
マイクロストリップラインに並列にインピーダンスの低
い素子を挿入して、インピーダンスの整合をとるように
している。先端開放マイクロストリップライン（オープ
ンスタブ）のインピーダンス、Zosは、 Zos＝ｊ・cot βＬ （１） 但し、β＝２π／λ、λは整合をとろうとしている周波
数におけるマイクロストリップライン上での波長 Ｌはマイクロストリップラインの長さ、で与えられる。
したがって、ZosはβＬがπ/2、すなわち、Ｌがλ/4に
近づくにつれ小さくなり、適当な値を選ぶことにより、
トランジスタとの整合をとることができる。
近づくにつれ小さくなり、適当な値を選ぶことにより、
トランジスタとの整合をとることができる。
この方法による従来の高周波増幅器の代表的構成を第３
図に示す。
図に示す。
第３図において、101は電界効果トランジスタ（FET）、
102は入力整合回路基板、103は出力整合回路基板、104
は入力端子に接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられた、次第に電極の幅
が広くなる、いわゆるテーパー型部である。112は前記
トランジスタと前記テーパー型部を接続するワイヤー、
301は入出力整合調整用の島状電極（パッド）、302は前
記テーパー型部と調整用パッドを接続するためのワイヤ
ーである。この構造において、入力整合回路および出力
整合回路の調整は、調整用パッドをワイヤーで接続する
ことによって行っている。
102は入力整合回路基板、103は出力整合回路基板、104
は入力端子に接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられた、次第に電極の幅
が広くなる、いわゆるテーパー型部である。112は前記
トランジスタと前記テーパー型部を接続するワイヤー、
301は入出力整合調整用の島状電極（パッド）、302は前
記テーパー型部と調整用パッドを接続するためのワイヤ
ーである。この構造において、入力整合回路および出力
整合回路の調整は、調整用パッドをワイヤーで接続する
ことによって行っている。
この方式をさらに改良したものとして、整合用チップコ
ンデンサを用いたものが知られており、その代表的構造
を第４図に示す。第４図において、101は電界効果トラ
ンジスタ（FET）、401は入力整合調整回路基板、402は
出力整合調整回路基板、104は入力端子に接続されるマ
イクロストリップラインで構成された主線路、105は出
力端子に接続されるマイクロストリップラインで構成さ
れた主線路、106、107は前記主線路のトランジスタ側に
設けられたテーパー型部である。403は入力インピーダ
ンス整合用チップコンデンサ、404は出力インピーダン
ス整合用チップコンデンサで、いずれも下電極はアース
されている台座の上に接続され、上電極はワイヤーでト
ランジスタと入出力整合調整回路基板の主線路マイクロ
ストリップラインテーパー型部に接続されている。40
5、406は前記トランジスタと前記チップコンデンサおよ
び前記のテーパー型部を接続するワイヤーである。この
構造において、入出力整合はチップコンデンサとそれを
接続しているワイヤーのインダクタンスによって行うよ
うにしている。
ンデンサを用いたものが知られており、その代表的構造
を第４図に示す。第４図において、101は電界効果トラ
ンジスタ（FET）、401は入力整合調整回路基板、402は
出力整合調整回路基板、104は入力端子に接続されるマ
イクロストリップラインで構成された主線路、105は出
力端子に接続されるマイクロストリップラインで構成さ
れた主線路、106、107は前記主線路のトランジスタ側に
設けられたテーパー型部である。403は入力インピーダ
ンス整合用チップコンデンサ、404は出力インピーダン
ス整合用チップコンデンサで、いずれも下電極はアース
されている台座の上に接続され、上電極はワイヤーでト
ランジスタと入出力整合調整回路基板の主線路マイクロ
ストリップラインテーパー型部に接続されている。40
5、406は前記トランジスタと前記チップコンデンサおよ
び前記のテーパー型部を接続するワイヤーである。この
構造において、入出力整合はチップコンデンサとそれを
接続しているワイヤーのインダクタンスによって行うよ
うにしている。
発明が解決しようとする課題 しかし、従来例に示した方法は、いずれもインピーダン
スの整合のみを考慮したものであり、テーパー型部にお
ける電気信号の位相差についての考慮がなされておら
ず、とくに信号波長に比べて無視できないゲート幅をも
つ高周波高出力FETの整合回路としては不十分である。
たとえば14GHzの場合、アルミナ基板、あるいはGaAs基
板上の1/4波長に相当する長さは、約2mmであり、一方、
3Wの出力を得るためのGaAsFETのゲート幅は、約4mmであ
る。したがって、第１図に示すテーパー型部の中心部を
通る電気信号と端部を通る電気信号とでは、かなりの位
相差を生ずる。入力信号に位相差を生ずると、FETで増
幅されたあとの信号にも位相差を生じ、その結果合成さ
れた信号出力が減衰し、増幅効率が低下する。出力部に
おけるテーパー型部は、さらにその悪影響を助長する。
スの整合のみを考慮したものであり、テーパー型部にお
ける電気信号の位相差についての考慮がなされておら
ず、とくに信号波長に比べて無視できないゲート幅をも
つ高周波高出力FETの整合回路としては不十分である。
たとえば14GHzの場合、アルミナ基板、あるいはGaAs基
板上の1/4波長に相当する長さは、約2mmであり、一方、
3Wの出力を得るためのGaAsFETのゲート幅は、約4mmであ
る。したがって、第１図に示すテーパー型部の中心部を
通る電気信号と端部を通る電気信号とでは、かなりの位
相差を生ずる。入力信号に位相差を生ずると、FETで増
幅されたあとの信号にも位相差を生じ、その結果合成さ
れた信号出力が減衰し、増幅効率が低下する。出力部に
おけるテーパー型部は、さらにその悪影響を助長する。
第１の従来例に示したオープンスタブによる整合方法で
は、入出力インピーダンスの低い高周波高出力FETの整
合をとるのは、かなり困難であり、通常、第２の従来例
の構成がとられる。
は、入出力インピーダンスの低い高周波高出力FETの整
合をとるのは、かなり困難であり、通常、第２の従来例
の構成がとられる。
しかし、第２の従来例に述べた構成の場合、大きいチッ
プコンデンサを別途接続する必要があり、これにより第
１の従来例よりもインピーダンス整合はとりやすいが、
製造する上でチップを実装するため工数が増し、またチ
ップ取り付け部が別にいるなどから小型高集積化が困難
であり、その結果製造コストが高くなる。
プコンデンサを別途接続する必要があり、これにより第
１の従来例よりもインピーダンス整合はとりやすいが、
製造する上でチップを実装するため工数が増し、またチ
ップ取り付け部が別にいるなどから小型高集積化が困難
であり、その結果製造コストが高くなる。
空間的位相差をなくしながら整合をとる方式として、1/
4波長のインピーダンス変換器を用いたいわゆる、電力
分配器や電力合成器が知られており、一般に数Ｗ以上の
電力増幅器に用いられている。しかし、少なくとも1/4
波長の長さのインピーダンス変換器を必要とすることか
ら、小型化が困難である。
4波長のインピーダンス変換器を用いたいわゆる、電力
分配器や電力合成器が知られており、一般に数Ｗ以上の
電力増幅器に用いられている。しかし、少なくとも1/4
波長の長さのインピーダンス変換器を必要とすることか
ら、小型化が困難である。
課題を解決するための手段 本発明は上記課題を解決するため、主線路にマイクロス
トリップラインを用いるトランジスタのインピーダンス
整合回路において、トランジスタ側主線路がテーパー型
になっており、そのテーパー型部とアース間に、薄膜コ
ンデンサと先端短絡マイクロストリップラインの直列回
路を有し、前記先端短絡マイクロストリップラインのア
ースまでの長さが、前記薄膜コンデンサ部の各部で異な
っていることにより、前記薄膜コンデンサ部をでた位置
において、高周波信号の位相の違いが補償されるように
したことによって、前記トランジスタとのインピーダン
ス整合をとりながら、同時に空間的に生ずる位相差をな
くすようにしたものである。
トリップラインを用いるトランジスタのインピーダンス
整合回路において、トランジスタ側主線路がテーパー型
になっており、そのテーパー型部とアース間に、薄膜コ
ンデンサと先端短絡マイクロストリップラインの直列回
路を有し、前記先端短絡マイクロストリップラインのア
ースまでの長さが、前記薄膜コンデンサ部の各部で異な
っていることにより、前記薄膜コンデンサ部をでた位置
において、高周波信号の位相の違いが補償されるように
したことによって、前記トランジスタとのインピーダン
ス整合をとりながら、同時に空間的に生ずる位相差をな
くすようにしたものである。
作用 本発明は上記した構成により、インピーダンスが低く寸
法の大きい、高周波高出力トランジスタのインピーダン
ス整合と、空間的位相差の補償を同時にできるようにし
たものであり、さらに実装工数が少なく、小型高集積化
が可能であり、製造コストの安い高周波高出力トランジ
スタの整合回路を提供するものである。
法の大きい、高周波高出力トランジスタのインピーダン
ス整合と、空間的位相差の補償を同時にできるようにし
たものであり、さらに実装工数が少なく、小型高集積化
が可能であり、製造コストの安い高周波高出力トランジ
スタの整合回路を提供するものである。
実施例 以下、本発明の高周波トランジスタの整合回路の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
第１図は本発明の高周波トランジスタの整合回路の構造
の１実施例を示したものである。第１図において101は
電界効果トランジスタ（FET）、102は入力整合回路基
板、103は出力整合回路基板、104は入力端子に接続され
るマイクロストリップラインで構成された主線路、105
は出力端子に接続されるマイクロストリップラインで構
成された主線路、106、107は前記主線路のトランジスタ
側に設けられたテーパー型部である。108はその一方の
電極が前記テーパー型部の一部を構成する入力整合用薄
膜コンデンサ、109はその一方の電極が前記テーパー型
部の一部を構成する出力整合用薄膜コンデンサ、110
は、前記入力用薄膜コンデンサの他方の電極とアース間
に接続された先端短絡テーパー型マイクロストリップラ
インで、基板端部で基板下側のアースに接続されてお
り、上下にそれぞれ１つずつある。111は前記出力用薄
膜コンデンサの他方の電極とアース間に接続された先端
短絡テーパー型マイクロストリップラインで、基板端部
で基板下側のアースに接続されており、上下にそれぞれ
１つずつある。112は前記テーパー型部とトランジスタ
を接続するワイヤーで、本実施例では、入力側３本、出
力側３本となっている。113は、ワイヤー112により前記
テーパー型部と前記トランジスタ101を接続するための
電極パッドで、全部で６カ所設けている。
の１実施例を示したものである。第１図において101は
電界効果トランジスタ（FET）、102は入力整合回路基
板、103は出力整合回路基板、104は入力端子に接続され
るマイクロストリップラインで構成された主線路、105
は出力端子に接続されるマイクロストリップラインで構
成された主線路、106、107は前記主線路のトランジスタ
側に設けられたテーパー型部である。108はその一方の
電極が前記テーパー型部の一部を構成する入力整合用薄
膜コンデンサ、109はその一方の電極が前記テーパー型
部の一部を構成する出力整合用薄膜コンデンサ、110
は、前記入力用薄膜コンデンサの他方の電極とアース間
に接続された先端短絡テーパー型マイクロストリップラ
インで、基板端部で基板下側のアースに接続されてお
り、上下にそれぞれ１つずつある。111は前記出力用薄
膜コンデンサの他方の電極とアース間に接続された先端
短絡テーパー型マイクロストリップラインで、基板端部
で基板下側のアースに接続されており、上下にそれぞれ
１つずつある。112は前記テーパー型部とトランジスタ
を接続するワイヤーで、本実施例では、入力側３本、出
力側３本となっている。113は、ワイヤー112により前記
テーパー型部と前記トランジスタ101を接続するための
電極パッドで、全部で６カ所設けている。
入出力整合回路基板はアルミナセラミック基板を用い、
主線路およびマイクロストリップラインなどの導電部に
はCr−Auを用い、薄膜コンデンサとしては、誘電率約４
の酸化珪素を誘電体として用いた、金属−誘電体−金属
構造の薄膜コンデンサを用いた。またトランジスタとし
てGaAsFETを、また整合される周波数として14GHzを用い
た。アルミナ基板の誘電率を9.8とした場合、14GHzにお
ける1/4波長相当のマイクロストリップラインの長さは
約2mmである。
主線路およびマイクロストリップラインなどの導電部に
はCr−Auを用い、薄膜コンデンサとしては、誘電率約４
の酸化珪素を誘電体として用いた、金属−誘電体−金属
構造の薄膜コンデンサを用いた。またトランジスタとし
てGaAsFETを、また整合される周波数として14GHzを用い
た。アルミナ基板の誘電率を9.8とした場合、14GHzにお
ける1/4波長相当のマイクロストリップラインの長さは
約2mmである。
この構造において、入力整合および出力整合のインピー
ダンス整合は、薄膜コンデンサと先端短絡マイクロスト
リップラインによって行う。
ダンス整合は、薄膜コンデンサと先端短絡マイクロスト
リップラインによって行う。
本方式における整合方法についてさらに詳しく説明す
る。前述したように、高出力用FETの入出力インピーダ
ンスは、数オームから１オーム以下と主線路のインピー
ダンス、50オームに比べてかなり低い。そこで本実施例
ではその整合をとるために主線路マイクロストリップラ
インとアース間に薄膜コンデンサと先端短絡マイクロス
トリップラインを挿入している。アースまでのマイクロ
ストリップラインの長さをＬとすると、この直列回路の
インピーダンス、Zinは、 Zin＝1/jωＣ＋jZo・tanβＬ （２） ＝−ｊ（1/ωＣ−Zo・tanβＬ） （３） 但し、ω＝２πｆ β＝２π／λ ｆは整合をとろうとしている周波数、 Ｃは薄膜コンデンサの静電容量 Zoはマイクロストリップラインの特性インピーダンス、 λは整合をとろうとしている周波数の基板内での波長、 Ｌはマイクロストリップラインのアースまでの長さ で表わされる。
る。前述したように、高出力用FETの入出力インピーダ
ンスは、数オームから１オーム以下と主線路のインピー
ダンス、50オームに比べてかなり低い。そこで本実施例
ではその整合をとるために主線路マイクロストリップラ
インとアース間に薄膜コンデンサと先端短絡マイクロス
トリップラインを挿入している。アースまでのマイクロ
ストリップラインの長さをＬとすると、この直列回路の
インピーダンス、Zinは、 Zin＝1/jωＣ＋jZo・tanβＬ （２） ＝−ｊ（1/ωＣ−Zo・tanβＬ） （３） 但し、ω＝２πｆ β＝２π／λ ｆは整合をとろうとしている周波数、 Ｃは薄膜コンデンサの静電容量 Zoはマイクロストリップラインの特性インピーダンス、 λは整合をとろうとしている周波数の基板内での波長、 Ｌはマイクロストリップラインのアースまでの長さ で表わされる。
したがって、アースまでのマイクロストリップラインの
長さと、薄膜コンデンサの静電容量の値を適当に選択す
ることにより、Zinの値を数オームあるいは１オーム以
下にすることは容易である。
長さと、薄膜コンデンサの静電容量の値を適当に選択す
ることにより、Zinの値を数オームあるいは１オーム以
下にすることは容易である。
次に本実施例の空間的位相差補償の動作について説明す
る。テーパー開始部まで同一位相できた電気信号は、テ
ーパー型部で、テーパーに沿って広がりながら進み薄膜
コンデンサ部に到達する。通常テーパー型部の端の方
が、中心部よりも距離が長く、本実施例の場合も、端の
方が薄膜コンデンサに到達するまでの距離が長くなって
いる。薄膜コンデンサに進入した電気信号は、薄膜コン
デンサ部で位相速度の変化をうける。位相速度は薄膜コ
ンデンサの対向電極が完全にアース電位であれば、誘電
率の平方根に反比例する。したがって、薄膜コンデンサ
部での位相速度は だけテーパー型部での位相速度よりも速い。しかし本実
施例で示すように、対向電極が完全なアース電位ではな
く、先端短絡マイクロストリップラインの一部を構成し
ている場合には、位相速度は、この先端短絡マイクロス
トリップラインの長さに依存する。例えば1/4波長の長
さであれば、その部分はほとんどオープンに近く、その
場合の位相速度はほぼアルミナ基板の位相速度となる。
したがって、本実施例のように、テーパー型部端部の方
が、中央部よりもアースまでの距離が短いような構成で
は、中心部ほど酸化珪素中での位相速度に近く、端部ほ
どアルミナ基板上での位相速度に近くなる。したがっ
て、端部ほど位相速度が速くすることができ、それによ
ってテーパー型部での位相遅れを取り戻すようにするこ
とができる。薄膜コンデンサを出てからトランジスタま
でのマイクロストリップラインの長さと、接続ワイヤー
の長さを同じにしておけば、トランジスタの入力部で、
電気信号の位相差を完全になくすことができる。その
時、薄膜コンデンサの静電容量をインピーダンス整合に
適した値としておくことにより、インピーダンス整合を
も同時に行うことができる。
る。テーパー開始部まで同一位相できた電気信号は、テ
ーパー型部で、テーパーに沿って広がりながら進み薄膜
コンデンサ部に到達する。通常テーパー型部の端の方
が、中心部よりも距離が長く、本実施例の場合も、端の
方が薄膜コンデンサに到達するまでの距離が長くなって
いる。薄膜コンデンサに進入した電気信号は、薄膜コン
デンサ部で位相速度の変化をうける。位相速度は薄膜コ
ンデンサの対向電極が完全にアース電位であれば、誘電
率の平方根に反比例する。したがって、薄膜コンデンサ
部での位相速度は だけテーパー型部での位相速度よりも速い。しかし本実
施例で示すように、対向電極が完全なアース電位ではな
く、先端短絡マイクロストリップラインの一部を構成し
ている場合には、位相速度は、この先端短絡マイクロス
トリップラインの長さに依存する。例えば1/4波長の長
さであれば、その部分はほとんどオープンに近く、その
場合の位相速度はほぼアルミナ基板の位相速度となる。
したがって、本実施例のように、テーパー型部端部の方
が、中央部よりもアースまでの距離が短いような構成で
は、中心部ほど酸化珪素中での位相速度に近く、端部ほ
どアルミナ基板上での位相速度に近くなる。したがっ
て、端部ほど位相速度が速くすることができ、それによ
ってテーパー型部での位相遅れを取り戻すようにするこ
とができる。薄膜コンデンサを出てからトランジスタま
でのマイクロストリップラインの長さと、接続ワイヤー
の長さを同じにしておけば、トランジスタの入力部で、
電気信号の位相差を完全になくすことができる。その
時、薄膜コンデンサの静電容量をインピーダンス整合に
適した値としておくことにより、インピーダンス整合を
も同時に行うことができる。
なお先端短絡マイクロストリップラインのアースまでの
長さは、０の時が完全なアース、1/4波長の長さの時が
完全なオープンに対応するので、1/4波長以下の長さで
適当な長さを選ぶことにより、本実施例の効果を得るこ
とができる。
長さは、０の時が完全なアース、1/4波長の長さの時が
完全なオープンに対応するので、1/4波長以下の長さで
適当な長さを選ぶことにより、本実施例の効果を得るこ
とができる。
出力回路の場合は、その入力の場合と逆の経過をたどる
ことになるが、結果として薄膜コンデンサと先端短絡マ
イクロストリップラインなしでは、テーパー型部で生ず
る電気信号の位相差を同じように補償できることは明ら
かである。インピーダンス整合についても、入力回路と
全く同様に考えることができる。
ことになるが、結果として薄膜コンデンサと先端短絡マ
イクロストリップラインなしでは、テーパー型部で生ず
る電気信号の位相差を同じように補償できることは明ら
かである。インピーダンス整合についても、入力回路と
全く同様に考えることができる。
ゲート幅約4mm、出力3W級の同じ性能のGaAsFETを用い
て、本実施例の構造を用いた場合と第２の従来例の構造
を用いた場合とで、性能比較を行ったところ、従来例の
方法では、14GHzにおいて、電力変換効率15％、線形利
得4dBであったものが、本実施例の構造とすることによ
り、電力変換効率20％、線形利得4.7dBと、著しく電気
特性面での向上が見られた。
て、本実施例の構造を用いた場合と第２の従来例の構造
を用いた場合とで、性能比較を行ったところ、従来例の
方法では、14GHzにおいて、電力変換効率15％、線形利
得4dBであったものが、本実施例の構造とすることによ
り、電力変換効率20％、線形利得4.7dBと、著しく電気
特性面での向上が見られた。
本発明の第２の実施例を、第２図に示す。
第２図において、101は電界効果トランジスタ（FET）、
102は入力整合回路基板、103は出力整合回路基板、104
は入力端子に接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられたテーパー型部であ
る。108はその一方の電極が前記テーパー型部の一部を
構成する入力整合用薄膜コンデンサ、109は、その一方
の電極が前記テーパー型部の一部を構成する出力整合用
薄膜コンデンサ、201は前記入力用薄膜コンデンサの他
方の電極とアース間に接続された先端短絡テーパー型マ
イクロストリップラインで、基板端部で基板下側のアー
スに接続されており、上下にそれぞれ１つずつある。20
2は前記出力整合用薄膜コンデンサの他方の電極とアー
ス間に接続された先端短絡テーパー型マイクロストリッ
プラインで、基板端部で基板下側のアースに接続されて
おり、上下にそれぞれ１つずつある。112は前記テーパ
ー型部とトランジスタを接続するワイヤーで、本実施例
では、入力側３本、出力側３本となっている。113は、
ワイヤー112により前記テーパー型部と前記トランジス
タ101を接続するための電極パッドで、前部で６ヶ所設
けている。
102は入力整合回路基板、103は出力整合回路基板、104
は入力端子に接続されるマイクロストリップラインで構
成された主線路、105は出力端子に接続されるマイクロ
ストリップラインで構成された主線路、106、107は前記
主線路のトランジスタ側に設けられたテーパー型部であ
る。108はその一方の電極が前記テーパー型部の一部を
構成する入力整合用薄膜コンデンサ、109は、その一方
の電極が前記テーパー型部の一部を構成する出力整合用
薄膜コンデンサ、201は前記入力用薄膜コンデンサの他
方の電極とアース間に接続された先端短絡テーパー型マ
イクロストリップラインで、基板端部で基板下側のアー
スに接続されており、上下にそれぞれ１つずつある。20
2は前記出力整合用薄膜コンデンサの他方の電極とアー
ス間に接続された先端短絡テーパー型マイクロストリッ
プラインで、基板端部で基板下側のアースに接続されて
おり、上下にそれぞれ１つずつある。112は前記テーパ
ー型部とトランジスタを接続するワイヤーで、本実施例
では、入力側３本、出力側３本となっている。113は、
ワイヤー112により前記テーパー型部と前記トランジス
タ101を接続するための電極パッドで、前部で６ヶ所設
けている。
108は、入力整合薄膜コンデンサ、109は出力整合用薄膜
コンデンサ、201は一端を前記入力側薄膜コンデンサの
主線路に接続されていない側の電極に接続されたテーパ
ー型アース端子で、上下にそれぞれ１つずつある。202
は一端を前記出力側薄膜コンデンサの主線路に接続され
ていない側の電極に接続されたテーパー型アース端子
で、上下にそれぞれ１つずつある。112は前記テーパー
型部とトランジスタを接続するワイヤー、113はワイヤ
ー112により薄膜コンデンサ出力部を接続するための電
極パッドで、全部で６ヶ所設けている。
コンデンサ、201は一端を前記入力側薄膜コンデンサの
主線路に接続されていない側の電極に接続されたテーパ
ー型アース端子で、上下にそれぞれ１つずつある。202
は一端を前記出力側薄膜コンデンサの主線路に接続され
ていない側の電極に接続されたテーパー型アース端子
で、上下にそれぞれ１つずつある。112は前記テーパー
型部とトランジスタを接続するワイヤー、113はワイヤ
ー112により薄膜コンデンサ出力部を接続するための電
極パッドで、全部で６ヶ所設けている。
入出力整合回路基板には、誘電率9.8のアルミナ基板を
用い、主線路およびマイクロストリップラインなどの導
電部にはCr−Auを用い、薄膜コンデンサとしては、誘電
率約90の酸化チタンを誘電体として用いた金属−誘電体
−金属構造の薄膜コンデンサを用いた。またトランジス
タとしてGaAsFETを、また整合させる周波数として14GHz
を用いた。
用い、主線路およびマイクロストリップラインなどの導
電部にはCr−Auを用い、薄膜コンデンサとしては、誘電
率約90の酸化チタンを誘電体として用いた金属−誘電体
−金属構造の薄膜コンデンサを用いた。またトランジス
タとしてGaAsFETを、また整合させる周波数として14GHz
を用いた。
この構造において、入力整合および出力整合のインピー
ダンス整合は、第１の実施例と同様、薄膜コンデンサと
先端短絡マイクロストリップラインによって行う。
ダンス整合は、第１の実施例と同様、薄膜コンデンサと
先端短絡マイクロストリップラインによって行う。
第１の実施例との相違は、先端短絡マイクロストリップ
ライン部の形状寸法である。この場合、薄膜コンデンサ
の誘電率の方が、基板の誘電率よりも大きく、したがっ
て、薄膜コンデンサ部での位相速度は、テーパー型部で
の 倍と遅くなる。したがってこの場合には、第１の実施例
の場合とは逆に、テーパー型部端部に近い部分ほど、中
心部よりも先端短絡マイクロストリップライン部の長さ
が長くなるように構造としておくことにより、薄膜コン
デンサをでた部分での電気信号の位相を各部で同一にす
ることができる。
ライン部の形状寸法である。この場合、薄膜コンデンサ
の誘電率の方が、基板の誘電率よりも大きく、したがっ
て、薄膜コンデンサ部での位相速度は、テーパー型部で
の 倍と遅くなる。したがってこの場合には、第１の実施例
の場合とは逆に、テーパー型部端部に近い部分ほど、中
心部よりも先端短絡マイクロストリップライン部の長さ
が長くなるように構造としておくことにより、薄膜コン
デンサをでた部分での電気信号の位相を各部で同一にす
ることができる。
本実施例では、薄膜コンデンサと先端短絡マイクロスト
リップラインにより、インピーダンス整合と、空間的位
相差補償を行っている。薄膜コンデンサは、化学気相成
長やスパッタリングといった薄膜形成技術で作成可能で
あり、アルミナ基板などの各種基板上に一体に作りこむ
ことは容易である。したがって、従来例に示したよう
な、チップコンデンサを必要としないので、実装工数が
少なくまた小型高集積化が可能であり、したがって製造
コストも安くできるものである。
リップラインにより、インピーダンス整合と、空間的位
相差補償を行っている。薄膜コンデンサは、化学気相成
長やスパッタリングといった薄膜形成技術で作成可能で
あり、アルミナ基板などの各種基板上に一体に作りこむ
ことは容易である。したがって、従来例に示したよう
な、チップコンデンサを必要としないので、実装工数が
少なくまた小型高集積化が可能であり、したがって製造
コストも安くできるものである。
発明の効果 以上、述べた如く、本発明は主線路にマイクロストリッ
プラインを用いるトランジスタのインピーダンス整合回
路において、トランジスタ側主線路がテーパー型になっ
ており、そのテーパー型部とアース間に、薄膜コンデン
サと先端短絡マイクロストリップラインの直列回路を有
し、前記先端短絡短絡マイクロストリップラインのアー
スまでの長さが、前記薄膜コンデンサ部の各部で異なっ
ていることにより、前記薄膜コンデンサ部をでた位置に
おいて高周波信号の位相の違いが補償されるようにした
もので、これによりインピーダンスの低い高周波高出力
トランジスタのインピーダンス整合をとると同時に、ト
ランジスタの空間的大きさにより生ずる信号の位相差を
なくすようにしたものであり、また実装工数が少なく、
小型高集積化が可能であり、製造コストの安い高周波高
出力トランジスタの整合回路を提供するものである。
プラインを用いるトランジスタのインピーダンス整合回
路において、トランジスタ側主線路がテーパー型になっ
ており、そのテーパー型部とアース間に、薄膜コンデン
サと先端短絡マイクロストリップラインの直列回路を有
し、前記先端短絡短絡マイクロストリップラインのアー
スまでの長さが、前記薄膜コンデンサ部の各部で異なっ
ていることにより、前記薄膜コンデンサ部をでた位置に
おいて高周波信号の位相の違いが補償されるようにした
もので、これによりインピーダンスの低い高周波高出力
トランジスタのインピーダンス整合をとると同時に、ト
ランジスタの空間的大きさにより生ずる信号の位相差を
なくすようにしたものであり、また実装工数が少なく、
小型高集積化が可能であり、製造コストの安い高周波高
出力トランジスタの整合回路を提供するものである。
第１図は本発明の一実施例を示す構造図、第２図は本発
明の第２の実施例の構造図、第３図、第４図は従来例の
構造図を示したものである。 101……トランジスタ、102……入力整合回路基板、103
……出力整合回路基板、104……入力側主線路、105……
出力側主線路、106、107……テーパー型部、108……入
力整合用薄膜コンデンサ、109……出力整合用薄膜コン
デンサ、110、111……先端短絡マイクロストリップライ
ン、112……接続用ワイヤー、113……電極パッド。
明の第２の実施例の構造図、第３図、第４図は従来例の
構造図を示したものである。 101……トランジスタ、102……入力整合回路基板、103
……出力整合回路基板、104……入力側主線路、105……
出力側主線路、106、107……テーパー型部、108……入
力整合用薄膜コンデンサ、109……出力整合用薄膜コン
デンサ、110、111……先端短絡マイクロストリップライ
ン、112……接続用ワイヤー、113……電極パッド。
Claims (3)
- 【請求項１】主線路にマイクロストリップラインを用い
るトランジスタのインピーダンス整合回路において、ト
ランジスタ側主線路がテーパー型になっており、そのテ
ーパー型部とアース間に、薄膜コンデンサと先端短絡マ
イクロストリップラインの直列回路を有し、前記先端短
絡マイクロストリップラインのアースまでの長さが、前
記薄膜コンデンサ部の各部で異なっていることにより、
前記薄膜コンデンサ部をでた位置において高周波信号の
位相の違いが補償されようにしたことを特徴とする高周
波トランジスタの整合回路。 - 【請求項２】薄膜コンデンサとして、基板より大きい誘
電率の誘電体を用い、先端短絡マイクロストリップライ
ンのアースまでの長さが、1/4波長以下で、前記薄膜コ
ンデンサの中心部に近いほど短くなっていることを特徴
とする請求項（１）記載の高周波トランジスタの整合回
路。 - 【請求項３】薄膜コンデンサとして、基板よりも小さい
誘電率の誘電体を用い、前記先端短絡マイクロストリッ
プラインのアースまでの長さが、1/4波長以下で、前記
薄膜コンデンサの中心部に近いほど長くなっていること
を特徴とする請求項（１）記載の高周波トランジスタの
整合回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203292A JPH0775294B2 (ja) | 1989-08-04 | 1989-08-04 | 高周波トランジスタの整合回路 |
| DE69022332T DE69022332T2 (de) | 1989-08-04 | 1990-07-31 | Anpassungsnetzwerk für Hochfrequenz-Transistor. |
| EP90308454A EP0411919B1 (en) | 1989-08-04 | 1990-07-31 | Matching circuit for high frequency transistor |
| US07/564,761 US5075645A (en) | 1989-08-04 | 1990-08-03 | Matching circuit for high frequency transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203292A JPH0775294B2 (ja) | 1989-08-04 | 1989-08-04 | 高周波トランジスタの整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366204A JPH0366204A (ja) | 1991-03-20 |
| JPH0775294B2 true JPH0775294B2 (ja) | 1995-08-09 |
Family
ID=16471627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203292A Expired - Lifetime JPH0775294B2 (ja) | 1989-08-04 | 1989-08-04 | 高周波トランジスタの整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775294B2 (ja) |
-
1989
- 1989-08-04 JP JP1203292A patent/JPH0775294B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0366204A (ja) | 1991-03-20 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20080908 |
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