JPH0775315B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JPH0775315B2 JPH0775315B2 JP60158178A JP15817885A JPH0775315B2 JP H0775315 B2 JPH0775315 B2 JP H0775315B2 JP 60158178 A JP60158178 A JP 60158178A JP 15817885 A JP15817885 A JP 15817885A JP H0775315 B2 JPH0775315 B2 JP H0775315B2
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- Japan
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- circuit
- bipolar transistor
- buffer circuit
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Logic Circuits (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路にかかわり、特に高速論理LSI
のバツフア回路に好適なLSI回路に関する。
のバツフア回路に好適なLSI回路に関する。
〔発明の背景〕 従来のバツフア回路は、特開昭57−113483号にみられる
ように出力信号を入力側回路に帰還している、いわゆる
フリツプ・フロツプ型の回路であつた。このため動作速
度が十分でない、信号の切り変わりにおいて消費電力が
大きいほど高速，低消費電力回路としては性能が不足し
ていた。
ように出力信号を入力側回路に帰還している、いわゆる
フリツプ・フロツプ型の回路であつた。このため動作速
度が十分でない、信号の切り変わりにおいて消費電力が
大きいほど高速，低消費電力回路としては性能が不足し
ていた。
本発明の目的は高速な入出力バツフア回路を具備した論
理LSIを提供することにある。
理LSIを提供することにある。
基本ゲート回路と入出力バツフア回路をLSI上に製作し
ておき、これらの回路を組合せ接続することによつてユ
ーザの要求する論理LSIを製作する、いわゆるゲート・
アレー・マスタスライスLSIがある。このLSIによつて製
作した論理LSIの１ゲートあたりの平均遅延時間は、内
部回路の遅延時間に入，出力面バツフア回路の遅延時間
を加え、これを論理段数で割つた値となる。
ておき、これらの回路を組合せ接続することによつてユ
ーザの要求する論理LSIを製作する、いわゆるゲート・
アレー・マスタスライスLSIがある。このLSIによつて製
作した論理LSIの１ゲートあたりの平均遅延時間は、内
部回路の遅延時間に入，出力面バツフア回路の遅延時間
を加え、これを論理段数で割つた値となる。
マスタスライスLSIにおける内部回路の論理段数は少な
い場合２〜３段、平均値でも５段程度の論理回路を少な
くない。このように論理段数が少ないと、内部ゲート回
路が速く動作しても、入出力バツフア回路の遅れのため
に平均遅延時間が大きくなり、高速の論理LSIが得られ
ない。
い場合２〜３段、平均値でも５段程度の論理回路を少な
くない。このように論理段数が少ないと、内部ゲート回
路が速く動作しても、入出力バツフア回路の遅れのため
に平均遅延時間が大きくなり、高速の論理LSIが得られ
ない。
本発明はこの入出力回路の遅延時間の影響を低減するた
めになされたもので、入力バツフア，出力バツフア回路
にも論理機能を持たせたことを特徴とする。
めになされたもので、入力バツフア，出力バツフア回路
にも論理機能を持たせたことを特徴とする。
このように入出力バツフア回路にも論理機能を持たせた
回路はバイポーラECLマスタスライスには採用されてい
るがCMOSやBiCMOSゲート・アレーマスタスライスLSIで
は入出力バツフア回路には論理機能を持たせていない。
これは入出力バツフア回路に論理機能を持たせにくい回
路であることのほかに、内部論理の段数が多く、入出力
バツフア回路の遅延時間の影響が少ない論理回路を応用
分野としていることもある。
回路はバイポーラECLマスタスライスには採用されてい
るがCMOSやBiCMOSゲート・アレーマスタスライスLSIで
は入出力バツフア回路には論理機能を持たせていない。
これは入出力バツフア回路に論理機能を持たせにくい回
路であることのほかに、内部論理の段数が多く、入出力
バツフア回路の遅延時間の影響が少ない論理回路を応用
分野としていることもある。
しかしながら上述したようにバイポーラECLマスタスラ
イスの内部論理段数が少ない上に、消費電力とデバイス
歩留りの制約から高集積化，高速化が困難となつている
現在、この分野へのCMOSもしくはBiCMOS回路の適用が強
く求められている。このような応用分野の回路では上述
のよういに論理段数のきわめて少ない論理回路が多用さ
れており、入出力バツフア回路の遅延時間の影響を低減
することが高速論理LSIを製作するために不可欠であ
る。
イスの内部論理段数が少ない上に、消費電力とデバイス
歩留りの制約から高集積化，高速化が困難となつている
現在、この分野へのCMOSもしくはBiCMOS回路の適用が強
く求められている。このような応用分野の回路では上述
のよういに論理段数のきわめて少ない論理回路が多用さ
れており、入出力バツフア回路の遅延時間の影響を低減
することが高速論理LSIを製作するために不可欠であ
る。
またバイポーラECLマスタスライスLSIの応用分野では超
高速動作が要求されることからECL入出力レベルが常用
されており、この信号レベルに対応できる入出力バツフ
ア回路であることも必要条件である。
高速動作が要求されることからECL入出力レベルが常用
されており、この信号レベルに対応できる入出力バツフ
ア回路であることも必要条件である。
本発明はこのような要求に対してなされたもので、基本
的にはバイポーラECL論理LSIで用いられているカレント
・スイツチ回路のスイツチング・トランジスタのベース
電極にMOSFETを接続し、このMOSFETのゲートにTTLレベ
ルもしくはこれ以上の大振幅の信号を加え、必要ならば
ECLレベルの信号は直接スイツチング・トランジスタの
ベース電極に供給することによつて、ECL,TTL両信号レ
ベルに対応できる入出力バッフア回路を提供することに
ある。
的にはバイポーラECL論理LSIで用いられているカレント
・スイツチ回路のスイツチング・トランジスタのベース
電極にMOSFETを接続し、このMOSFETのゲートにTTLレベ
ルもしくはこれ以上の大振幅の信号を加え、必要ならば
ECLレベルの信号は直接スイツチング・トランジスタの
ベース電極に供給することによつて、ECL,TTL両信号レ
ベルに対応できる入出力バッフア回路を提供することに
ある。
以下本実施例にもとづき詳細に説明する。
第１図は本発明になる入力バッフア回路である。バイポ
ーラECLマスタスライスで用いられるECL基準電圧VBBが
ベースに印加される基準トランジスタQA5と複数の入力
トランジスタQA2,QA3,QA4とからなるカレント・スイツ
チ回路を基本とし入力バイポーラトランジスタのコレク
タ・ベース間、ベースと電源VT間にそれぞれPMOS,NMOS
が付加された回路である。入力バツフア回路では少なく
とも１箇の入力はECL信号が入力するので、これは端子A
11に接続される。カレント・スイツチの出力OA,▲
▼はBiCMOSもしくはCMOS回路に供給されるので、その振
幅は大きいことが望ましいので、バイポーラ・トランジ
スタQA1およびダイオード接続されたバイポーラ・トラ
ンジスタDA1によつてレベルシフトしたのち入力トラン
ジスタQA2に供給する。第２の入力がBiCMOSもしくはCMO
S回路からの大振幅信号であるときにはA21に供給され、
入力トランジスタQA3のベース端子A2に電流を供給しQA3
を動作させる。第２の入力がECLレベルであるときには
第１の入力と同様にバイポーラトランジスタQA1,ダイオ
ードDA1に相当するデバイスによるレベルシフトをおこ
なつたのちに端子A2に直接接続することはいうまでもな
い。第３の入力信号についても第２の入力と同様である
が、第３の入力がない場合にはMOSFET接続せず、A3をQA
4のエミツタ端子に接続するのみでよい。このほかの動
作についてはECLバイポーラ論理回路と同じか、きわめ
て類似しているので説明を省く。
ーラECLマスタスライスで用いられるECL基準電圧VBBが
ベースに印加される基準トランジスタQA5と複数の入力
トランジスタQA2,QA3,QA4とからなるカレント・スイツ
チ回路を基本とし入力バイポーラトランジスタのコレク
タ・ベース間、ベースと電源VT間にそれぞれPMOS,NMOS
が付加された回路である。入力バツフア回路では少なく
とも１箇の入力はECL信号が入力するので、これは端子A
11に接続される。カレント・スイツチの出力OA,▲
▼はBiCMOSもしくはCMOS回路に供給されるので、その振
幅は大きいことが望ましいので、バイポーラ・トランジ
スタQA1およびダイオード接続されたバイポーラ・トラ
ンジスタDA1によつてレベルシフトしたのち入力トラン
ジスタQA2に供給する。第２の入力がBiCMOSもしくはCMO
S回路からの大振幅信号であるときにはA21に供給され、
入力トランジスタQA3のベース端子A2に電流を供給しQA3
を動作させる。第２の入力がECLレベルであるときには
第１の入力と同様にバイポーラトランジスタQA1,ダイオ
ードDA1に相当するデバイスによるレベルシフトをおこ
なつたのちに端子A2に直接接続することはいうまでもな
い。第３の入力信号についても第２の入力と同様である
が、第３の入力がない場合にはMOSFET接続せず、A3をQA
4のエミツタ端子に接続するのみでよい。このほかの動
作についてはECLバイポーラ論理回路と同じか、きわめ
て類似しているので説明を省く。
この回路によれば、ECL,TTL両信号が入力した場合に出
力端子にはそれぞれOR,NORが出力され、これによつて論
理回路を構成できることはいうまでもない。この回路の
遅延時間は3.2nsであり、論理機能をもたない入力バツ
フア回路の3nsにくらべ遅延時間の増加はわずかであつ
た。
力端子にはそれぞれOR,NORが出力され、これによつて論
理回路を構成できることはいうまでもない。この回路の
遅延時間は3.2nsであり、論理機能をもたない入力バツ
フア回路の3nsにくらべ遅延時間の増加はわずかであつ
た。
第２図は第２の実施例の出力バツフア回路を示す。基本
的には第１図に示した入力バツフア回路と同様である。
ただし、入力バイポーラ・トランジスタのすべてに対
し、ECL,TTL信号いずれにも対応できるようにするた
め、MOSFETが用意されており、また、ECL入力に対ては
レベルシフトすることなく直接入力トランジスタのベー
ス端子に接続するのみでよい。
的には第１図に示した入力バツフア回路と同様である。
ただし、入力バイポーラ・トランジスタのすべてに対
し、ECL,TTL信号いずれにも対応できるようにするた
め、MOSFETが用意されており、また、ECL入力に対ては
レベルシフトすることなく直接入力トランジスタのベー
ス端子に接続するのみでよい。
この回路における遅延時間はECL回路の遅延時間とほぼ
同じ値が得られ、出力回路に論理機能をもたせることに
よつて実効的には出力バツフア回路の遅延時間を削くこ
とができた。
同じ値が得られ、出力回路に論理機能をもたせることに
よつて実効的には出力バツフア回路の遅延時間を削くこ
とができた。
第１図，第２図の実施例においてはNMOS・FETのソース
端子を電源VTに接続したが、この端子を入力バイポーラ
・トランジスタのエミツタ端子へ接続すること，電源V
EEに接続することも可能である。前者の接続をおこなう
場合にはNMOS・FETのゲート幅を第１図の回路にくらべ
広くし、後者の接続をおこなう場合には逆に狭くするこ
とが望ましい。これらの接続における特徴は、前者の接
続法が、デバイス配置と接続の占有面積が小さく、実施
例（第１図，第２図）および後者の接続法では占有面積
にほとんど差がなかつた。回路の遅延時間はNMOSFETの
ソース端子を電源VEEに接続した後者の接続法になる回
路が最も小さかつた。
端子を電源VTに接続したが、この端子を入力バイポーラ
・トランジスタのエミツタ端子へ接続すること，電源V
EEに接続することも可能である。前者の接続をおこなう
場合にはNMOS・FETのゲート幅を第１図の回路にくらべ
広くし、後者の接続をおこなう場合には逆に狭くするこ
とが望ましい。これらの接続における特徴は、前者の接
続法が、デバイス配置と接続の占有面積が小さく、実施
例（第１図，第２図）および後者の接続法では占有面積
にほとんど差がなかつた。回路の遅延時間はNMOSFETの
ソース端子を電源VEEに接続した後者の接続法になる回
路が最も小さかつた。
また、第１図，第２図においてPMOSFETのソース端子を
バイポーラ・トランジスタのコレクタ端子A6,B6に接続
しているが、これに第２の電源を接続し、この第２の電
源電圧をECL入力信号に相当する高電位レベルに設定す
ることも可能である。このようにすると入力信号による
端子A11,B11の電位変化量が低減され、より高速な回路
が実現できる効果がある。
バイポーラ・トランジスタのコレクタ端子A6,B6に接続
しているが、これに第２の電源を接続し、この第２の電
源電圧をECL入力信号に相当する高電位レベルに設定す
ることも可能である。このようにすると入力信号による
端子A11,B11の電位変化量が低減され、より高速な回路
が実現できる効果がある。
第３図は第３の実施例に示す出力バツフア回路である。
基本的には第２図に示した出力バツフア回路と同様であ
る。ただし、第２図では入力バイポーラ・トランジスタ
の導通，非導通をMOSFETの入力によつて制御したが本実
施例ではECL入力信号に対しては直接バイポーラ・トラ
ンジスタのベース端子に接続し、大振幅信号入力に対し
てはNMOSFETのゲートに直接入力し、このMOSFETの導通
非導通によつて論理機能をもたせることを特徴とする。
第３図ではNMOSFET MC11,MC21,MC31を用いたが、これを
PMOSFETにすることも、また混在させることも可能であ
る。大きい振幅の信号をMOSトランジスタで受ける理由
は次の通りである。もし、振幅の大きい信号をMOSトラ
ンジスタでなくバイポーラトランジスタで受けるとする
と、該バイポーラトランジスタのコレクタには負荷RC1
が接続されているので、ベース・コレクタ間に逆バイア
スが印加されることになる。すると、該バイポーラトラ
ンジスタが飽和してしまうとともにラッチアップを起こ
す危険がある。従って、大きい振幅の信号はMOSトラン
ジスタで受けなくてはならない。
基本的には第２図に示した出力バツフア回路と同様であ
る。ただし、第２図では入力バイポーラ・トランジスタ
の導通，非導通をMOSFETの入力によつて制御したが本実
施例ではECL入力信号に対しては直接バイポーラ・トラ
ンジスタのベース端子に接続し、大振幅信号入力に対し
てはNMOSFETのゲートに直接入力し、このMOSFETの導通
非導通によつて論理機能をもたせることを特徴とする。
第３図ではNMOSFET MC11,MC21,MC31を用いたが、これを
PMOSFETにすることも、また混在させることも可能であ
る。大きい振幅の信号をMOSトランジスタで受ける理由
は次の通りである。もし、振幅の大きい信号をMOSトラ
ンジスタでなくバイポーラトランジスタで受けるとする
と、該バイポーラトランジスタのコレクタには負荷RC1
が接続されているので、ベース・コレクタ間に逆バイア
スが印加されることになる。すると、該バイポーラトラ
ンジスタが飽和してしまうとともにラッチアップを起こ
す危険がある。従って、大きい振幅の信号はMOSトラン
ジスタで受けなくてはならない。
以上のべたように本発明によれば従来入力バツフア回
路，出力バツフア回路の遅延時間が内部論理回路の遅延
時間に加算され実質的な遅延時間を増加させていたもの
を、バツフア回路にも論理機能を付与し、かつ、その入
力信号レベルにECL,TTL両信号に対応できる回路とする
ことによりBiCMOSやCMOS論理LSIの実質的な遅延時間を
低減し、バイポーラECL論理LSIに匹適する高速動作をよ
り低消費電力のもとに実現することができた。
路，出力バツフア回路の遅延時間が内部論理回路の遅延
時間に加算され実質的な遅延時間を増加させていたもの
を、バツフア回路にも論理機能を付与し、かつ、その入
力信号レベルにECL,TTL両信号に対応できる回路とする
ことによりBiCMOSやCMOS論理LSIの実質的な遅延時間を
低減し、バイポーラECL論理LSIに匹適する高速動作をよ
り低消費電力のもとに実現することができた。
第１図，第２図はそれぞれ本発明によるECL,TTL両信号
レベルが混在する入力信号に対応できる入力バツフア，
出力バツフア回路を示す回路図、第３図は、本発明によ
る他の出力バツフア回路を示す図である。 QA1,…,QA6,QB1,…,QB7,QC1,…,QC7…バイポーラトラン
ジスタ、RA1,…,RA3,RB1,…,RB5,RC1,…,RC4…抵抗。
レベルが混在する入力信号に対応できる入力バツフア，
出力バツフア回路を示す回路図、第３図は、本発明によ
る他の出力バツフア回路を示す図である。 QA1,…,QA6,QB1,…,QB7,QC1,…,QC7…バイポーラトラン
ジスタ、RA1,…,RA3,RB1,…,RB5,RC1,…,RC4…抵抗。
Claims (2)
- 【請求項１】そのベースに基準電圧が印加された第１の
バイポーラトランジスタと、 該第１のバイポーラトランジスタのコレクタにその一端
が接続され、その他端が第１の電位に接続された第１の
負荷と、 上記第１のバイポーラトランジスタのエミッタに接続さ
れた定電流回路と、 上記第１のバイポーラトランジスタのエミッタにそのエ
ミッタが接続された第２のバイポーラトランジスタと、 該第２のバイポーラトランジスタのコレクタにその一端
が接続され、その他端が上記第１の電位に接続された第
２の負荷と、 上記第２のバイポーラトランジスタのエミッタ・コレク
タ間にそのソース・ドレイン経路が形成されたMOSトラ
ンジスタとを具備してなり、 上記MOSトランジスタのゲートは第２の電位と第３の電
位とを入力レベルとする第１の入力信号が印加され、 上記第２のバイポーラトランジスタのベースは上記第１
の入力信号よりも信号振幅の小さい第２の入力信号が印
加されることを特徴とするバッファ回路。 - 【請求項２】上記第１及び第２のバイポーラトランジス
タはNPN型であり、上記MOSトランジスタはＮチャンネル
型であることを特徴とする特許請求の範囲第１項に記載
のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158178A JPH0775315B2 (ja) | 1985-07-19 | 1985-07-19 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158178A JPH0775315B2 (ja) | 1985-07-19 | 1985-07-19 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220420A JPS6220420A (ja) | 1987-01-29 |
| JPH0775315B2 true JPH0775315B2 (ja) | 1995-08-09 |
Family
ID=15665973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158178A Expired - Lifetime JPH0775315B2 (ja) | 1985-07-19 | 1985-07-19 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775315B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| EP1742906A4 (en) * | 2004-05-03 | 2010-09-29 | Optimer Photonics Inc | NONLINEAR OPTICALLY ACTIVE MOLECULES, THEIR COMPOSITION AND USE |
| JP4875556B2 (ja) | 2007-07-05 | 2012-02-15 | 武蔵精密工業株式会社 | ボールジョイントへのブーツ装着方法及びそのブーツ装着装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0716152B2 (ja) * | 1983-08-31 | 1995-02-22 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1985
- 1985-07-19 JP JP60158178A patent/JPH0775315B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220420A (ja) | 1987-01-29 |
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