JPH0786439A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JPH0786439A JPH0786439A JP5228573A JP22857393A JPH0786439A JP H0786439 A JPH0786439 A JP H0786439A JP 5228573 A JP5228573 A JP 5228573A JP 22857393 A JP22857393 A JP 22857393A JP H0786439 A JPH0786439 A JP H0786439A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- insulating film
- source region
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- 238000000059 patterning Methods 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 3
- -1 Phosphorus ions Chemical class 0.000 abstract description 3
- 230000001590 oxidative effect Effects 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 10
- 239000010410 layer Substances 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 6
- 238000001947 vapour-phase growth Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 フラッシュ型不揮発性半導体記憶装置の集積
度を高める。 【構成】 一導電型半導体基板１１中のソース領域１３
およびドレイン領域１２に挟まれ、ソース領域１３に接
する所定の第１のチャネル領域上に、第１のゲート絶縁
膜となる酸化シリコン膜１４を設けた。第１のゲート絶
縁膜１４の上には消去ゲート電極１５を配置し、ソース
領域およびドレイン領域に挟まれ、ドレイン領域に接す
る所定の第２のチャネル領域上、および消去ゲート電極
１５上に第２のゲート絶縁膜および第１の層間絶縁膜と
なる酸化シリコン膜１６を介して、フローティングゲー
ト電極１７を設けた。さらに、フローティングゲート電
極１７上に、第２の層間絶縁膜となる酸化シリコン膜１
９を介して、コントロールゲート電極２０を配置した。
度を高める。 【構成】 一導電型半導体基板１１中のソース領域１３
およびドレイン領域１２に挟まれ、ソース領域１３に接
する所定の第１のチャネル領域上に、第１のゲート絶縁
膜となる酸化シリコン膜１４を設けた。第１のゲート絶
縁膜１４の上には消去ゲート電極１５を配置し、ソース
領域およびドレイン領域に挟まれ、ドレイン領域に接す
る所定の第２のチャネル領域上、および消去ゲート電極
１５上に第２のゲート絶縁膜および第１の層間絶縁膜と
なる酸化シリコン膜１６を介して、フローティングゲー
ト電極１７を設けた。さらに、フローティングゲート電
極１７上に、第２の層間絶縁膜となる酸化シリコン膜１
９を介して、コントロールゲート電極２０を配置した。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装
置、特に集積度を高め、性能を向上させたフラッシュ型
不揮発性半導体記憶装置と、その製造方法に関するもの
である。
置、特に集積度を高め、性能を向上させたフラッシュ型
不揮発性半導体記憶装置と、その製造方法に関するもの
である。
【０００２】
【従来の技術】従来の電気的に書き込み可能な不揮発性
メモリ（ＥＰＲＯＭ）は、ソース領域とドレイン領域と
の間にあって、半導体基板内のチャネル領域からは絶縁
され、このチャネル領域を覆って配置された、電気的に
浮動している導電性ゲート電極（フローティングゲート
電極）を有する。さらに、そのコントロールゲート電極
がフローティングゲート電極を覆うように配置されてい
る。ただし、これはフローティングゲート電極から絶縁
されている。
メモリ（ＥＰＲＯＭ）は、ソース領域とドレイン領域と
の間にあって、半導体基板内のチャネル領域からは絶縁
され、このチャネル領域を覆って配置された、電気的に
浮動している導電性ゲート電極（フローティングゲート
電極）を有する。さらに、そのコントロールゲート電極
がフローティングゲート電極を覆うように配置されてい
る。ただし、これはフローティングゲート電極から絶縁
されている。
【０００３】このような電気的に書き込みが可能な不揮
発性メモリトランジスタのしきい値電圧は、フローティ
ングゲート電極中に保持されている電荷量によって制御
される。すなわち、チャネル領域から薄いゲート絶縁膜
を介してフローティングゲート電極へ電子を注入するこ
とにより、トランジスタは書き込み状態となる。
発性メモリトランジスタのしきい値電圧は、フローティ
ングゲート電極中に保持されている電荷量によって制御
される。すなわち、チャネル領域から薄いゲート絶縁膜
を介してフローティングゲート電極へ電子を注入するこ
とにより、トランジスタは書き込み状態となる。
【０００４】トランジスタの状態を読み出す方法は、ト
ランジスタのソース領域とドレイン領域との間と、コン
トロールゲート電極に動作電圧を印加し、そのときのソ
ース領域とドレイン領域との間に流れる電流のレベルを
検出することにより行なわれる。
ランジスタのソース領域とドレイン領域との間と、コン
トロールゲート電極に動作電圧を印加し、そのときのソ
ース領域とドレイン領域との間に流れる電流のレベルを
検出することにより行なわれる。
【０００５】初期のＥＰＲＯＭデバイスでは、紫外線を
照射することによって消去を行なっていた。最近では、
トランジスタセルは電気的に消去することが可能なよう
に作られており、ＥＥＰＲＯＭセルと呼ばれている。初
期のＥＥＰＲＯＭセルは、非常に薄いトンネル現象を有
する誘電体層を通してトランジスタのフローティングゲ
ート電極からドレイン領域へ電荷を転送することによ
り、電気的に消去させる構造であった。
照射することによって消去を行なっていた。最近では、
トランジスタセルは電気的に消去することが可能なよう
に作られており、ＥＥＰＲＯＭセルと呼ばれている。初
期のＥＥＰＲＯＭセルは、非常に薄いトンネル現象を有
する誘電体層を通してトランジスタのフローティングゲ
ート電極からドレイン領域へ電荷を転送することによ
り、電気的に消去させる構造であった。
【０００６】さらに最近では、ＥＥＰＲＯＭメモリセル
が独立した消去用の第３のゲート電極を備えて構成され
ている（例：特公平１−５０１１６号公報）。この消去
用のゲート電極は、フローティングゲート電極の表面
に、トンネリング媒体となる薄い絶縁膜を介して、隣接
した複数のメモリトランジスタを貫通して配置されてい
る。そのため、適切な電圧を消去ゲート電極に印加する
と、複数のメモリトランジスタが同時に消去される。こ
のようなＥＥＰＲＯＭセルよりなるセルアレイは一般に
フラッシュ型ＥＥＰＲＯＭセルアレイと言われる。
が独立した消去用の第３のゲート電極を備えて構成され
ている（例：特公平１−５０１１６号公報）。この消去
用のゲート電極は、フローティングゲート電極の表面
に、トンネリング媒体となる薄い絶縁膜を介して、隣接
した複数のメモリトランジスタを貫通して配置されてい
る。そのため、適切な電圧を消去ゲート電極に印加する
と、複数のメモリトランジスタが同時に消去される。こ
のようなＥＥＰＲＯＭセルよりなるセルアレイは一般に
フラッシュ型ＥＥＰＲＯＭセルアレイと言われる。
【０００７】図１２は従来のフラッシュ型ＥＥＰＲＯＭ
セルの断面図であり、図１３（Ａ）は同じく平面図、図
１３（Ｂ）は図１３（Ａ）のＡ−Ａ線に沿った断面図、
図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ線に沿った断面図
である。
セルの断面図であり、図１３（Ａ）は同じく平面図、図
１３（Ｂ）は図１３（Ａ）のＡ−Ａ線に沿った断面図、
図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ線に沿った断面図
である。
【０００８】図１２および図１３において、１は半導体
基板、２はドレイン領域、３はソース領域、４はゲート
絶縁膜、５はフローティングゲート電極、６は層間絶縁
膜、７はコントロールゲート電極、８は素子分離に用い
る酸化シリコン膜、９は消去ゲート電極である。
基板、２はドレイン領域、３はソース領域、４はゲート
絶縁膜、５はフローティングゲート電極、６は層間絶縁
膜、７はコントロールゲート電極、８は素子分離に用い
る酸化シリコン膜、９は消去ゲート電極である。
【０００９】図１２に示したフラッシュ型ＥＥＰＲＯＭ
では、ドレイン領域２に電圧を印加し、ドレイン領域２
とソース領域３との間の電界によりホットエレクトロン
（高エネルギーの電子）を発生させ、コントロールゲー
ト電極７に電圧を印加する。これによって、電子をフロ
ーティングゲート電極５に効率よく注入させ、メモリト
ランジスタの書き込みを行なう。一方、消去は、ソース
領域３に電圧を印加することにより、フローティングゲ
ート電極５に蓄積されている電子をソース領域３にトン
ネリングさせて行なう。また、トランジスタの状態の読
み出しは、トランジスタのソース領域３とドレイン領域
２との間、ならびにコントロールゲート電極７に動作電
圧を印加し、そのときのソース領域３とドレイン領域２
との間に流れる電流のレベルを検出することによって行
なう。図１２の構造のフラッシュ型ＥＥＰＲＯＭをスタ
ックゲート型フラッシュＥＥＰＲＯＭと呼ぶ。
では、ドレイン領域２に電圧を印加し、ドレイン領域２
とソース領域３との間の電界によりホットエレクトロン
（高エネルギーの電子）を発生させ、コントロールゲー
ト電極７に電圧を印加する。これによって、電子をフロ
ーティングゲート電極５に効率よく注入させ、メモリト
ランジスタの書き込みを行なう。一方、消去は、ソース
領域３に電圧を印加することにより、フローティングゲ
ート電極５に蓄積されている電子をソース領域３にトン
ネリングさせて行なう。また、トランジスタの状態の読
み出しは、トランジスタのソース領域３とドレイン領域
２との間、ならびにコントロールゲート電極７に動作電
圧を印加し、そのときのソース領域３とドレイン領域２
との間に流れる電流のレベルを検出することによって行
なう。図１２の構造のフラッシュ型ＥＥＰＲＯＭをスタ
ックゲート型フラッシュＥＥＰＲＯＭと呼ぶ。
【００１０】図１３に示したフラッシュ型ＥＥＰＲＯＭ
では、書き込み方法および読み出し方法は図１２のフラ
ッシュ型ＥＥＰＲＯＭのそれらと同様であるが、消去は
消去ゲート電極に電圧を印加することにより行なう。図
１３の構造のフラッシュ型ＥＥＰＲＯＭを３層ＰＳ型フ
ラッシュＥＥＰＲＯＭと呼ぶ。
では、書き込み方法および読み出し方法は図１２のフラ
ッシュ型ＥＥＰＲＯＭのそれらと同様であるが、消去は
消去ゲート電極に電圧を印加することにより行なう。図
１３の構造のフラッシュ型ＥＥＰＲＯＭを３層ＰＳ型フ
ラッシュＥＥＰＲＯＭと呼ぶ。
【００１１】スタックゲート型フラッシュＥＥＰＲＯＭ
は、セル構造が簡単でセル面積が狭くてすむので大容量
化には適している。しかし、消去にトンネリング現象を
利用するため、ゲート絶縁膜４を薄くしなければならな
い。また、書き込み時も同一のゲート絶縁膜４を使用す
るため、ゲート絶縁膜４の信頼性が劣化し、書き換え回
数が少なくなる。また、複数のメモリトランジスタを同
時に消去するときに、各メモリトランジスタによって消
去の状態が異なる。このため、あるメモリトランジスタ
が消去し過ぎた状態でノーマリーオン型のトランジスタ
となる（オーバーイレーズ）ことがあり、誤読み出しの
原因となっていた。そこで、近年、書き換え回数を増加
させるために、消去専用の消去ゲート電極９を備えてい
る。また、オーバーイレーズの問題を解決するために、
スプリットゲートを備えた、図１３に示したような構造
の３層ＰＳ型フラッシュＥＥＰＲＯＭが考案されてい
る。
は、セル構造が簡単でセル面積が狭くてすむので大容量
化には適している。しかし、消去にトンネリング現象を
利用するため、ゲート絶縁膜４を薄くしなければならな
い。また、書き込み時も同一のゲート絶縁膜４を使用す
るため、ゲート絶縁膜４の信頼性が劣化し、書き換え回
数が少なくなる。また、複数のメモリトランジスタを同
時に消去するときに、各メモリトランジスタによって消
去の状態が異なる。このため、あるメモリトランジスタ
が消去し過ぎた状態でノーマリーオン型のトランジスタ
となる（オーバーイレーズ）ことがあり、誤読み出しの
原因となっていた。そこで、近年、書き換え回数を増加
させるために、消去専用の消去ゲート電極９を備えてい
る。また、オーバーイレーズの問題を解決するために、
スプリットゲートを備えた、図１３に示したような構造
の３層ＰＳ型フラッシュＥＥＰＲＯＭが考案されてい
る。
【００１２】
【発明が解決しようとする課題】しかしながら、図１３
に示したような従来の３層ＰＳ型フラッシュＥＥＰＲＯ
Ｍは、３層目の消去ゲート電極９を別の領域に設けてい
るため、セル面積が広くなってその大容量化が困難なも
のであり、その解決が望まれていた。
に示したような従来の３層ＰＳ型フラッシュＥＥＰＲＯ
Ｍは、３層目の消去ゲート電極９を別の領域に設けてい
るため、セル面積が広くなってその大容量化が困難なも
のであり、その解決が望まれていた。
【００１３】本発明は、このような従来の技術にあった
課題を解決するもので、消去ゲート電極を有する３層Ｐ
Ｓ型フラッシュＥＥＰＲＯＭにおいて、セル面積を大幅
に縮小することができ、さらに、消去電圧の低電圧化も
可能な新規のフラッシュ型不揮発性半導体記憶装置およ
びその製造方法を提供することを目的とする。
課題を解決するもので、消去ゲート電極を有する３層Ｐ
Ｓ型フラッシュＥＥＰＲＯＭにおいて、セル面積を大幅
に縮小することができ、さらに、消去電圧の低電圧化も
可能な新規のフラッシュ型不揮発性半導体記憶装置およ
びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明のフラッシュ型不揮発性半導体記憶装置は、一
導電型半導体基板中にソース領域およびドレイン領域が
設けられ、前記ソース領域およびドレイン領域に挟ま
れ、前記ソース領域に接する所定のチャネル領域上に、
第１のゲート絶縁膜が形成されており、前記第１のゲー
ト絶縁膜の上に、消去ゲート電極を備え、前記ソース領
域およびドレイン領域に挟まれ、前記ドレイン領域に接
する所定の前記チャネル領域および前記消去ゲート電極
上に第２のゲート絶縁膜を介して、フローティングゲー
ト電極が形成されており、前記フローティングゲート電
極上に絶縁膜を介して、コントロールゲート電極を備え
ている。
に本発明のフラッシュ型不揮発性半導体記憶装置は、一
導電型半導体基板中にソース領域およびドレイン領域が
設けられ、前記ソース領域およびドレイン領域に挟ま
れ、前記ソース領域に接する所定のチャネル領域上に、
第１のゲート絶縁膜が形成されており、前記第１のゲー
ト絶縁膜の上に、消去ゲート電極を備え、前記ソース領
域およびドレイン領域に挟まれ、前記ドレイン領域に接
する所定の前記チャネル領域および前記消去ゲート電極
上に第２のゲート絶縁膜を介して、フローティングゲー
ト電極が形成されており、前記フローティングゲート電
極上に絶縁膜を介して、コントロールゲート電極を備え
ている。
【００１５】また、本発明は一導電型半導体基板中にソ
ース領域およびドレイン領域を形成する工程と、前記ソ
ース領域およびドレイン領域に挟まれ、前記ソース領域
に接する所定のチャネル領域上に、第１のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜の上に、消
去ゲート電極を形成する工程と、前記ソース領域および
ドレイン領域に挟まれ、前記ドレイン領域に接する所定
の前記チャネル領域および前記消去ゲート電極上に第２
のゲート絶縁膜を介して、フローティングゲート電極を
形成する工程と、前記フローティングゲート電極上に絶
縁膜を介して、コントロールゲート電極を形成する工程
を少なくとも含んでいる。
ース領域およびドレイン領域を形成する工程と、前記ソ
ース領域およびドレイン領域に挟まれ、前記ソース領域
に接する所定のチャネル領域上に、第１のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜の上に、消
去ゲート電極を形成する工程と、前記ソース領域および
ドレイン領域に挟まれ、前記ドレイン領域に接する所定
の前記チャネル領域および前記消去ゲート電極上に第２
のゲート絶縁膜を介して、フローティングゲート電極を
形成する工程と、前記フローティングゲート電極上に絶
縁膜を介して、コントロールゲート電極を形成する工程
を少なくとも含んでいる。
【００１６】また、本発明は一導電型半導体基板中にソ
ース領域およびドレイン領域を平行に形成する工程と、
前記ソース領域およびドレイン領域に直行するように素
子分離領域を形成する工程と、前記ソース領域、ドレイ
ン領域および素子分離領域とに挟まれ、前記ソース領域
に接する所定のチャネル領域上に、第１のゲート絶縁膜
となる酸化シリコン膜を形成する工程と、前記第１のゲ
ート絶縁膜および前記素子分離領域上に、消去ゲート電
極を形成する工程と、前記ソース領域、ドレイン領域お
よび素子分離領域に挟まれ、前記ドレイン領域に接する
所定のチャネル領域および消去ゲート電極上に第２のゲ
ート絶縁膜を介して、フローティングゲート電極を形成
する工程と、前記フローティングゲート電極上に絶縁膜
を介して、コントロールゲート電極を形成する工程とを
備え、前記消去ゲート電極の膜厚が、前記素子分離に用
いる酸化シリコン膜間の距離の１／２以上、１倍以下で
ある。
ース領域およびドレイン領域を平行に形成する工程と、
前記ソース領域およびドレイン領域に直行するように素
子分離領域を形成する工程と、前記ソース領域、ドレイ
ン領域および素子分離領域とに挟まれ、前記ソース領域
に接する所定のチャネル領域上に、第１のゲート絶縁膜
となる酸化シリコン膜を形成する工程と、前記第１のゲ
ート絶縁膜および前記素子分離領域上に、消去ゲート電
極を形成する工程と、前記ソース領域、ドレイン領域お
よび素子分離領域に挟まれ、前記ドレイン領域に接する
所定のチャネル領域および消去ゲート電極上に第２のゲ
ート絶縁膜を介して、フローティングゲート電極を形成
する工程と、前記フローティングゲート電極上に絶縁膜
を介して、コントロールゲート電極を形成する工程とを
備え、前記消去ゲート電極の膜厚が、前記素子分離に用
いる酸化シリコン膜間の距離の１／２以上、１倍以下で
ある。
【００１７】
【作用】本発明のごとき構造および製造方法によれば、
消去ゲート電極をフローティングゲート電極の下部に設
けることにより、消去ゲート電極によるセル面積の増大
がなくなる。このため消去ゲート電極を有するメモリセ
ルにおいて、セル面積の大幅な縮小をすることができ
る。また、消去ゲート電極の膜厚を素子分離に用いる酸
化シリコン膜間の距離の１／２以上、１倍以下とするこ
とにより、消去ゲート電極上に形成されたフローティン
グゲート電極の下部に突起部を形成することができる。
そのため、この突起部によりフローティングゲート電極
からの電子のトンネリング確率を高めることができ、消
去電圧を低くすることが可能となる。
消去ゲート電極をフローティングゲート電極の下部に設
けることにより、消去ゲート電極によるセル面積の増大
がなくなる。このため消去ゲート電極を有するメモリセ
ルにおいて、セル面積の大幅な縮小をすることができ
る。また、消去ゲート電極の膜厚を素子分離に用いる酸
化シリコン膜間の距離の１／２以上、１倍以下とするこ
とにより、消去ゲート電極上に形成されたフローティン
グゲート電極の下部に突起部を形成することができる。
そのため、この突起部によりフローティングゲート電極
からの電子のトンネリング確率を高めることができ、消
去電圧を低くすることが可能となる。
【００１８】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１９】図１は第１の実施例のフラッシュ型不揮発
性半導体記憶装置の断面図である。図１において、１１
は半導体基板、１２はドレイン領域、１３はソース領
域、１４はゲート絶縁膜、１５は消去ゲート電極、１６
はゲート絶縁膜および層間絶縁膜となる酸化シリコン
膜、１７はフローティングゲート電極、１８および１９
は層間絶縁膜、２０はコントロールゲート電極である。
性半導体記憶装置の断面図である。図１において、１１
は半導体基板、１２はドレイン領域、１３はソース領
域、１４はゲート絶縁膜、１５は消去ゲート電極、１６
はゲート絶縁膜および層間絶縁膜となる酸化シリコン
膜、１７はフローティングゲート電極、１８および１９
は層間絶縁膜、２０はコントロールゲート電極である。
【００２０】半導体基板１１には低濃度でＰ型半導体に
不純物を添加したものを用いる。半導体基板１１中には
ドレイン領域１２およびソース領域１３が形成されてい
る。ドレイン領域１２およびソース領域１３に挟まれた
ソース側の所定のチャネル領域上に、ゲート絶縁膜とな
る酸化シリコン膜１４を介してポリシリコン膜よりなる
消去ゲート電極１５が形成されている。ドレイン領域１
２およびソース領域１３に挟まれたドレイン側の所定の
チャネル領域上および消去ゲート電極１５上に、酸化シ
リコン膜１６を介して、フローティングゲート電極１７
が形成されている。コントロールゲート電極２０は、層
間絶縁膜１９を介してフローティングゲート電極１７上
を横切り、層間絶縁膜１８により消去ゲート電極１５か
ら分離されている。
不純物を添加したものを用いる。半導体基板１１中には
ドレイン領域１２およびソース領域１３が形成されてい
る。ドレイン領域１２およびソース領域１３に挟まれた
ソース側の所定のチャネル領域上に、ゲート絶縁膜とな
る酸化シリコン膜１４を介してポリシリコン膜よりなる
消去ゲート電極１５が形成されている。ドレイン領域１
２およびソース領域１３に挟まれたドレイン側の所定の
チャネル領域上および消去ゲート電極１５上に、酸化シ
リコン膜１６を介して、フローティングゲート電極１７
が形成されている。コントロールゲート電極２０は、層
間絶縁膜１９を介してフローティングゲート電極１７上
を横切り、層間絶縁膜１８により消去ゲート電極１５か
ら分離されている。
【００２１】次に、本発明の製造方法の実施例につい
て、図２〜図５の工程断面図を参照しながら説明する。
て、図２〜図５の工程断面図を参照しながら説明する。
【００２２】まず、図２に示すように、半導体基板１１
中に、フォトレジストをマスク（図示せず）として砒素
イオンを打ち込み、ドレイン領域１２およびソース領域
１３を形成する。次に、図３に示すように、半導体基板
１１を酸化してゲート絶縁膜となる酸化シリコン膜１４
を形成する。それから、半導体基板１１全面に燐をドー
プしたポリシリコン膜を約３００ｎｍの厚さに堆積形成
する。フォトレジストを用いた公知のエッチング技術を
用いてパターニングを行なって、消去ゲート電極１５を
形成する。
中に、フォトレジストをマスク（図示せず）として砒素
イオンを打ち込み、ドレイン領域１２およびソース領域
１３を形成する。次に、図３に示すように、半導体基板
１１を酸化してゲート絶縁膜となる酸化シリコン膜１４
を形成する。それから、半導体基板１１全面に燐をドー
プしたポリシリコン膜を約３００ｎｍの厚さに堆積形成
する。フォトレジストを用いた公知のエッチング技術を
用いてパターニングを行なって、消去ゲート電極１５を
形成する。
【００２３】次いで、図４に示すように、気相成長法に
より酸化シリコン膜を２０ｎｍの厚さに堆積形成し、酸
素雰囲気中で酸化する。こうしてゲート絶縁膜および層
間絶縁膜となる酸化シリコン膜１６を形成し、次に、全
面に燐をドープしたポリシリコン膜を３００ｎｍの厚さ
に堆積形成し、フォトレジストを用いた公知のエッチン
グ技術を用いてパターニングを行なって、フローティン
グゲート電極１７を形成する。
より酸化シリコン膜を２０ｎｍの厚さに堆積形成し、酸
素雰囲気中で酸化する。こうしてゲート絶縁膜および層
間絶縁膜となる酸化シリコン膜１６を形成し、次に、全
面に燐をドープしたポリシリコン膜を３００ｎｍの厚さ
に堆積形成し、フォトレジストを用いた公知のエッチン
グ技術を用いてパターニングを行なって、フローティン
グゲート電極１７を形成する。
【００２４】次に、図５に示すように、気相成長法によ
り、層間絶縁膜となる酸化シリコン膜を６００ｎｍの厚
さに堆積形成し、フローティングゲート電極１７の頂上
部に酸化シリコン膜がなくなるまで全面エッチングを行
ない、層間絶縁膜１８を形成する。次いで、気相成長法
によって、層間絶縁膜１９となる酸化シリコン膜を２０
ｎｍの厚さに堆積形成し、次に、全面に燐をドープした
ポリシリコン膜を３００ｎｍの厚さに堆積形成し、フォ
トレジストを用いた公知のエッチング技術を用いてパタ
ーニングをする。
り、層間絶縁膜となる酸化シリコン膜を６００ｎｍの厚
さに堆積形成し、フローティングゲート電極１７の頂上
部に酸化シリコン膜がなくなるまで全面エッチングを行
ない、層間絶縁膜１８を形成する。次いで、気相成長法
によって、層間絶縁膜１９となる酸化シリコン膜を２０
ｎｍの厚さに堆積形成し、次に、全面に燐をドープした
ポリシリコン膜を３００ｎｍの厚さに堆積形成し、フォ
トレジストを用いた公知のエッチング技術を用いてパタ
ーニングをする。
【００２５】このようにしてコントロールゲート電極２
０を形成することにより、図１に示すフラッシュ型不揮
発性半導体記憶装置を完成する。
０を形成することにより、図１に示すフラッシュ型不揮
発性半導体記憶装置を完成する。
【００２６】図６は本発明の第２の実施例の断面図であ
る。この実施例は、図４の層間絶縁膜１６を形成する工
程において、フォトレジストを用いた公知のエッチング
技術で層間絶縁膜１６の一部分を開口し、開口部に薄い
トンネリング用酸化シリコン膜を形成したものである。
る。この実施例は、図４の層間絶縁膜１６を形成する工
程において、フォトレジストを用いた公知のエッチング
技術で層間絶縁膜１６の一部分を開口し、開口部に薄い
トンネリング用酸化シリコン膜を形成したものである。
【００２７】以上のように構成された本実施例のフラッ
シュ型不揮発性半導体記憶装置において、消去ゲート電
極１５をフローティングゲート電極１７下部に形成する
ことにより、消去ゲート電極１５によるセル面積の増大
はなくなる。さらに、オーバーイレーズの問題を解決す
る選択トランジスタのゲート電極として消去ゲート電極
１５を用いることができ、３層ＰＳ型フラッシュＥＥＰ
ＲＯＭの高集積化、高性能化を図ることができる。
シュ型不揮発性半導体記憶装置において、消去ゲート電
極１５をフローティングゲート電極１７下部に形成する
ことにより、消去ゲート電極１５によるセル面積の増大
はなくなる。さらに、オーバーイレーズの問題を解決す
る選択トランジスタのゲート電極として消去ゲート電極
１５を用いることができ、３層ＰＳ型フラッシュＥＥＰ
ＲＯＭの高集積化、高性能化を図ることができる。
【００２８】次に、本発明の第３の実施例のフラッシュ
型不揮発性半導体記憶装置について、図７を参照しなが
ら説明する。図７（Ａ）は本実施例の平面図、図７
（Ｂ）は図７（Ａ）のＡ−Ａ線に沿った断面図、図７
（Ｃ）は図７（Ａ）のＢ−Ｂ線に沿った断面図である。
型不揮発性半導体記憶装置について、図７を参照しなが
ら説明する。図７（Ａ）は本実施例の平面図、図７
（Ｂ）は図７（Ａ）のＡ−Ａ線に沿った断面図、図７
（Ｃ）は図７（Ａ）のＢ−Ｂ線に沿った断面図である。
【００２９】本実施例において、半導体基板１１には低
濃度でＰ型半導体に不純物を添加したものを使用した。
半導体基板１１中にドレイン領域１２およびソース領域
１３が形成され、ドレイン領域１２およびソース領域１
３に挟まれたソース側の所定のチャネル領域上に、ゲー
ト絶縁膜となる酸化シリコン膜１４を介してポリシリコ
ン膜よりなる消去ゲート電極１５が形成されている。ド
レイン領域１２とソース領域１３とに挟まれたドレイン
側の所定のチャネル領域および消去ゲート電極１５上
に、酸化シリコン膜よりなる層間絶縁膜１６を介して、
フローティングゲート電極１７が形成されている。コン
トロールゲート電極２０は、酸化シリコン膜よりなる層
間絶縁膜１９を介してフローティングゲート電極１７上
を横切り、酸化シリコン膜よりなる層間絶縁膜１８によ
って消去ゲート電極１５からも分離されている。また、
フローティングゲート電極１７下部に突起部が形成され
た構造となっている。
濃度でＰ型半導体に不純物を添加したものを使用した。
半導体基板１１中にドレイン領域１２およびソース領域
１３が形成され、ドレイン領域１２およびソース領域１
３に挟まれたソース側の所定のチャネル領域上に、ゲー
ト絶縁膜となる酸化シリコン膜１４を介してポリシリコ
ン膜よりなる消去ゲート電極１５が形成されている。ド
レイン領域１２とソース領域１３とに挟まれたドレイン
側の所定のチャネル領域および消去ゲート電極１５上
に、酸化シリコン膜よりなる層間絶縁膜１６を介して、
フローティングゲート電極１７が形成されている。コン
トロールゲート電極２０は、酸化シリコン膜よりなる層
間絶縁膜１９を介してフローティングゲート電極１７上
を横切り、酸化シリコン膜よりなる層間絶縁膜１８によ
って消去ゲート電極１５からも分離されている。また、
フローティングゲート電極１７下部に突起部が形成され
た構造となっている。
【００３０】次に、図７に示すようなフローティングゲ
ート電極１７下部に突起部を形成する方法の実施例につ
いて、図８〜図１１の工程断面図を参照しながら説明す
る。図８〜図１１の（Ａ）は図７（Ｂ）に示した部分の
工程断面図、図８〜図１１の（Ｂ）は図７（Ｃ）に示し
た部分の工程断面図である。
ート電極１７下部に突起部を形成する方法の実施例につ
いて、図８〜図１１の工程断面図を参照しながら説明す
る。図８〜図１１の（Ａ）は図７（Ｂ）に示した部分の
工程断面図、図８〜図１１の（Ｂ）は図７（Ｃ）に示し
た部分の工程断面図である。
【００３１】まず、図８（Ａ）に示すように、半導体基
板１１中にフォトレジストをマスクとして砒素イオンを
打ち込み、ドレイン領域１２およびソース領域１３を形
成する。次に、図８（Ｂ）に示すように、気相成長法に
より酸化シリコン膜を約５００ｎｍの厚さに堆積形成
し、フォトレジストを用いた公知のエッチング技術によ
り、そのパターニングを行なう。次に、気相成長法によ
り酸化シリコン膜を約２００ｎｍの厚さに堆積形成し、
公知の異方性エッチング技術を用いて、先にパターニン
グされた酸化シリコン膜の側部に酸化シリコン膜の一部
分が側壁膜として残るようにエッチングする。こうして
素子分離に用いる酸化シリコン膜２１を形成する。
板１１中にフォトレジストをマスクとして砒素イオンを
打ち込み、ドレイン領域１２およびソース領域１３を形
成する。次に、図８（Ｂ）に示すように、気相成長法に
より酸化シリコン膜を約５００ｎｍの厚さに堆積形成
し、フォトレジストを用いた公知のエッチング技術によ
り、そのパターニングを行なう。次に、気相成長法によ
り酸化シリコン膜を約２００ｎｍの厚さに堆積形成し、
公知の異方性エッチング技術を用いて、先にパターニン
グされた酸化シリコン膜の側部に酸化シリコン膜の一部
分が側壁膜として残るようにエッチングする。こうして
素子分離に用いる酸化シリコン膜２１を形成する。
【００３２】次に、図９（Ａ），（Ｂ）に示すように、
半導体基板１１を酸化してゲート絶縁膜となる酸化シリ
コン膜１４を形成する。素子分離に用いる酸化シリコン
膜２１の間のスペースが埋まるように全面に燐をドープ
したポリシリコン膜を約３００ｎｍの厚さに堆積形成す
る。この後、フォトレジストを用いた公知のエッチング
技術を用いて、パターニングを行ない、消去ゲート電極
１５を形成する。この消去ゲート電極１５の膜厚は、素
子分離に用いる酸化シリコン膜２１間の距離の１／２以
上、１倍以下の厚さにする必要がある。本実施例では、
素子分離に用いる酸化シリコン膜間の距離を５００ｎ
ｍ、消去ゲート電極の膜厚を３００ｎｍとした。
半導体基板１１を酸化してゲート絶縁膜となる酸化シリ
コン膜１４を形成する。素子分離に用いる酸化シリコン
膜２１の間のスペースが埋まるように全面に燐をドープ
したポリシリコン膜を約３００ｎｍの厚さに堆積形成す
る。この後、フォトレジストを用いた公知のエッチング
技術を用いて、パターニングを行ない、消去ゲート電極
１５を形成する。この消去ゲート電極１５の膜厚は、素
子分離に用いる酸化シリコン膜２１間の距離の１／２以
上、１倍以下の厚さにする必要がある。本実施例では、
素子分離に用いる酸化シリコン膜間の距離を５００ｎ
ｍ、消去ゲート電極の膜厚を３００ｎｍとした。
【００３３】次いで、図１０（Ａ），（Ｂ）に示すよう
に、気相成長法により酸化シリコン膜を２０ｎｍの厚さ
に堆積形成し、ゲート絶縁膜および層間絶縁膜となる酸
化シリコン膜１６を形成する。次に、全面に燐をドープ
したポリシリコン膜を３００ｎｍの厚さに堆積形成し、
フォトレジストを用いた公知のエッチング技術を用いて
パターニングを行ない、フローティングゲート電極１７
を形成する。
に、気相成長法により酸化シリコン膜を２０ｎｍの厚さ
に堆積形成し、ゲート絶縁膜および層間絶縁膜となる酸
化シリコン膜１６を形成する。次に、全面に燐をドープ
したポリシリコン膜を３００ｎｍの厚さに堆積形成し、
フォトレジストを用いた公知のエッチング技術を用いて
パターニングを行ない、フローティングゲート電極１７
を形成する。
【００３４】次に、図１１（Ａ），（Ｂ）に示すよう
に、気相成長法により酸化シリコン膜を６００ｎｍの厚
さに堆積形成し、フローティングゲート電極１７の頂上
部に酸化シリコン膜がなくなるまで全面エッチングを行
なう。次に層間絶縁膜１８を形成し、次いで、気相成長
法により酸化シリコン膜を２０ｎｍの厚さに堆積形成し
て、層間絶縁膜１９を形成する。次に、全面に燐をドー
プしたポリシリコン膜を３００ｎｍの厚さに堆積形成
し、フォトレジストを用いた公知のエッチング技術を用
いてパターニングを行なう。このようにしてコントロー
ルゲート電極２０を形成する。
に、気相成長法により酸化シリコン膜を６００ｎｍの厚
さに堆積形成し、フローティングゲート電極１７の頂上
部に酸化シリコン膜がなくなるまで全面エッチングを行
なう。次に層間絶縁膜１８を形成し、次いで、気相成長
法により酸化シリコン膜を２０ｎｍの厚さに堆積形成し
て、層間絶縁膜１９を形成する。次に、全面に燐をドー
プしたポリシリコン膜を３００ｎｍの厚さに堆積形成
し、フォトレジストを用いた公知のエッチング技術を用
いてパターニングを行なう。このようにしてコントロー
ルゲート電極２０を形成する。
【００３５】以上の工程で図７に示すフラッシュ型不揮
発性半導体記憶装置が完成する。以上のように構成され
た本実施例のフラッシュ型不揮発性半導体記憶装置にお
いては、酸化シリコン膜１６を介して消去ゲート電極１
５上に形成されたフローティングゲート電極１７の下部
の形状が尖っているために、フローティングゲート電極
に蓄積されている電子を消去ゲート電極１５に引き抜く
場合、電子のトンネリング確率を高めることができ、消
去ゲート電極１５に印加する電圧を低くすることができ
る。
発性半導体記憶装置が完成する。以上のように構成され
た本実施例のフラッシュ型不揮発性半導体記憶装置にお
いては、酸化シリコン膜１６を介して消去ゲート電極１
５上に形成されたフローティングゲート電極１７の下部
の形状が尖っているために、フローティングゲート電極
に蓄積されている電子を消去ゲート電極１５に引き抜く
場合、電子のトンネリング確率を高めることができ、消
去ゲート電極１５に印加する電圧を低くすることができ
る。
【００３６】
【発明の効果】本発明は、フラッシュ型不揮発性半導体
記憶装置において、消去ゲート電極をフローティングゲ
ート電極下部に形成しているため、セル面積を縮小する
ことができ、高集積化を図ることができ、さらに、消去
ゲート電極上に形成されたフローティングゲート電極の
下部の形状が尖っているために、電子のトンネリング確
率を高めることができ、消去電圧を低くすることが可能
となり、フラッシュ型不揮発性半導体記憶装置の高集積
化および高性能化に大きく寄与するものである。
記憶装置において、消去ゲート電極をフローティングゲ
ート電極下部に形成しているため、セル面積を縮小する
ことができ、高集積化を図ることができ、さらに、消去
ゲート電極上に形成されたフローティングゲート電極の
下部の形状が尖っているために、電子のトンネリング確
率を高めることができ、消去電圧を低くすることが可能
となり、フラッシュ型不揮発性半導体記憶装置の高集積
化および高性能化に大きく寄与するものである。
【図１】本発明における第１の実施例のフラッシュ型不
揮発性半導体記憶装置の断面図
揮発性半導体記憶装置の断面図
【図２】図１に示した実施例の製造工程断面図
【図３】図１に示した実施例の製造工程断面図
【図４】図１に示した実施例の製造工程断面図
【図５】図１に示した実施例の製造工程断面図
【図６】本発明の第２の実施例のフラッシュ型不揮発性
半導体記憶装置の断面図
半導体記憶装置の断面図
【図７】（Ａ）は本発明における第３の実施例のフラッ
シュ型不揮発性半導体記憶装置の平面図 （Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図 （Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図
シュ型不揮発性半導体記憶装置の平面図 （Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図 （Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図
【図８】（Ａ）は図７（Ｂ）に示した部分の製造工程断
面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
【図９】（Ａ）は図７（Ｂ）に示した部分の製造工程断
面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
【図１０】（Ａ）は図７（Ｂ）に示した部分の製造工程
断面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
断面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
【図１１】（Ａ）は図７（Ｂ）に示した部分の製造工程
断面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
断面図 （Ｂ）は図７（Ｃ）に示した部分の製造工程断面図
【図１２】従来のフラッシュ型不揮発性半導体記憶装置
の一例の断面図
の一例の断面図
【図１３】（Ａ）は従来のフラッシュ型不揮発性半導体
記憶装置の他の例の平面図 （Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図 （Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図
記憶装置の他の例の平面図 （Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図 （Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図
１１ 半導体基板 １２ ドレイン領域 １３ ソース領域 １４ ゲート絶縁膜 １５ 消去ゲート電極 １６ 酸化シリコン膜 １７ フローティングゲート電極 １８，１９ 層間絶縁膜 ２０ コントロールゲート電極 ２１ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 一導電型半導体基板中にソース領域およ
びドレイン領域が設けられ、前記ソース領域および前記
ドレイン領域に挟まれ、前記ソース領域に接する所定の
チャネル領域上に第１のゲート絶縁膜が形成されてお
り、前記第１のゲート絶縁膜の上に消去ゲート電極を備
え、前記ソース領域および前記ドレイン領域に挟まれ、
前記ドレイン領域に接する所定の前記チャネル領域上、
および前記消去ゲート電極上に、第２のゲート絶縁膜を
介してフローティングゲート電極で形成されており、前
記フローティングゲート電極上に絶縁膜を介してコント
ロールゲート電極を備えたことを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】 一導電型半導体基板中にソース領域およ
びドレイン領域を形成する工程と、前記ソース領域およ
び前記ドレイン領域に挟まれ、前記ソース領域に接する
所定のチャネル領域上に、第１のゲート絶縁膜を形成す
る工程と、前記第１のゲート絶縁膜の上に消去ゲート電
極を形成する工程と、前記ソース領域およびドレイン領
域に挟まれ、前記ドレイン領域に接する所定の前記チャ
ネル領域上、および前記消去ゲート電極上に第２のゲー
ト絶縁膜を介して、フローティングゲート電極を形成す
る工程と、前記フローティングゲート電極上に絶縁膜を
介してコントロールゲート電極を形成する工程を少なく
とも含むことを特徴とするフラッシュ型不揮発性半導体
記憶装置の製造方法。 - 【請求項３】 一導電型半導体基板中にソース領域およ
びドレイン領域を平行に形成する工程と、前記ソース領
域および前記ドレイン領域に直行するように素子分離領
域を形成する工程と、前記ソース領域、ドレイン領域お
よび素子分離領域とに挟まれ、前記ソース領域に接する
所定の第１のチャネル領域上に、第１のゲート絶縁膜と
なる酸化シリコン膜を形成する工程と、前記第１のゲー
ト絶縁膜および前記素子分離領域上に、消去ゲート電極
を形成する工程と、前記ソース領域、ドレイン領域およ
び素子分離領域に挟まれ、前記ドレイン領域に接する所
定のチャネル領域および消去ゲート電極上に第２のゲー
ト絶縁膜を介して、フローティングゲート電極を形成す
る工程と、前記フローティングゲート電極上に絶縁膜を
介して、コントロールゲート電極を形成する工程とを備
え、前記消去ゲート電極の膜厚が、前記素子分離に用い
る酸化シリコン膜間の距離の１／２以上、１倍以下であ
ることを特徴とするフラッシュ型不揮発性半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228573A JPH0786439A (ja) | 1993-09-14 | 1993-09-14 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228573A JPH0786439A (ja) | 1993-09-14 | 1993-09-14 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786439A true JPH0786439A (ja) | 1995-03-31 |
Family
ID=16878485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228573A Pending JPH0786439A (ja) | 1993-09-14 | 1993-09-14 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158857A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1993
- 1993-09-14 JP JP5228573A patent/JPH0786439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158857A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100468745B1 (ko) | 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 | |
| JP4262314B2 (ja) | Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 | |
| US6101128A (en) | Nonvolatile semiconductor memory and driving method and fabrication method of the same | |
| US6803276B2 (en) | Semiconductor device having a flash memory cell and fabrication method thereof | |
| US5120672A (en) | Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region | |
| US5150179A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same | |
| US5708285A (en) | Non-volatile semiconductor information storage device | |
| US6914290B2 (en) | Split-gate type nonvolatile memory devices | |
| US20040256657A1 (en) | [flash memory cell structure and method of manufacturing and operating the memory cell] | |
| JP2004503113A (ja) | 半導体不揮発性メモリデバイス | |
| JP3397903B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100364040B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US5422292A (en) | Process for fabricating split gate flash EEPROM memory | |
| US5863822A (en) | Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates | |
| JPH1140784A (ja) | 不揮発性メモリ装置の製造方法 | |
| KR100264929B1 (ko) | 고밀도 eeprom 셀의 제조방법 | |
| US20040121545A1 (en) | Method to fabricate a square word line poly spacer | |
| US6680507B2 (en) | Dual bit isolation scheme for flash memory devices having polysilicon floating gates | |
| JP2001284555A (ja) | 不揮発性半導体記憶装置、その読み出し及び書き込み方法、その製造方法 | |
| JP2007142468A (ja) | 半導体装置 | |
| US6355514B1 (en) | Dual bit isolation scheme for flash devices | |
| JPH0794686A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0851164A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100267870B1 (ko) | 비휘발성 반도체 메모리와 그의 구동방법 및 제조방법 | |
| JPH0786439A (ja) | 不揮発性半導体記憶装置およびその製造方法 |