JPH08125668A

JPH08125668A - Ａｔｍインタフェースおよびシェーピング方法

Info

Publication number: JPH08125668A
Application number: JP19284495A
Authority: JP
Inventors: Ko Kawabata; 香河端; 晶彦 ▲高▼瀬; Masahiko Takase; Tatsuo Mochinaga; 辰雄持永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-02
Filing date: 1995-07-28
Publication date: 1996-05-17
Anticipated expiration: 2015-07-28
Also published as: JP3602893B2

Abstract

(57)【要約】【目的】ＶＰＩ対応にセル送出間隔を制御すると共に、
ＶＣＩ毎のセル送出間隔を制御可能なシェーピング方法
とＡＴＭインタフェースを提供する。【構成】ＶＰＩ毎に出力インタフェース速度を基準とし
たピークセル間隔を求め、ＶＣＩ毎にＶＰＩのピークセ
ル間隔を基準とした時刻に従って相対的な送出時刻を計
算した後、出力インタフェース速度を基準としたセル送
出時刻を決定し、セルバッファよりセルを送出する。【効果】複数のＶＰやＶＣが多重化された伝送路上で、
ＶＰＩ毎、ＶＣＩ毎の申告トラヒックに従ったセル送出
制御を行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期転送モード（Ａ
ＴＭ：Asynchronous Transfer Mode）網のためのインタ
フェース装置およびトラヒック制御方法に関し、特に、
申告トラヒックに従ってセルを送出制御するためのシェ
ーピング技術に関するものである。

【０００２】

【従来の技術】ＡＴＭ交換方式のネットワークでは、セ
ルと呼ばれる固定長パケットを用いることによって、複
数のコネクションでネットワークリソースを共有し、高
速かつ効率的な伝送を可能としている。セルは、例え
ば、５バイトのヘッダ部と４８バイトの情報部とからな
る５３バイト長で構成され、上記ヘッダ部には、仮想パ
ス（以下、ＶＰという）の識別子ＶＰＩと、上記ＶＰに
多重化される仮想チャネル（以下、ＶＣという）の識別
子ＶＣＩとを含む。

【０００３】ＡＴＭ網のトラヒック制御に関しては、例
えばITU-T、Draft RecommendationI.373において、発呼
時に、呼設定すべきトラヒックについて、ユーザ（発信
元装置）から通信速度や通信品質などのトラヒックパラ
メータを申告させ、この申告パラメータに基づいて各コ
ネクション毎にリソースを割り付ける「コネクション受
付制御」と、通信品質を保証するために入力セルの状態
を監視しておき、申告トラヒックに違反して送出された
セルについては、マーキングやセル廃棄等の対策をとる
「使用量パラメータ制御（以下、ＵＰＣという）」につ
いて記載されている。

【０００４】ユーザ端末やユーザ網インタフェース装置
（以下、ＵＮＩという）が備えるＡＴＭインタフェース
では、上述したＵＰＣによるセル廃棄を避けるために、
トラヒック制御機能として、申告トラヒックに違反しな
いようにセルをＡＴＭ網に出力するための「シェーピン
グ機能」が必要となる。上記文献には、ＵＰＣに適用可
能なシェーピング制御アルゴリズムとして、リーキーバ
ケットアルゴリズムと、バーチャルスケジューリングア
ルゴリズムが挙げられている。トラヒック制御に関する
他の従来技術として、例えば、特開平５−１３０１３６
号公報には、図１２に示す装置構成によってＵＰＣとシ
ェーピングを行なうようにした「伝送ビットレートの監
視方法」が提案されている。

【０００５】ここで、シェーピング機能にのみに着目し
て説明すると、図１２の構成では、ユーザ装置から送出
され、例えばＡＴＭ多重化装置を経由したセルが装置５
００に到来すると、ヘッダ識別部５０１が、入力セルの
ＶＣＩを識別してこれを時刻計算部５０２に通知すると
共に、上記入力セルをメモリ装置５０３に渡す。時刻計
算部５０２は、ＶＣＩ毎に予め申告されたトラヒックを
守るように、リーキーバケットアルゴリズムを用いて、
上記メモリ装置内におけるセルの待ち時間Ｄを計算す
る。メモリ装置５０３に蓄積された入力セルは、それぞ
れの待ち時間Ｄが経過した時点、上記時刻計算部５０２
からの指示に応答してメモリ装置から読み出され、出力
線ｒに送出される。

【０００６】

【発明が解決しようとする課題】然るに、ＡＴＭ網を構
成している各交換機は、ＶＰ単位で帯域管理を行なって
いるため、各ユーザが公衆ＡＴＭ網を利用する場合に
は、ＶＣＩ対応のトラヒックのみならず、ＶＰＩ対応の
トラヒックも申告しておく必要がある。しかしながら、
従来のシェーピング制御では、ＶＣＩ毎に申告トラヒッ
クに従ったセル出力制御を行っているため、例えば、出
力インタフェース速度に比べてＶＰＩ対応の申告ピーク
レートが遅い場合、ＶＣＩに関して申告トラヒックが守
られていても、ＶＰＩ毎に観測するとセル送出間隔が申
告ピークレートより速くなり、結果的に申告トラヒック
に違反する場合がある。

【０００７】図１３は、従来のシェーピング制御による
セルの送出間隔の１例を示す。図において、「ＴＡ」は
ＶＰＩ＝「Ａ」をもつ仮想パスにおける申告ピーク間
隔、Ｔ（ａ）とＴ（ｂ）は、それぞれ上記仮想パス上に
形成されたＶＣＩ＝「ａ」およびＶＣＩ＝「ｂ」をもつ
仮想チャネルの申告ピーク間隔を示す。また、６０１と
６０２は、ＶＣＩ＝「ａ」の仮想チャネルに属したセ
ル、６１１と６１２はＶＣＩ＝「ｂ」の仮想チャネルに
属したセルを示す。図示した例では、セル６０１と６０
２と間の送出間隔、およびセル６１１と６１２の送出間
隔は、それぞれの申告値Ｔ（ａ）、Ｔ（ｂ）を満たして
いる。しかしながら、仮想パスを単位として、ＶＰＩ＝
「Ａ」をもつセルの間隔を観測すると、セル６０２と６
１２の送出間隔は、申告ピーク間隔ＴＡに違反してい
る。

【０００８】本発明の目的は、一つの仮想パス上に複数
の仮想チャネルが形成されるＡＴＭネットワークにおけ
る改良されたシェーピング方法およびＡＴＭインターフ
ェイスを提供することにある。本発明の他の目的は、Ｖ
ＰＩとＶＣＩの両方で申告トラヒックを満足できるシェ
ーピング方法およびＡＴＭインターフェイスを提供する
ことにある。本発明の更に他の目的は、１つの物理的な
回線上に複数のＶＰが多重化されるネットワークに適用
されるＡＴＭインターフェイス装置、あるいはＶＰＩ対
応の申告ピークレートが出力回線速度に比べて遅いよう
な入力セルを扱うＡＴＭインターフェイス装置におい
て、ＶＰＩ／ＶＣＩ毎の申告トラヒックとＶＰＩの申告
ピークレートとに応じてセル送出間隔を制御できるシェ
ーピング方法および制御装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明による伝送路へのセルの送出間隔を制御する
ためのシェーピング方法は、入力セルをバッファメモリ
に一時的に蓄積しておき、上記入力セルが属するグルー
プの識別子と対応して予め申告されているトラヒック条
件と、上記入力セルが属するサブグループの識別子と対
応して予め申告されているトラヒック条件との両方の条
件に応じて、該入力セルの送出時刻を決定する第１ステ
ップと、上記セルの送出時刻を先着セルに割り当て済の
送出時刻と比較し、もし、送出時刻が重なった場合は上
記第１ステップで決定した送出時刻を修正した後、上記
送出時刻と上記入力セルの識別情報との対応関係を記憶
しておく第２ステップと、上記第２ステップで記憶され
たセル識別子と送出時刻の対応関係に基づいて、上記バ
ッファメモリに蓄積されたセルを送出時刻順に読み出
し、出力回線に送出する第３ステップとからなることを
特徴とする。

【００１０】また、本発明によるＡＴＭインターフェイ
スは、入力線から入力された複数のＡＴＭセルを一時的
に蓄積するためのバッファメモリと、上記バッファメモ
リへのセルの書き込みと、該バッファメモリから上記出
力線へのセルの読み出しを行うための制御手段とを備
え、上記制御手段が、入力セルの属するグループ別およ
びサブグループ別に予め申告されたトラヒック条件に対
応して求められた制御パラメータを記憶するための第１
のテーブル手段と、上記出力線上でのタイムスロット対
応に空き状態を記憶するための第２のテーブル手段と、
上記入力線からセルが到着した時、上記第１のテーブル
手段に記憶された当該セルの属するグループおよびサブ
グループ対応の制御パラメータに基づいて、当該セルの
送出タイミングを求め、上記第２のテーブル手段を参照
して、上記送出タイミングと対応させるべき空き状態の
送出タイムスロットを決定し、上記バッファメモリに蓄
積された該当セルを上記送出タイムスロットのタイミン
グで上記出力線に読み出すためのアクセス手段とを有す
ることを特徴とする。更に具体的に言うと、上記グルー
プには、例えば、伝送路上に多重化して形成される仮想
パス（ＶＰ）が該当し、上記サブグループには、各仮想
パス上に多重化して形成される仮想チャネル（ＶＣ）が
該当する。また、上記第１のテーブル手段に記憶する制
御パラメータは、例えば、各グループ（仮想パス識別
子：ＶＰＩ）毎に申告ピークレートと対応したピークセ
ル間隔、および、各サブグループ（仮想チャネル識別
子：ＶＣＩ）毎に申告トラヒックに対応したピークセル
間隔である。

【００１１】本発明の好ましい実施例では、出力インタ
フェース速度で１セル転送するのにかかる時間を１単位
としてセル到着時刻およびセル送出タイムスロットを管
理する。この場合、上記第１のテーブル手段には、上記
各グループ（仮想パス識別子：ＶＰＩ）毎のピークセル
間隔が、上記出力インタフェース速度での１セル転送時
間を１単位とする値で記憶され、各サブグループ（仮想
チャネル識別子：ＶＣＩ）毎のピークセル間隔が、該当
グループ（ＶＰＩ）のピークセル間隔を１単位とする値
で記憶される。また、セル到着時には、サブグループ
（ＶＣＩ）毎の制御パラメータに従って、上記ＶＰＩの
ピークセル間隔を１単位として相対的なセル送出時刻が
算出され、第２のテーブル手段を参照して、空き状態の
タイムスロットの中から、上記相対セル送出時刻と対応
させるべきセル送出タイムスロットが選択される。

【００１２】上記構成によれば、第２のテーブル手段に
他のセルによるタイムスロットの使用状態（空き状態）
が記憶してあるため、相対セル送出時刻が、仮に同一グ
ループ内の他のサブグループに属するセルあるいは他の
グループに属したセルの相対セル送出時刻（タイムスロ
ット）と競合していた場合、時刻を後にずらして他のセ
ルと競合しない新たな相対セル送出時刻に変更すること
ができる。上記第２のテーブルは、例えば、グループ毎
に相対セル送出時刻の空き状態を記憶するために利用す
る時刻（タイムスロット）対応の複数のビット位置から
なる第１ビットマップと、全グループに共通してタイム
スロット空き状態を記憶するために利用する複数のビッ
ト位置からなる第２ビットマップとに分けて構成しても
よい。

【００１３】

【作用】本発明によれば、ＶＰＩ毎のピークセル間隔を
守った形で各ＶＣＩ毎の申告パラメータに従ったセル送
出時刻（タイムスロット）を決定でき、制御パラメータ
から求めた送出時刻が他のセルの送出時刻と競合時した
場合でも、空き状態の時刻（タイムスロット）の中から
ＶＰＩ毎の申告されたピークセル間隔に違反しない範囲
で送出タイミングを決定できるため、この送出タイミン
グでバッファメモリからのセルの読み出しを行うことに
よって、ＶＰＩ毎、ＶＣＩ毎のシェーピングを実現でき
る。

【００１４】

【実施例】図２の（ａ）、（ｂ）は、本発明によるＡＴ
Ｍインタフェース１ａ〜１ｃを適用した通信システムの
構成の１例を示す。図２において、（ａ）は、ＡＴＭイ
ンタフェース１ａ〜１ｂが、構内ＡＴＭ交換機２と広域
ＡＴＭ網との間に適用された例である。ＡＴＭインター
フェイス１ａは、ＡＴＭ交換機２の１つの出力回線４ａ
と広域ＡＴＭ網の１つの入力線（加入者線）５ａとの間
に接続され、出力回線４ａが広域ＡＴＭ網入力線５ａの
インタフェース速度ｒ’と同等、もしくはそれ以上のイ
ンタフェース速度ｒを有し、ＡＴＭインタフェース１ａ
は、ＡＴＭ交換機２から出力回線４ａに出力された同一
ＶＰに属したセルを入力線５ａに中継する。

【００１５】ＡＴＭインタフェース１ｂは、ＡＴＭ交換
機２の１つの出力回線４ｂと広域ＡＴＭ網の複数の入力
線５ｂ−１〜５ｂ−Ｎとの間に接続され、ＡＴＭ交換機
２から出力回線４ｂに多重化して出力されたＶＰの異な
る複数セルを受取り、これらをＶＰ対応の入力線５ｂ−
１〜５ｂ−Ｎに分配動作する。図２の（ｂ）は、ＡＴＭ
インタフェース１ｃが、ユーザ構内のＡＴＭ多重化装置
３と広域ＡＴＭ網との間に接続された例を示す。ＡＴＭ
インタフェース１ｃは、多重化装置３から出力回線４ｃ
に多重化して出力されたＶＰの異なる複数のセルを受信
し、広域ＡＴＭ網への入力線５ｃに中継する。この場
合、出力回線４ｃと広域ＡＴＭ網の入力線５ｃは同一の
インタフェース速度をもつ。

【００１６】図３は、同一ＶＰのセルをシェーピングす
るＡＴＭインタフェース１ａの機能ブロックを示す。図
３の（ａ）は、回線４ａからインタフェース速度ｒで受
信された入力セルを、ＦＩＦＯ等のバッファメモリを用
いた速度変換手段１１ａによって出力側インターフェイ
ス速度ｒ’に変換した後、ＶＰＩ毎の申告トラヒックに
従うＶＰシェーピング機能とＶＣＩ毎の申告トラヒック
に従うＶＣシェーピング機能とを備えたシェーピング手
段１０ａによってシェーピングし、回線５ａに出力する
ようにした構成を示す。図３の（ｂ）は、速度変換用の
バッファと、ＶＰシェーピングおよびＶＣシェーピング
に用いるバッファとを共用し、速度変換機能を備えたシ
ェーピング回路１０ｂによって回線４ａからの受信セル
を処理するようにした構成を示す。

【００１７】図４は、入力セルをＶＰ対応の複数の回線
に分離するＡＴＭインタフェース１ｂの機能ブロックを
示す。図４の（ａ）は、回線４ｂから受信したインタフ
ェース速度ｒの入力セルを分離回路（セレクタ）１２ａ
でＶＰＩ別に振り分け、ＶＰＩ対応に設けた速度変換手
段１１ｂ−１〜１１ｂ−Ｎによって速度ｒ'１〜ｒ'Ｎの
セル流に変換した後、シェーピング回路１０ｃ−１〜１
０ｃ−Ｎによって、ＶＣシェーピングとＶＰシェーピン
グとを同時に行ない、シェーピングされたセルを回線５
ｂ−１〜５ｂ−Ｎに出力するようにした構成を示す。図
４の（ｂ）は、分離回路１２ｂでＶＰＩ別に振り分けら
れたセルを、ＶＰＩ対応に設けられた速度変換機能を備
えるシェーピング回路１０ｄ−１〜１０ｄ−Ｎに入力
し、速度変換と同時に、ＶＰシェーピングとＶＣシェー
ピングを行った後、ＶＰＩ対応の回線５ｂ−１〜５ｂ−
Ｎに出力するようにした構成を示す。図４の（ｃ）は、
回線４ｂからの入力セルをシェーピング回路１０ｅによ
って、ＶＰシェーピングとＶＣシェーピングした後に、
分離回路１２ｃでＶＰＩ対応の回線５ｂ−１〜５ｂ−Ｎ
に振り分けるようにした構成を示す。

【００１８】図５は、回線４ｃから多重化して入力され
た複数ＶＰの入力セルを回線５ｃに多重化して出力する
ＡＴＭインタフェース１ｃの機能ブロックを示す。この
場合、回線４ｃから受信したセルは、シェーピング回路
１０ｆによって、ＶＰシェーピングとＶＣシェーピング
を施された後、入力回線４ｃと同一のインターフェイス
速度ｒで回線５ｃに出力される。

【００１９】次に、シェーピング回路１０の構成につい
て説明する。ここでは、異なる複数ＶＰの入力セルを扱
うシェーピング回路１０ｅ、１０ｆの構成について説明
するが、同一ＶＰの入力セルを扱うシェーピング回路１
０ｂ、１０ｄ、および速度変換用のバッファを別に備え
るシェーピング回路１０ａ、１０ｃの構成は、以下に説
明する回路構成から容易に得られるため、説明を省略す
る。

【００２０】図１は、シェーピング手段１０の構成の１
例を示すブロック図である。シェーピング回路１０は、
入力セルを一時的に蓄積するためのセルバッファ２０
と、入力セルのヘッダに含まれるＶＰＩ／ＶＣＩを識別
するためのヘッダ識別部３０と、入力セルの送出時刻
（送出タイムスロット）を算出するための送出時刻計算
部４０と、上記送出時刻計算部４０で算出された送出時
刻に対応する空き時刻（空きタイムスロット）を検索す
るための空き時刻検索部５０と、セルバッファ２０への
セルの書き込み、および読み出しを制御するためのバッ
ファ制御部６０と、コネクション別の申告トラヒックや
セル送出時刻等の各種パラメータを記憶するためのパラ
メータテーブル７０と、送出時刻の状態（空き／塞がり
状態）を示す状態情報を記憶するための検索テーブル８
０と、セルバッファ６０から読み出すべきセルのバッフ
ァの番号（バッファアドレス）を記憶するためのセル出
力リスト９０とから構成される。

【００２１】回線４からインタフェース速度ｒで入力さ
れたセルは、セルバッファ２０に順次に書き込まれ、送
出時刻が来る迄、一時的に蓄積される。この時、ヘッダ
識別部３０によって、受信セルのヘッダに含まれるＶＰ
Ｉ／ＶＣＩが識別され、識別されたＶＰＩ／ＶＣＩがバ
ス５を介して送出時刻計算部４０に通知される。送出時
刻計算部４０は、予めパラメータテーブル７０に記憶し
てあるパラメータを使って、ＶＰＩ別、ＶＣＩ別の申告
トラヒックにセル流となるように、上記入力の送出時刻
を計算し、計算結果（送出時刻）をバス６を介して空き
時刻検索部５０に通知する。空き時刻検索部５０は、検
索テーブル７０を参照して、上記送出時刻計算部４０か
ら通知された送出時刻またはそれ以降の時間帯でのセル
送出が可能な空き時刻（タイムスロット）を検索し、検
出された空き時刻をバス７を介してバッファ制御部６０
に通知する。

【００２２】バッファ制御部６０は、セル出力リスト９
０中の上記空き時刻（タイムスロット）に対応したエン
トリに、上記空き時刻で送出すべきセルの識別情報（例
えば、上記セルの蓄積一を示すバッファアドレスまたは
セルバッファ番号）を登録する。上記バッファ制御部６
０は、インタフェース速度ｒ’をもつ出力回線５上の各
タイムスロットで、セル出力リスト９０からそのタイム
スロットと対応するセル識別情報を読み出し、該セル識
別情報に基づいて、セルバッファ２０からセルを読み出
し、回線５に出力する。

【００２３】図６は、送出時刻計算部４０が参照するパ
ラメータテーブル７０の内容の１例を示す。パラメータ
テーブル７０は、ＶＰＩ対応に、インタフェース速度
ｒ’を基準にして表されたピークセル間隔Ｔを記憶する
ための第１のパラメータテーブル７１と、ＶＰＩ／ＶＣ
Ｉ対応に、各ＶＰＩのピークレートを基準にして表され
たピークセル間隔Ｔ’と、理想的な送出時刻ｔｎ’を記
憶するための第２のパラメータテーブル７２とからな
る。ここでは、セルの到着時刻をインタフェース速度
ｒ’における１セルの転送時間を１単位として表し、１
例として、ＶＰＩ＝「１」、「Ａ」、「Ｎ」の申告トラ
ヒック（ピークレート）がそれぞれ「ｒ’１」、「ｒ’
Ａ」、「ｒ’Ｎ」であり、ＶＰＩ／ＶＣＩ＝（１）、
（ａ）、（Ｎ）の申告トラヒック（ピークレート）がそ
れぞれ「Ｐ（１）」、「Ｐ（ａ）」、「Ｐ（ｍ）」の場
合のピークセル間隔を示している。なお、シェーピング
回路１０に供給される入力セルが全て同一のＶＰＩをも
つ場合は、上記第１パラメータテーブル７１に代えて、
１つのピークセル間隔を記憶するレジスタを適用でき
る。

【００２４】図７は、上記パラメータテーブル７０を参
照して行なわれる送出時刻の計算手順を示すフローチャ
ートである。ここで、セルの到着時刻をタイマが示す現
在時刻ｔａとし、ヘッダ識別部３０から通知されるＶＰ
Ｉの値を「Ａ」、ＶＰＩ／ＶＣＩの値を「（ａ）」とす
ると、送出時刻計算部４０は、バス５を介してヘッダ識
別部３０からＶＰＩ、ＶＣＩを受け取ると（ステップ１
０１）、上記ＶＰＩの値「Ａ」をアドレスとして第１パ
ラメータテーブル７１をアクセスし、ＶＰＩに対応する
ピークセル間隔「ＴＡ」を読み取り、到着時刻ｔａをピ
ークレートにおけるセル送出タイミングを単位とした値
に変換するために、上記到着時刻ｔａをＴＡで割り、こ
れを制御用の到着時刻「ｔａ'Ａ」とする（ステップ１
０２）。

【００２５】次に、ＶＰＩ／ＶＣＩ（＝（ａ））をアド
レスとして第２パラメータテーブル７２をアクセスし、
上記ＶＰＩ／ＶＣＩと対応する理想送出時刻「ｔｎ'
(ａ）」を読み取って、上記「ｔａ'Ａ」と比較する（ス
テップ１０３）。理想送出時刻「ｔｎ'(ａ）」が到着時
刻「ｔａ'Ａ」より早い場合（ｔｎ'(ａ）＜ｔａ'Ａ）
は、理想送出時刻ｔｎ'(ａ）＝ｔａ'Ａとし、ｔａ'Ａの
小数部を切り上げた値を送出時刻ｔｏ'Ａに設定する
（ステップ１０４）。もし、ｔｎ'(ａ）≧ｔａ'Ａの場
合は、理想送出時刻ｔｎ'(ａ）の小数部を切り上げた値
を送出時刻ｔｏ'Ａに設定する（ステップ１０５）。送
出時刻ｔｏ’Ａの値が決まると、送出時刻ｔｏ'Ａをバ
ス６を介して空き時刻検索部５０に通知し（ステップ１
０６）、第２パラメータテーブル７２に記憶してある理
想送出時刻の値をｔｎ'(ａ）＝ｔｎ'(ａ）＋Ｔ'(ａ）に
更新する（１０７）。

【００２６】図８は、上述した送出時刻計算に基づく本
発明によるシェーピング動作の１例を示す。ここで、Ｖ
ＰＩ（＝Ａ）のピークセル間隔ＴＡを「３」、このＶＰ
Ｉに属するＶＰＩ／ＶＣＩ＝（ａ）とＶＰＩ／ＶＣＩ＝
（ｂ）のピークセル間隔の値をそれぞれＴ'(ａ）＝４、
Ｔ'(ｂ）＝３、理想送出時刻ｔｎ（ａ）の初期値１３１
を「０」、ｔｎ（ｂ）の初期値２３１を「０」と仮定す
る。

【００２７】ＶＰＩ／ＶＣＩ＝（ａ）のセル１１１、１
１２および１１３の到着時刻ｔａを、それぞれ「０」、
「１７」、「２４」とすると、最初の入力セル１１１の
制御用の到着時刻ｔａ'Ａの値は、１２１に示すように
「０」であるから、送出時刻ｔｏ’Ａの値は、３０１に
示すように「０」となり、次セルの理想送出時刻ｔｎ'
(ａ）の値は、１３２に示すように、更新されて「４」
になる。次の入力セル１１２は、制御用の到着時刻ｔ
ａ'Ａの値が、１２２に示すように「１７／３」とな
る。これは理想送出時刻ｔｎ'(ａ）＝「４」より大きい
ため、送出時刻ｔｏ'Ａの値は、３０２に示すように
「６」となり、次セルの理想送出時刻ｔｎ'(ａ）の値
は、１３３に示すように「２９／３」に更新される。ま
た、セル１１３は、制御用の到着時刻ｔａ'Ａの値が、
１２３に示すように「８」となり、１３３で示した理想
送出時刻より早くセルが到着したことになる。このた
め、送出時刻ｔｏ'Ａの値は、３０３に示すように「１
０」となり、次セルの理想送出時刻ｔｎ'(ａ）の値は、
１３４に示すように「４１／３」となる。

【００２８】一方、ＶＰＩ／ＶＣＩ＝（ｂ）のセル２１
１、２１２の到着時刻ｔａをそれぞれ「１」、「９」と
すると、セル２１１は、制御用の到着時刻ｔａ’Ａの値
が、２２１に示すように「１／３」であるから、送出時
刻ｔｏ'Ａの値は、３１１に示すように「１」となり、
次セルの理想送出時刻ｔｎ'(ｂ）の値は、２３２に示す
ように「１０／３」に更新される。また、次のセル２１
２は、制御用の到着時刻ｔａ'Ａの値が、２２２に示す
ように「３」であり、２３２に示した理想送出時刻の値
「１０／３」より早いため、送出時刻ｔｏ'Ａの値は、
３１２に示すように「４」となる。上述した送出時刻の
値ｔｏ'Ａから、本実施例によれば、コネクション毎の
ピークセル間隔のみならず、ＶＰＩ対応のピークセル間
隔も申告されたコネクションの条件を満足することがわ
かる。

【００２９】図９は、空き時刻検索部５０と検索テーブ
ル８０の構成の１例を示す。８１は、ＶＰＩ対応の複数
のテーブル領域８１−１〜８１−Ｎから構成されるＶＰ
Ｉ別検索テーブルであり、各テーブル領域は、セル送出
時刻（送信タイムスロット）と対応した複数のビット領
域からなり、そのＶＰＩにとって各送出時刻が空き状態
か塞がり状態かを示すフラグビットを記憶するようにな
っている。

【００３０】８２は、セル送出時刻と対応する複数のビ
ット領域からなる全コネクション検索テーブルであり、
コネクション全体で見た場合の各送出時刻の空き／塞が
り状況をフラグビットで記憶するようになっている。こ
れらの検索テーブルでは、例えば、送出時刻＝ｉのタイ
ムスロットで送出すべきセルがあれば、テーブルのｉビ
ット目に「１」がセットされる。

【００３１】空き時刻検索部５０では、送出時刻計算部
４０からバス６ａ、６ｂを介して送出時刻の値ｔｏ'Ａ
とピークセル間隔の値ＴＡを受け取ると、第１検索部５
１によってＶＰＩ別検索テーブル８１内のテーブル領域
８１−Ａをアクセスし、送信時刻ｔｏ'Ａ以降に位置す
るタイムスロットの中から、フラグビットが「０」状態
にある空き時刻ｔｇｏ'Ａを検索して、これを計算部５
２に渡す。計算部５２は、上記時刻ｔｇｏ'Ａから送出
タイムスロットを基準にした送出時刻ｔｏ（＝ｔｇｏ'
Ａ×ＴＡ）を計算し、これを第２の検索部５３に渡す。
第２の検索部５３は、上記送出時刻ｔｏに基づいて全コ
ネクション検索テーブル８２にアクセスし、時刻ｔｏ以
降のタイムスロットの中で空き状態にある送信時刻ｔｇ
ｏを検索し、これをバス７を介してバッファ制御部６０
に通知する。

【００３２】尚、上記テーブル領域８１、８２における
空き状態を示すフラグビットの検索において、テーブル
の先頭から順番に１ビットずつチェックする方式にする
と、塞がりビットが多い場合に検索に時間がかかるた
め、数ビット分をまとめてフラグ情報を読み出し、プラ
イオリティエンコーダ等を用いて一括検索すると良い。
メモリアクセス回数を更に削減するためには、例えば、
数ビット分のテーブル領域の空き塞がり状態を１ビット
で表すブロック別状態表示レジスタを設ければ良い。例
えば、メモリ８２のｊビット分を１ブロックにし、送出
時刻ｉからｉ＋ｊまでの全てのタイムスロットが塞がっ
ている場合、レジスタ５４のｉ／ｊ番目に「１」をセッ
トしておく。

【００３３】図１０は、ブロック別状態表示レジスタ５
４を適用した空き時刻検索動作の１例を示す。送出時刻
の値がｔｏ'Ａ＝「６」、ＶＰＩ対応のピークセル間隔
の値がＴＡ＝「４」の場合、メモリ８１−Ａの６ビット
目以降を検索し、「０」がセットされている最初のビッ
ト位置ｉを実送出時刻ｔｇｏ'Ａとする（矢印４０
１）。この時、メモリ８１−Ａのｉビット目を「１」に
変更する。このようにして見つけたｔｇｏ'Ａの値が、
例えばｉ＝「７」であったと仮定すると、計算部５２で
は、上記値「７」にＴＡ＝「４」を掛け、ｔｏ＝「２
８」を算出する。次に、メモリ８２の２８ビット目以降
を検索する（矢印４０２）。レジスタ５４が、メモリ８
２の１０ビット分を１ブロックとして、各ブロック毎の
状態を記憶している場合、もし、メモリ８２の２９ビッ
トまでの間に「０」状態のビットが見つからなければ、
レジスタ５４の３０／１０＝３番目以降を検索する（矢
印４０３）。図示した例では、レジスタ５４の５番目の
ビットが「０」状態となているため、メモリ８２の（５
−１）×１０＝４０ビット番目以降を検索し（矢印４０
４）、最初の空きビット位置ｉ（この例では「４１」）
をｔｇｏの値とし、メモリ８２のｉビット目に塞がり状
態を示すフラグ「１」を設定する。

【００３４】なお、空き時刻検索によって生じるＣＤＶ
（Cell Delay Variation）に対しても厳密にシェーピン
グを行ないたい場合には、実送出時刻ｔｇｏをＶＰＩの
ピークセル間隔ＴＡで割った値を第２パラメータテーブ
ルの理想送出時刻ｔｎ１'(ａ）に設定し、第１検索テー
ブル８１内にあるテーブル領域８１−Ａにおいて、上記
値の小数部を切り上げた値と対応したビット位置でフラ
グを「１」に更新すればよい。

【００３５】図１１は、セルバッファ２０とバッファ制
御部６０とセル出力リスト９０の構成の１例を示す。セ
ルバッファ２０は、セル単位の複数のバッファ領域から
構成され、書き込み動作はシーケンシャルに行われ、読
み出し動作はランダムに行われる。バッファ制御部６０
は、上記セルバッファ２０の書き込みアドレスを生成す
る書き込み制御部６１と、セル出力リスト９０にセルバ
ッファ番号を登録する送出時刻登録部６２と、セルバッ
ファ２０の読み出しアドレスを生成する読み出し制御部
６３とから構成される。セル出力リスト用メモリ９０
は、送出タイムスロット対応にバッファ番号を蓄積す
る。

【００３６】回線４から入力セルを受信すると、書き込
み制御部６１が、図示しないカウンタから出力されるバ
ッファ番号に従って、シーケンシャルな書き込みアドレ
スを生成し、入力セルをセルバッファ２０に書き込む。
送出時刻登録部６２は、セル出力リスト９０のうち、空
きセル検索５０からバス７を介して通知された時刻ｔｇ
ｏと対応したにエントリ領域に、上記書き込みバッファ
番号を登録する。例えば、ｔｇｏ＝「４１」、書き込み
バッファ番号＝「１７」の場合、セル出力リスト９０の
４１番目のエントリにバッファ番号「１７」が書き込ま
れる。読み出し制御部６３は、送出タイムスロットに従
って、セル出力リスト９０からバッファ番号を読み取り
（例えば、送出タイムスロット＝「２４」の場合、バッ
ファ番号「４」が読み出される）、そのバッファ番号に
応じて読み出しアドレスを生成し、セルバッファ２０か
ら１個のセルを読み出して回線５に送出する。

【００３７】上記実施例では、ＶＰＩ毎にピークセル送
出間隔単位での各時刻の空き塞がり状況を１ビットで示
す検索テーブルを用意し、送出時刻が競合した場合に空
き時刻を検索するようにしているため、時刻競合時にお
けるＣＤＶ発生において厳密なシェーピングを行なうこ
とができる。

【００３８】図１４は、図１に示したシェーピング回路
の具体的な構成を示す。タイマ４１は、入力回線４のイ
ンタフェース速度ｒでの１セル転送時間を単位として現
在時刻ｔａを示す。送出タイムスロット生成６３ａは、
出力回線５のインタフェース速度ｒ'での１セル転送時
間を単位として、送出タイムスロット番号を生成する。
セレクタ６２は、Ｒ／Ｗ信号に応じて、書き込みアドレ
スと読み出しアドレスの切替を行なう。

【００３９】まず、セル受信時の動作について説明す
る。回線４から入力セルを受信すると、カウンタ６１ａ
がカウントアップされ、ＷＡ生成回路６１ｂが、上記カ
ウンタ６１ａの値をバッファ２０の書き込みバッファ番
号として書き込みアドレスを生成し、受信セルをバッフ
ァ２０に書き込む。この時、ＶＰＩ識別回路３１とＶＰ
Ｉ／ＶＣＩ識別回路３２が、上記入力セルのヘッダ部か
らＶＰＩの値とＶＰＩ／ＶＣＩの値をそれぞれ識別す
る。上記ＶＰＩ識別３１から出力されたＶＰＩ値に基づ
いて、第１パラメータテーブル７１からピークセル間隔
Ｔが読み出され、割算回路４２において、タイマ４１ａ
が示すセル到着時刻ｔａをピークセル間隔Ｔで割って制
御用の到着時刻ｔａ’が算出される。また、上記ＶＰＩ
／ＶＣＩ識別３２から出力されたＶＰＩ／ＶＣＩの値に
基づいて、第２パラメータテーブル７２から理想送出時
刻ｔｎ’が読み出され、比較器４３が上記理想送出時刻
ｔｎ’と到着時刻ｔａ’を比較する。セレクタ４４は、
上記比較器の出力に応じて、もし、ｔｎ’＜ｔａ’であ
ればｔａ’を選択し、ｔｎ’≧ｔａ’であればｔｎ’を
選択して、セル送出時刻ｔｏ’とする。

【００４０】上記ＶＰＩ識別回路３１から出力されたＶ
ＰＩに基づいて、セレクタ５１ａが、ＶＰＩ別検索テー
ブル８１−１〜８１−Ｎの中から、ＶＰＩ値に対応した
テーブルをで選択する。上記テーブルの内容は、プライ
オイリティエンコーダ５１ｂに入力され、セル送出時刻
ｔｏ’以降に位置したタイムスロットの中から、フラグ
ビットが「０」状態となっている空き時刻ｔｇｏ’が一
括検索され、乗算回路５２で識別ＶＰＩ値に対応したピ
ークセル間隔Ｔと掛け合わせることにより、送出タイム
スロットを基準にした送出時刻ｔｏが算出される。

【００４１】上記送出時刻ｔｏは、割算回路５３ａで全
コネクション検索テーブルメモリ８２の１ブロック分の
ビット数（スロット数）ｊで割り算される。割算回路５
３ａから出力されるｔｏ／ｊの整数部の値を読み出しア
ドレスとして、全ＶＰＩ／ＶＣＩメモリ８２から１ブロ
ックのデータが読み出され、プライオリティエンコーダ
５３ｄに入力される。また、割算回路５３ａの剰余分を
示す値がプライオリティエンコーダ５３ｄに入力され、
プライオリティエンコーダ５３ｄは、メモリ８２から読
み出された１ブロックのデータの中から、上記剰余値が
示すビット以降でフラグビットが「０」となっている空
きビット位置を一括検索する。１ブロックのデータ内に
空きビットが存在しない場合は、ラッチ５３ｅにイネー
ブル信号が保持され、セレクタ５３ｂとセレクタ５３ｃ
がそれぞれの選択入力を切替る。この結果、ブロック状
態レジスタ５４の中から、ｔｏ／ｊの整数部が示すビッ
ト位置以降でフラグビットが「０」状態にあるビット位
置がプライオリティエンコーダ５３ｆで一括検索され、
見つかった空きビット位置を読み出しアドレスとして、
テーブルメモリ８２から次の１ブロック分のデータが読
み出され、プライオリティエンコーダ５３ｄによって、
再び空きビット位置が検索される。

【００４２】このようにして、プライオリティエンコー
ダ５３ｄによって空きビット位置が見つかると、空きビ
ット位置を示す値は加算器５３ｈに入力され、乗算器５
３ｇによって計算されたメモリ８２の読み出しアドレス
にｊを掛けた値と加算され、実送出時刻ｔｇｏを示す値
として出力される。上記実送出時刻ｔｇｏの値を書き込
みアドレスとして、セル出力リスト９０にカウンタ６１
ａが示す書き込みバッファ番号が登録される。

【００４３】また、プライオリティエンコーダ５３ｄに
よって見つけられた空きビット位置は、デコーダ５５ａ
によってデコードされ、フラグ更新回路５５ｂによっ
て、全コネクション検索テーブル８２の上記ビット位置
にフラグビット「１」がセットされる。また、比較器５
５ｃで、上記ビット位置を含む１つのブロックのフラグ
ビットが全て「１」となったか否かをチェックし、全て
「１」の場合は、デコーダ５５ｄによってテーブル８２
の読み出しアドレスをデコードし、フラグ更新回路５５
ｅによって、レジスタ５４内の上記ブロックの属するビ
ット位置のフラグを「１」に変更する。

【００４４】加算器５３ｈから出力された実送出時刻ｔ
ｇｏは、割算器５６ａにも入力され、をｔｇｏをＶＰＩ
のピークセル間隔Ｔで割ることによって、理想送出時刻
ｔｎ’が算出される。算出された理想送出時刻ｔｎ’は
デコーダ５６ｂに入力され、上記理想送出時刻ｔｎ’の
値から小数部を切り上げた値と対応したビット位置がフ
ラグ更新回路５６ｃに入力され、ＶＰＩ別検索テーブル
８１のうち入力セルのＶＰＩ値に対応したテーブルのフ
ラグが更新される。また、割算器５６ａから出力された
ｔｎ’の値は、加算回路４５にも供給され、上記ｔｎ’
の値にＶＰＩ／ＶＣＩのピークセル間隔Ｔ’が加算され
て、第２パラメータテーブル７２の理想送出時刻の値が
更新される。

【００４５】セルの送出動作は次のようにして行われ
る。各送出タイムスロットにおいて、送出タイムスロッ
ト生成回路６３ａから送出タイムスロット番号が出力さ
れる。上記送出タイムスロット番号は、セレクタ６２を
介して、セル出力リスト９０に読み出しアドレスとして
与えられる。これによって、そのタイムスロットに登録
されているバッファ番号がセル出力リスト９０から読み
出され、読み出しアドレス（ＲＡ）生成回路６３ｂに供
給される。ＲＡ生成回路６３ｂは、上記バッファ番号に
基づいて読み出しアドレスを生成して、バッファ２０か
らりセルを読み出し、回線５に送出する。

【００４６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ＶＰＩとＶＣＩの両方の申告パラメータを考
慮し、例えば、ＶＰＩのピークセル送出間隔単位でＶＣ
Ｉ対応の申告パラメータを満たすように送出時刻を計算
し、ＶＰＩの申告ピークレートを満たす送出時刻を算出
することによって、ＶＣＩ毎の申告トラヒックとＶＰＩ
毎の申告トラヒックの両方を満足するシェーピング制御
を実現することができる。

【図面の簡単な説明】

【図１】本発明によるＡＴＭインターフェイスの１実施
例を示すブロック図。

【図２】本発明によるＡＴＭインタフェースの適用例を
示すシステム構成図。

【図３】同一ＶＰに属するセルを処理するためのＡＴＭ
インタフェースの機能構成を示すブロック図。

【図４】複数ＶＰのセルを処理し、複数の出力回線に中
継するためのＡＴＭインタフェースの機能構成を示すブ
ロック図。

【図５】複数ＶＰに属するセル処理し、１つの回線へ中
継するＡＴＭインタフェースの機能構成を示すブロック
図。

【図６】図１におけるパラメータテーブルの構成を示す
図。

【図７】図１における送出時刻計算の１例を示すフロー
チャート。

【図８】シェーピング動作の１例を示す図。

【図９】図１における空き時刻検索部と検索テーブルの
構成の１例を示す図。

【図１０】図９における空き時刻検索の動作例を示す
図。

【図１１】図１におけるセルバッファと、バッファ制御
部と、セル出力リストの構成の１例を示す図。

【図１２】シェーピング機能の従来例を示す図。

【図１３】従来のシェーピングにおける問題点を説明す
るための図。

【図１４】図１のシェーピング回路の詳細構成の１例を
示す図。

【符号の説明】

１…ＡＴＭインタフェース、１０…シェーピング回路、
２０…セルバッファ、４０…送出時刻計算部、５０…空
き時刻検索部、６０…バッファ制御部、７０…パラメー
タテーブル、８０…検索テーブル、９０…セル出力リス
ト。

Claims

【特許請求の範囲】

【請求項１】伝送路へのセルの送出間隔を制御するため
のシェーピング方法であって、入力セルをバッファメモリに一時的に蓄積しておき、上
記入力セルが属するグループの識別子と対応して予め申
告されているトラヒック条件と、上記入力セルが属する
サブグループの識別子と対応して予め申告されているト
ラヒック条件との両方の条件に応じて、該入力セルの送
出時刻を決定する第１ステップと、上記セルの送出時刻を先着セルに割り当て済の送出時刻
と比較し、もし、送出時刻が重なった場合は上記第１ス
テップで決定した送出時刻を修正した後、上記送出時刻
と上記入力セルの識別情報との対応関係を記憶しておく
第２ステップと、上記第２ステップで記憶されたセル
識別子と送出時刻の対応関係に基づいて、上記バッファ
メモリに蓄積されたセルを送出時刻順に読み出し、出力
回線に送出する第３ステップとからなることを特徴とす
るシェーピング方法。
【請求項２】前記グループ識別子およびサブグループ識
別子と対応するトラヒック条件が、それぞれ出力回線に
おけるピークセル間隔として記憶されていることを特徴
とする請求項１に記載のシェーピング方法。
【請求項３】前記送出時刻が、出力回線における１セル
転送時間を単位として時系列的に定義されたタイムスロ
ットを示すことを特徴とする請求項１または請求項２に
記載のシェーピング方法。
【請求項４】前記グループの識別子が仮想パスの識別子
であり、前記サブグループの識別子が上記仮想パス上に
多重化された仮想チャネルの識別子であることを特徴と
する請求項１記載〜請求項３の何れかに記載のシェーピ
ング方法。
【請求項５】伝送路へのセルの送出間隔を各セルが属す
るグループおよびサブグループ対応に制御するためのシ
ェーピング方法であって、出力インタフェース速度で決まる１セル転送時間を１単
位として、各グループ毎に申告ピーク速度に対応した第
１のピークセル間隔を設定し、上記第１のピークセル間
隔を１単位として、サブグループ毎の申告トラヒック速
度に対応したパラメータを記憶しておき、セル到着時に、各セルの属するサブグループ対応のパラ
メータに基づいて、当該セルと対応する上記第１ピーク
セル間隔を１単位として相対セル送出時刻を求め、上記
相対セル送出時刻から上記出力インタフェース速度で決
まる１セル転送時間を１単位としたセル送出時刻を決定
し、各セルを上記セル送出時刻に従って送出するようにした
ことを特徴とするシェーピング方法。
【請求項６】前記パラメータが、前記サブグループ対応
の申告ピーク速度に対応した第２のピークセル間隔を含
み、セル到着時に、各セルの属するグループの前記第１のピ
ークセル間隔を１単位としてセル到着時刻を求め、上記セル到着時刻と、該セルの属するサブグループにお
ける直前のセルの送出時刻と前記第２のピークセル間隔
とに基づいて、前記相対セル送出時刻を決定することを
特徴とする請求項５に記載のシェーピング方法。
【請求項７】前記相対セル送出時刻が、同一グループ内
の他のサブグループに属するセルの相対セル送出時刻と
競合した場合、当該セルの上記相対セル送出時刻以降に
存在する空き状態の相対セル送出時刻を求めることを特
徴とする請求項５または請求項６に記載のシェーピング
方法。
【請求項８】前記相対セル送出時刻が、同一グループ内
の他のサブグループに属するセルの相対セル送出時刻と
競合した場合、当該セルの上記相対セル送出時刻以降に
存在する当該グループ内で他セルと競合しない新たな相
対セル送出時刻を求め、上記新たな相対セル送出時刻に対して求めたセル送出時
刻が他のグループに属するセルの送出時刻と競合した場
合、上記セル送出時刻以降に存在する他の空きセル送出
時刻を求めることを特徴とする請求項５または請求項６
に記載のシェーピング方法。
【請求項９】時刻と対応した複数のビット位置からなる
第１ビットマップによって前記グループ毎に相対セル送
出時刻の空き状態を記憶しておき、時刻と対応した複数
のビット位置からなる第２ビットマップでセル送出時刻
の空き状態を記憶しておき、相対セル送出時刻が競合した場合、そのセルが属したグ
ループ対応の第１ビットマップを参照して、上記相対セ
ル送出時刻に対応するビット位置以降に存在する空き状
態のビットを検索し、該ビットに対応する時刻を相対セ
ル送出時刻として求め、セル送出時刻が競合した場合、上記第２ビットマップを
参照して上記セル送出時刻に対応するビット位置以降に
存在する空き状態のビットを検索し、該ビットに対応す
る時刻をセル送出時刻として求めることを特徴とする請
求項５〜請求項８の何れかに記載のシェーピング方法。
【請求項１０】前記第１ビットマップまたは第２ビット
マップに対応したレジスタを備え、各ビットマップ内の
複数ビットを１ブロックとして、各ブロックの状態を上
記レジスタで記憶しておき、上記レジスタを参照して、第１ビットマップまたは第２
ビットマップにおける参照範囲を特定するようにしたこ
とを特徴とする請求項９に記載のシェーピング方法。
【請求項１１】前記第１ビットマップまたは第２ビット
マップの所定のブロック内で空き時刻を検索し、該ブロ
ック内に空き時刻が存在しなかった場合に前記レジスタ
を参照して、第１ビットマップまたは第２ビットマップ
における次の参照範囲を特定するようにしたことを特徴
とする請求項１０に記載のシェーピング方法。
【請求項１２】前記グループが仮想パス、前記サブグル
ープが仮想パス上に多重化された仮想チャネルであるこ
とを特徴とする請求項５〜請求項１１の何れかに記載の
シェーピング方法。
【請求項１３】出力線へのＡＴＭセルの送出を各セルが
属するグループおよびサブグループ対応に制御するため
のシェーピング機能を備えたＡＴＭインターフェイスで
あって、入力線から入力された複数のＡＴＭセルを一
時的に蓄積するためのバッファメモリと、上記バッファメモリへのセルの書き込みと、該バッファ
メモリから上記出力線へのセルの読み出しを行うための
制御手段とを備え、上記制御手段が、上記出力線におけるセル速度で決まる１セル転送時間を
１単位として、各グループ毎に申告ピーク速度に対応し
て求められた第１のピークセル間隔と、上記第１のピー
クセル間隔を１単位として、サブグループ毎の申告トラ
ヒック速度に対応して求められた制御パラメータとを記
憶するためのテーブル手段と、上記入力線からセルが到着した時、上記テーブル手段に
記憶された当該セルの属するサブグループ対応の制御パ
ラメータに基づいて、当該セルと対応する上記第１ピー
クセル間隔を１単位として相対セル送出時刻を求め、上
記相対セル送出時刻から上記出力線のインタフェース速
度で決まる１セル転送時間を１単位としたセル送出時刻
を決定し、上記バッファメモリに蓄積された各セルを上
記セル送出時刻に従って上記出力線に読み出すためのア
クセス手段とを有することを特徴とするＡＴＭインター
フェイス。
【請求項１４】前記相対セル送出時刻とセル送出時刻
が、前記出力線の帯域によって決まるタイムスロットの
１つを指定することを特徴とする請求項１３に記載のＡ
ＴＭインターフェイス。
【請求項１５】前記制御手段が、前記出力線上のタイム
スロットと対応させて、前記バッファメモリから読み出
すべきセルを指定する情報を記憶するためのメモリ手段
を有し、前記アクセス手段が、上記メモリ手段を参照
して、前記バッファメモリから各タイムスロットに対応
したセルを読み出すことを特徴とする請求項１４に記載
のＡＴＭインターフェイス。
【請求項１６】前記制御手段が、前記グループ毎に相対
セル送出時刻の空き状態を記憶するための前記タイムス
ロットと対応した複数のビット位置からなる第１ビット
マップと、前記セル送出時刻の空き状態を記憶するため
の前記タイムスロットと対応した複数のビット位置から
なる第２ビットマップとを有し、相対セル送出時刻が競合した場合、そのセルが属したグ
ループ対応の第１ビットマップを参照して、上記相対セ
ル送出時刻に対応するビット位置以降に存在する空き状
態のビットを検索し、該ビットに対応する時刻を相対セ
ル送出時刻として求め、セル送出時刻が競合した場合、
上記第２ビットマップを参照して上記セル送出時刻に対
応するビット位置以降に存在する空き状態のビットを検
索し、該ビットに対応する時刻をセル送出時刻として求
めることを特徴とする請求項１３〜請求項１５の何れか
に記載のＡＴＭインターフェイス。
【請求項１７】前記制御手段が、前記第１ビットマップ
または第２ビットマップ内の複数ビットを１ブロックと
して、各ブロックの状態を記憶するためのレジスタ手段
を備え、上記レジスタ手段を参照して、前記第１ビッ
トマップまたは第２ビットマップにおける参照範囲を特
定するようにしたことを特徴とする請求項１６に記載の
ＡＴＭインターフェイス。
【請求項１８】出力線へのＡＴＭセルの送出間隔を制御
するためのシェーピング機能を備えたＡＴＭインターフ
ェイスであって、入力線から入力された複数のＡＴＭセルを一時的に蓄積
するためのバッファメモリと、上記バッファメモリへのセルの書き込みと、該バッファ
メモリから上記出力線へのセルの読み出しを行うための
制御手段とを備え、上記制御手段が、入力セルの属するグループ別およびサブグループ別に予
め申告されたトラヒック条件に対応して求められた制御
パラメータを記憶するための第１のテーブル手段と、上記出力線上でのタイムスロット対応に空き状態を記憶
するための第２のテーブル手段と、上記入力線からセルが到着した時、上記第１のテーブル
手段に記憶された当該セルの属するグループおよびサブ
グループ対応の制御パラメータに基づいて、当該セルの
送出タイミングを求め、上記第２のテーブル手段を参照
して、上記送出タイミングと対応させるべき空き状態の
送出タイムスロットを決定し、上記バッファメモリに蓄
積された該当セルを上記送出タイムスロットのタイミン
グで上記出力線に読み出すためのアクセス手段とを有す
ることを特徴とするＡＴＭインターフェイス。