JPH0815393A - 半導体集積回路のデータ入出力回路 - Google Patents
半導体集積回路のデータ入出力回路Info
- Publication number
- JPH0815393A JPH0815393A JP6165926A JP16592694A JPH0815393A JP H0815393 A JPH0815393 A JP H0815393A JP 6165926 A JP6165926 A JP 6165926A JP 16592694 A JP16592694 A JP 16592694A JP H0815393 A JPH0815393 A JP H0815393A
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- JP
- Japan
- Prior art keywords
- latch circuit
- data
- circuit
- latch
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】 ＬＳＩのテストモード時に複数の入力を必要
とする回路において、入力端子数を削減することで、素
子面積の減少を図り、生産コストを削減する。 【構成】 入力ＰＡＤ１ｃに対して、ラッチ回路５ａ，
ラッチ回路３ａが直列に接続されたラッチ回路群Ａと、
入力ＰＡＤ１ｃに対して、ラッチ回路５ｂ，ラッチ回路
３ｂが直列に接続されたラッチ回路群Ｂを備える。ラッ
チ回路５ａとラッチ回路５ｂには異なるタイミングのク
ロック信号ＣＬＫ１，ＣＬＫ２が供給されている。ラッ
チ回路３ａとラッチ回路３ｂには同一のタイミングのク
ロック信号ＣＬＫが供給されている。入出力パッドにこ
の取り込みタイミングに応じたタイミングで異なるデー
タを供給すればラッチ回路５ａ，５ｂには異なるデータ
が取り込まれる。ラッチ回路５ａ，５ｂに取り込まれた
データはラッチ回路３ａ，３ｂには同一のタイミングで
取り込まれる。
とする回路において、入力端子数を削減することで、素
子面積の減少を図り、生産コストを削減する。 【構成】 入力ＰＡＤ１ｃに対して、ラッチ回路５ａ，
ラッチ回路３ａが直列に接続されたラッチ回路群Ａと、
入力ＰＡＤ１ｃに対して、ラッチ回路５ｂ，ラッチ回路
３ｂが直列に接続されたラッチ回路群Ｂを備える。ラッ
チ回路５ａとラッチ回路５ｂには異なるタイミングのク
ロック信号ＣＬＫ１，ＣＬＫ２が供給されている。ラッ
チ回路３ａとラッチ回路３ｂには同一のタイミングのク
ロック信号ＣＬＫが供給されている。入出力パッドにこ
の取り込みタイミングに応じたタイミングで異なるデー
タを供給すればラッチ回路５ａ，５ｂには異なるデータ
が取り込まれる。ラッチ回路５ａ，５ｂに取り込まれた
データはラッチ回路３ａ，３ｂには同一のタイミングで
取り込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体集積回路
の機能動作テスト等において、テストモード時に使用さ
れる半導体集積回路のデータ入出力回路に関するもので
ある。
の機能動作テスト等において、テストモード時に使用さ
れる半導体集積回路のデータ入出力回路に関するもので
ある。
【０００２】
【従来の技術】従来の回路を図３を基に説明する。図３
において、ＬＳＩの動作を確認するテストモード時はＬ
ＳＩ内部にある入力ＰＡＤ１ａ，１ｂに入力されたデー
タは、それぞれ経路２ａ，２ｂを通り、ＣＬＫ信号によ
りラッチ回路３ａ，３ｂにそれぞれラッチされ、経路４
ａ，４ｂからの信号をテストモード時等に使用するデー
タとして用いていた。この様に、テストモード時に使用
される端子が２個存在する場合、個々に独立した２個の
入力ＰＡＤを集積回路上に組み込む必要があり、その結
果素子面積の増大につながっていた。そこで入力ＰＡＤ
の数を減らす為に、一つの入力ＰＡＤに対して複数の内
部回路を接続し、スイッチング手段により切り替えて一
つの入力ＰＡＤを時分割で使用しているものとして特開
平２−１０５４５２号公報に記載のものがある。
において、ＬＳＩの動作を確認するテストモード時はＬ
ＳＩ内部にある入力ＰＡＤ１ａ，１ｂに入力されたデー
タは、それぞれ経路２ａ，２ｂを通り、ＣＬＫ信号によ
りラッチ回路３ａ，３ｂにそれぞれラッチされ、経路４
ａ，４ｂからの信号をテストモード時等に使用するデー
タとして用いていた。この様に、テストモード時に使用
される端子が２個存在する場合、個々に独立した２個の
入力ＰＡＤを集積回路上に組み込む必要があり、その結
果素子面積の増大につながっていた。そこで入力ＰＡＤ
の数を減らす為に、一つの入力ＰＡＤに対して複数の内
部回路を接続し、スイッチング手段により切り替えて一
つの入力ＰＡＤを時分割で使用しているものとして特開
平２−１０５４５２号公報に記載のものがある。
【０００３】
【発明が解決しようとする課題】従来はテストモード時
に使われる入力端子が２Ｎ個ある場合、それに応じてＬ
ＳＩに組み込まれるＰＡＤ数も２Ｎ個必要としていた。
また、スイッチング手段により、切り替える方式の場合
には、内部回路に同時に（同じ立ち上がりタイミング
で）異なるデータを与える事ができずテストの内容が制
限されると言う問題があった。
に使われる入力端子が２Ｎ個ある場合、それに応じてＬ
ＳＩに組み込まれるＰＡＤ数も２Ｎ個必要としていた。
また、スイッチング手段により、切り替える方式の場合
には、内部回路に同時に（同じ立ち上がりタイミング
で）異なるデータを与える事ができずテストの内容が制
限されると言う問題があった。
【０００４】そこで本発明は、個々の内部回路にそれぞ
れテストパッドが接続されている場合と同じテストが可
能で、且つ入出力パッドの数を減らすことのできる半導
体集積回路のデータ入出力回路を提供する事を目的とす
る。
れテストパッドが接続されている場合と同じテストが可
能で、且つ入出力パッドの数を減らすことのできる半導
体集積回路のデータ入出力回路を提供する事を目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、第１の内部回路とデータ入出力パッド間
に第１、第２のデータラッチ回路を直列接続した第１の
データラッチ手段を設け、第２の内部回路と前記データ
入出力パッド間に第３、第４のデータラッチ回路を直列
接続した第２のデータラッチ手段を設けるとともに第
１、第３のデータラッチ回路のデータラッチタイミング
をずらすようにした。
決するために、第１の内部回路とデータ入出力パッド間
に第１、第２のデータラッチ回路を直列接続した第１の
データラッチ手段を設け、第２の内部回路と前記データ
入出力パッド間に第３、第４のデータラッチ回路を直列
接続した第２のデータラッチ手段を設けるとともに第
１、第３のデータラッチ回路のデータラッチタイミング
をずらすようにした。
【０００６】
【作用】第１、第３のデータラッチ回路には従来のクロ
ックにある程度のディレイを持たせたクロックのタイミ
ングでラッチを行う。したがって、同一の入出力パッド
にこの取り込みタイミングに応じたタイミングで異なる
データを供給すれば第１、第３のデータラッチ回路には
異なるデータが取り込まれる。第１、第３のデータラッ
チ回路に取り込まれたデータは第２、第４のデータラッ
チ回路には同一のタイミングで取り込まれ、以下従来の
個々の内部回路毎にデータ入出力パッドが設けられてい
る場合と同様にテストを行う事ができる。
ックにある程度のディレイを持たせたクロックのタイミ
ングでラッチを行う。したがって、同一の入出力パッド
にこの取り込みタイミングに応じたタイミングで異なる
データを供給すれば第１、第３のデータラッチ回路には
異なるデータが取り込まれる。第１、第３のデータラッ
チ回路に取り込まれたデータは第２、第４のデータラッ
チ回路には同一のタイミングで取り込まれ、以下従来の
個々の内部回路毎にデータ入出力パッドが設けられてい
る場合と同様にテストを行う事ができる。
【０００７】
【実施例】本発明を適用した実施例を図１及び図２を基
に説明する。図１では入力ＰＡＤ１ｃに対して、第１の
ラッチ回路５ａ，第２のラッチ回路３ａが直列に接続さ
れた第１のラッチ回路群Ａと、入力ＰＡＤ１ｃに対し
て、第１のラッチ回路５ｂ，第２のラッチ回路３ｂが直
列に接続された第２のラッチ回路群Ｂを備える。第１の
ラッチ回路５ａと第１のラッチ回路５ｂにはディレイを
持たせたクロック信号ＣＬＫ１，ＣＬＫ２が供給されて
いる。第２のラッチ回路３ａと第２のラッチ回路３ｂに
は同一のタイミングのクロック信号ＣＬＫが供給されて
いる。第１のラッチ回路群Ａは内部回路７ａに接続さ
れ、第２のラッチ回路群Ｂは内部回路７ｂに接続されて
いる。図２はこのラッチに入力されているクロック信号
のタイミングを示したものである。
に説明する。図１では入力ＰＡＤ１ｃに対して、第１の
ラッチ回路５ａ，第２のラッチ回路３ａが直列に接続さ
れた第１のラッチ回路群Ａと、入力ＰＡＤ１ｃに対し
て、第１のラッチ回路５ｂ，第２のラッチ回路３ｂが直
列に接続された第２のラッチ回路群Ｂを備える。第１の
ラッチ回路５ａと第１のラッチ回路５ｂにはディレイを
持たせたクロック信号ＣＬＫ１，ＣＬＫ２が供給されて
いる。第２のラッチ回路３ａと第２のラッチ回路３ｂに
は同一のタイミングのクロック信号ＣＬＫが供給されて
いる。第１のラッチ回路群Ａは内部回路７ａに接続さ
れ、第２のラッチ回路群Ｂは内部回路７ｂに接続されて
いる。図２はこのラッチに入力されているクロック信号
のタイミングを示したものである。
【０００８】例えば、外部よりＰＡＤ１ｃに入力された
データＡはＣＬＫ１の立ち上がりで５ａにラッチされ
る。次にＣＬＫ２の立ち上がりよりも先にＰＡＤ１ｃに
入力されるデータをＢに変え、ＣＬＫ２の立ち上がりに
対して、ラッチ回路５ｂが充分セットアップタイムを満
たしているところでＣＬＫ２を立ち上げる。するとラッ
チ回路５ａにはＡというデータが記憶され、ラッチ回路
５ｂにはＢというデータが記憶されることになる。
データＡはＣＬＫ１の立ち上がりで５ａにラッチされ
る。次にＣＬＫ２の立ち上がりよりも先にＰＡＤ１ｃに
入力されるデータをＢに変え、ＣＬＫ２の立ち上がりに
対して、ラッチ回路５ｂが充分セットアップタイムを満
たしているところでＣＬＫ２を立ち上げる。するとラッ
チ回路５ａにはＡというデータが記憶され、ラッチ回路
５ｂにはＢというデータが記憶されることになる。
【０００９】そしてＣＬＫ１，ＣＬＫ２共に“Ｈ”の状
態で互いにＡ，Ｂというデータを記憶している間は、経
路６ａ，６ｂを通してラッチ回路３ａ，３ｂにそれぞれ
Ａ，Ｂというデータが送り込まれる為、内部の実行サイ
クルであるＣＬＫによりデータ保持を行うラッチ回路３
ａ，３ｂにデータを記憶させる為に、図２に示す様にＣ
ＬＫ１が立ち下がる前にＣＬＫを立ち上げる。すると、
別々のタイミングで入力されたデータＡ，Ｂは、ＣＬＫ
によって変化する同一周期の信号となり、ＬＳＩ内部で
の実行サイクルに合ったデータとして使用できる。
態で互いにＡ，Ｂというデータを記憶している間は、経
路６ａ，６ｂを通してラッチ回路３ａ，３ｂにそれぞれ
Ａ，Ｂというデータが送り込まれる為、内部の実行サイ
クルであるＣＬＫによりデータ保持を行うラッチ回路３
ａ，３ｂにデータを記憶させる為に、図２に示す様にＣ
ＬＫ１が立ち下がる前にＣＬＫを立ち上げる。すると、
別々のタイミングで入力されたデータＡ，Ｂは、ＣＬＫ
によって変化する同一周期の信号となり、ＬＳＩ内部で
の実行サイクルに合ったデータとして使用できる。
【００１０】ここで、ＣＬＫ１の立ち上がり１０ａに対
して、データＡ，Ｂの切り換えタイミングは充分にホー
ルドタイムがあるものとし、データＢに対してＣＬＫ２
の立ち上がりは充分にセットアップ時間があるものと
し、データＡ，Ｂが経路６ａ，６ｂを通してＣＬＫによ
ってラッチ回路３ａ，３ｂにラッチされる為のセットア
ップ時間も充分にあるものとする。また、ラッチ回路
（３ａ，３ｂ，５ａ，５ｂ）はクロックが“Ｌ”の時に
入力されたデータをスルーし、クロックの立ち上がりを
受けてデータをラッチするローパスハイラッチ回路を示
している。
して、データＡ，Ｂの切り換えタイミングは充分にホー
ルドタイムがあるものとし、データＢに対してＣＬＫ２
の立ち上がりは充分にセットアップ時間があるものと
し、データＡ，Ｂが経路６ａ，６ｂを通してＣＬＫによ
ってラッチ回路３ａ，３ｂにラッチされる為のセットア
ップ時間も充分にあるものとする。また、ラッチ回路
（３ａ，３ｂ，５ａ，５ｂ）はクロックが“Ｌ”の時に
入力されたデータをスルーし、クロックの立ち上がりを
受けてデータをラッチするローパスハイラッチ回路を示
している。
【００１１】以上の実施例ではラッチ回路群として第１
のラッチ回路群Ａ，第２のラッチ回路群Ｂの２つのラッ
チ回路群を１つのパッドに接続した例を示したが、ラッ
チ回路群を３個４個と更に多数並列に接続しても同様に
動作する事は言うまでもない。
のラッチ回路群Ａ，第２のラッチ回路群Ｂの２つのラッ
チ回路群を１つのパッドに接続した例を示したが、ラッ
チ回路群を３個４個と更に多数並列に接続しても同様に
動作する事は言うまでもない。
【００１２】
【発明の効果】以上説明したように、外部より入力され
たデータをまず最初にラッチする回路の手前に、新たに
もう一つのラッチ回路を付け加えてやることにより、従
来２つの入力端子からＬＳＩチップ上にある２つのＰＡ
Ｄに入力されていたデータを、１つのＰＡＤから入力す
ることが可能となる。
たデータをまず最初にラッチする回路の手前に、新たに
もう一つのラッチ回路を付け加えてやることにより、従
来２つの入力端子からＬＳＩチップ上にある２つのＰＡ
Ｄに入力されていたデータを、１つのＰＡＤから入力す
ることが可能となる。
【図１】本発明の実施例を示す回路ブロック図である。
【図２】図１の実施例の動作を示すタイミングチャート
図である。
図である。
【図３】従来例を示す回路ブロック図である。
ａ〜ｃ ＬＳＩ内部の入力ＰＡＤ ２ａ〜ｄ，４ａ〜ｂ，６ａ〜ｂ データ伝送経路 ３ａ〜ｂ，５ａ〜ｂ ラッチ回路 １０ａ〜ｃ クロック切り換えタイミング ＣＬＫ 内部実行サイクル ＣＬＫ１，ＣＬＫ２ ラッチ回路制御用クロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｅ
Claims (1)
- 【請求項１】 １つのデータ入出力パッドに対して第
１、第２の少なくとも２つの内部回路を接続するデータ
入出力回路であって、前記第１の内部回路と前記データ
入出力パッド間に第１、第２のデータラッチ回路を直列
接続した第１のデータラッチ手段を設け、前記第２の内
部回路と前記データ入出力パッド間に第３、第４のデー
タラッチ回路を直列接続した第２のデータラッチ手段を
設け、前記第１、第３のデータラッチ回路のデータラッ
チタイミングをずらした事を特徴とする半導体集積回路
のデータ入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165926A JPH0815393A (ja) | 1994-06-24 | 1994-06-24 | 半導体集積回路のデータ入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165926A JPH0815393A (ja) | 1994-06-24 | 1994-06-24 | 半導体集積回路のデータ入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0815393A true JPH0815393A (ja) | 1996-01-19 |
Family
ID=15821640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165926A Withdrawn JPH0815393A (ja) | 1994-06-24 | 1994-06-24 | 半導体集積回路のデータ入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003159459A (ja) * | 2001-11-29 | 2003-06-03 | Daiman:Kk | 遊技機試験システム |
| JP2009266326A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路 |
-
1994
- 1994-06-24 JP JP6165926A patent/JPH0815393A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003159459A (ja) * | 2001-11-29 | 2003-06-03 | Daiman:Kk | 遊技機試験システム |
| JP2009266326A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |