JPH0824127B2 - Method for manufacturing bipolar transistor - Google Patents
Method for manufacturing bipolar transistorInfo
- Publication number
- JPH0824127B2 JPH0824127B2 JP62186186A JP18618687A JPH0824127B2 JP H0824127 B2 JPH0824127 B2 JP H0824127B2 JP 62186186 A JP62186186 A JP 62186186A JP 18618687 A JP18618687 A JP 18618687A JP H0824127 B2 JPH0824127 B2 JP H0824127B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- semi
- collector
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000010410 layer Substances 0.000 claims description 99
- 239000012535 impurity Substances 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 238000000605 extraction Methods 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims 2
- 239000000969 carrier Substances 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001297 Zn alloy Inorganic materials 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- SAOPTAQUONRHEV-UHFFFAOYSA-N gold zinc Chemical compound [Zn].[Au] SAOPTAQUONRHEV-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、バイポーラトランジスタの製造方法に関す
るものである。TECHNICAL FIELD The present invention relates to a method for manufacturing a bipolar transistor.
従来の技術 半導体装置の動向は、高密度集積化と高速化・高周波
化にある。バイポーラトランジスタにおいて、高周波化
を考える場合の基本的性能因子の一つに最大発振数端数
fmaxがある。fmaxは一般につぎの式で表わされる。2. Description of the Related Art Trends in semiconductor devices include high-density integration, high speed, and high frequency. In the bipolar transistor, one of the fundamental performance factors when considering higher frequencies is the maximum oscillation fraction.
There is fmax. fmax is generally expressed by the following equation.
（fmax）２＝fT/（８πRb Cbc） ……（１） ここで、fTは最大遮断周波数、Rbはベース抵抗、Cbc
はベース・コレクタ間容量である。従って、Cbcの低減
はバイポーラトランジスタにおける高周波化の必要事項
である。(Fmax) 2 = f T / (8πRb Cbc) (1) where f T is the maximum cutoff frequency, Rb is the base resistance, and Cbc
Is the capacitance between the base and collector. Therefore, reduction of Cbc is a requirement for higher frequency in bipolar transistors.
最近高周波デバイスとして、シリコンよりも速い電子
移動度を有する砒化ガリウム系を用いたヘテロ接合バイ
ポーラトランジスタが注目されている。このヘテロ接合
バイポーラトランジスでは、外部ベース領域直下のコレ
クタ層のキャリアをイオン注入で減少させて半絶縁化
し、その領域の接合容量をなくすことで、Cbcを低減し
ていた。また、上記イオン注入により上記外部ベース領
域の結晶性が悪くなり抵抗が増加するため、さらに不純
物を上記外部ベース領域にイオン注入してキャリアを増
加させ、抵抗の増加を解消していた。その例を第３図に
示す。Recently, as a high frequency device, a heterojunction bipolar transistor using a gallium arsenide system having an electron mobility faster than that of silicon has been attracting attention. In this heterojunction bipolar transistor, Cbc was reduced by reducing the carriers in the collector layer just below the external base region by ion implantation to make it semi-insulating and eliminating the junction capacitance in that region. Further, since the crystallinity of the external base region is deteriorated and the resistance is increased by the ion implantation, impurities are further ion-implanted into the external base region to increase carriers, thereby eliminating the increase in resistance. An example thereof is shown in FIG.
半導体基板１上に、ｎ型不純物を高濃度に含有したコ
レクタコンタクト層２、ｎ型不純物を含有したコレクタ
層３、ｐ型不純物を高濃度に含有したベース層４、ヘテ
ロ接合を形成するためにベース層よりも大きに禁制帯幅
を有する半導体からなる、ｎ型不純物を含有したエミッ
タ層５およびｎ型不純物を高濃度に含有したエミッタコ
ンタクト層６が順に形成され、各層上にオーミック接触
するコレクタ電極12、ベース電極14およびエミッタ電極
16がそれぞれ形成されている。また、外部ベース領域直
下のコレクタ層にはイオン注入によりキャリアを低減さ
れた半絶縁化層10が、外部ベース領域にはキャリアを増
加させるためのｐ型不純物イオン注入層15が形成されて
いる。例えば第18回固体素子・材料コンファレンス、LN
−Ｄ−９−３ 1986年。To form a collector contact layer 2 containing a high concentration of n-type impurities, a collector layer 3 containing an n-type impurity, a base layer 4 containing a high concentration of p-type impurities, and a heterojunction on a semiconductor substrate 1. An emitter layer 5 containing an n-type impurity and an emitter contact layer 6 containing a high concentration of the n-type impurity, which are made of a semiconductor having a forbidden band width larger than that of the base layer, are sequentially formed, and a collector which makes ohmic contact with each layer. Electrode 12, base electrode 14 and emitter electrode
16 are formed respectively. Further, a semi-insulating layer 10 with carriers reduced by ion implantation is formed in the collector layer immediately below the external base region, and a p-type impurity ion implantation layer 15 for increasing carriers is formed in the external base region. For example, 18th Solid State Device / Material Conference, LN
-D-9-3 1986.
発明が解決しようとする問題点 しかし上記のような構成では、半絶縁化層の下にコレ
クタ電極用の引出し層であるコレクタコンタクト層が存
在するために、外部ベース領域直下に依然として、その
ベース領域とコレクタコンタクト層を電極とする平行平
板コンデンサーのような浮遊容量が存在する。このた
め、上記外部ベース領域内に形成されたキャリア増加の
ためのイオン注入層が下方に拡散すると、Cbcが増加す
るという欠点があった。従って、Cbcの低減には構造上
の限界があり、トランジスタをより高周波化する上で問
題であった。Problems to be Solved by the Invention However, in the above structure, since the collector contact layer, which is the extraction layer for the collector electrode, exists below the semi-insulating layer, the base region is still immediately below the external base region. There is stray capacitance such as a parallel plate capacitor having a collector contact layer as an electrode. Therefore, when the ion-implanted layer for increasing carriers formed in the external base region diffuses downward, there is a drawback that Cbc increases. Therefore, there is a structural limit to the reduction of Cbc, which is a problem in increasing the frequency of the transistor.
本発明は、上記の問題点を大きく改良するもので、外
部ベース領域直下の浮遊容量を解消することにより、外
部ベース領域内に形成されるキャリア増加のためのイオ
ン注入層の拡散の影響を無視しうる構成を有し、Cbcを
構造上ほとんど最小にするバイポーラトランジスタの製
造方法を提供することを目的とする。The present invention greatly improves the above problems, and eliminates the stray capacitance immediately below the external base region, thereby ignoring the influence of diffusion of the ion-implanted layer for increasing carriers formed in the external base region. It is an object of the present invention to provide a method for manufacturing a bipolar transistor having a possible structure and minimizing Cbc in structure.
問題点を解決するための手段 上記問題点を解決するため、本発明のバイポーラトラ
ンジスタの製造方法は、半絶縁性基板上に、第１の導電
型のコレクタコンタクト層と、第１の導電型のコレクタ
層を含む第１の多層膜を結晶成長する工程と、上記第１
の多層膜上に第１のマスクを形成し、上記第１のマスク
の周辺の表面層から少なくとも上記半絶縁性基板までを
半絶縁化させる第１の半絶縁性領域を形成し、前記コレ
クタコンタクト層を前記第１のマスクと平行に延びるよ
うにする工程と、上記第１の多層膜上に、第２の導電型
のベース層と、第１の導電型のエミッタ層とを含む第２
の多層膜を結晶成長する工程と、上記エミッタ層上から
上記第１の半絶縁性領域に延びるように第２のマスクを
形成し、上記第２のマスクの周辺の表面層から少なくと
も上記ベース層までを半絶縁化させる第２の半絶縁性領
域を形成する工程と、 上記第１の半絶縁性領域以外の上記エミッタ層上にダ
ミーエミッタを形成し、それをマスクとして、周辺の上
記エミッタ層をエッチング除去して上記ベース層を露出
させ、エミッタ領域を形成する工程と、上記ダミーエミ
ッタをマスクとして、イオン注入により、上記エミッタ
領域の両側の上記ベース層内に、第２の導電型の不純物
を高濃度に含有させる工程と、上記ダミーエミッタをパ
ターン反転し、エミッタ電極を形成する工程と、上記エ
ミッタ電極の引き出し方向と反対側の上記コレクタコン
タクト層上に、コレクタ電極を形成する工程と、上記第
２の半絶縁性領域上以外の上記ベース層上から、上記エ
ミッタ電極およびコレクタ電極の引き出し方向に対して
垂直方向に引き出されたベース電極を形成する工程とを
備えたバイポーラトランジスタの製造方法とする。また
エミッタとコレクタとが逆転したトランジスタも同様に
製造できる。Means for Solving the Problems In order to solve the above problems, a method for manufacturing a bipolar transistor according to the present invention includes a first conductivity type collector contact layer and a first conductivity type collector contact layer on a semi-insulating substrate. A step of crystal-growing a first multilayer film including a collector layer;
Forming a first mask on the multilayer film, forming a first semi-insulating region that semi-insulates at least the semi-insulating substrate from the surface layer around the first mask, and the collector contact A step of extending the layer parallel to the first mask, and a second layer including a second conductivity type base layer and a first conductivity type emitter layer on the first multilayer film.
The step of crystal-growing the multilayer film, the step of forming a second mask so as to extend from the emitter layer to the first semi-insulating region, and at least the base layer from the surface layer around the second mask. To form a second semi-insulating region that is semi-insulating, and a dummy emitter is formed on the emitter layer other than the first semi-insulating region, and using it as a mask, the surrounding emitter layer Of the second conductivity type impurity in the base layer on both sides of the emitter region by ion implantation using the dummy emitter as a mask and exposing the base layer to expose the base layer. In a high concentration, a pattern inversion of the dummy emitter to form an emitter electrode, and a step of forming the emitter electrode on the side opposite to the extraction direction of the emitter electrode. A step of forming a collector electrode on the contact layer, and a base electrode extracted from the base layer other than the second semi-insulating region in a direction perpendicular to the extraction direction of the emitter electrode and the collector electrode. And a method of manufacturing a bipolar transistor. Also, a transistor in which the emitter and the collector are reversed can be manufactured in the same manner.
作用 上記構成のバイポーラトランジスタは、外部ベース領
域とコレクタコンタクト領域の重なり部分の面積は、エ
ミッタ長にかかわりなく、一定の小さな値に保つことが
でき、従来の構成によるバイポーラトランジスタよりも
さらにCbcを低減でき、構造上Cbcをほとんど最小にす
る。かつコレクタコンタクト層に直接イオン注入を行う
ので、深さ方向に制御しやすいという利点を有する。再
成長界面は、トランジスタ特性にほとんど影響を及ぼさ
ないコレクタ層・コレクタコンタクト層の間となり、膜
成長上の問題も生じない。また、結晶性の良い外部ベー
ス領域に、キャリアを増加させるイオン注入を行うの
で、充分に低い外部ベース抵抗を得ることができ、トラ
ンジスタの高周波化に大きく貢献する。このとき、外部
ベース領域直下のコレクタ層は、充分薄くしておけば完
全に空乏化するので、接合容量は生じない。従って、外
部ベース領域直下のコレクタ層を半絶縁化する必要は特
にない。また、上記構成は基板側にエミッタ層を有す
る、エミッタとコレクタの位置が逆転したトランジスタ
においても、さらに、npn型あるいはpnp型トランジスタ
いずれでも同様に適用しうる。Action In the bipolar transistor with the above configuration, the area of the overlapping portion of the external base region and the collector contact region can be kept at a constant small value regardless of the emitter length, and Cbc is further reduced compared to the bipolar transistor with the conventional configuration. Yes, and structurally minimizes Cbc. In addition, since ion implantation is directly performed on the collector contact layer, there is an advantage that it is easy to control in the depth direction. The regrowth interface is between the collector layer and the collector contact layer, which has almost no effect on the transistor characteristics, so that no problem in film growth occurs. In addition, since ion implantation for increasing carriers is performed in the external base region having good crystallinity, a sufficiently low external base resistance can be obtained, which greatly contributes to increasing the frequency of the transistor. At this time, if the collector layer just below the external base region is made sufficiently thin, it will be completely depleted, so that no junction capacitance will occur. Therefore, it is not necessary to semi-insulate the collector layer directly below the external base region. Further, the above structure can be similarly applied to a transistor having an emitter layer on the substrate side and in which the positions of the emitter and the collector are reversed, and further, either an npn type transistor or a pnp type transistor.
実施例 以下、本発明の一実施例を第１図、第２図に基づいて
説明する。Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
第１図（ａ）〜（ｆ）は、本発明の一実施例における
砒化ガリウム系npn型バイポーラトランジスタの製造方
法を示す断面図である。第２図は完成した上記トランジ
スタを、鉛直方向から見たときの構成図である。まず、
半絶縁性砒化ガリウム基板21上に、ｎ型不純物を高濃度
に含有したコレクタコンタクト層22および保護膜85を順
に膜成長により形成し、上記保護膜85の上にレジスト89
を形成して、周辺に酸素イオンが少なくとも上記半絶縁
性砒化ガリウム基板21まで到達するように注入し、第一
酸素イオン注入層72を形成する。（第１図（ａ））次
に、上記保護膜85および上記レジスト89を除去して、ｎ
型不純物を含有したコレクタ層23、ｐ型不純物を高濃度
に含有したベース層24、ｎ型不純物を含有したエミッタ
層25、およびｎ型不純物を高濃度に含有したエミッタコ
ンタクト層26、を順に膜成長により形成し、金属マスク
77を用いて周辺に酸素イオンを少なくとも上記コレクタ
層23まで達するように注入し、第二酸素イオン注入層71
を形成する。（第１図（ｂ））次に、シリコンの酸化膜
等を用いて、ダミーエミッタ75を上記コレクタコンタク
ト層22の一部に重なるように形成し、上記ダミーエミッ
タ75をマスクとして湿式エッチングでベース層24を露出
する。（第１図（ｃ））さらに、周辺に金属マスク76を
形成してベリリウムイオン等を注入しエミッタの両側の
外部ベース領域にｐ型不純物イオン注入層74を形成す
る。（第１図（ｄ））熱処理により、上記ｐ型不純物イ
オン注入層74の結晶性を回復させた後、レジスト79を全
面に塗り平坦にして、乾式エッチングによりダミーエミ
ッタ75の頭出しを行い、湿式エッチングでダミーエミッ
タ75を除去する。このとき同時に、エミッタ電極の引出
し方向と反対側に、コレクタ電極82が形成される領域の
パターン形成を行い、湿式エッチングを用いてその領域
を、上記のコレクタコンタクト層22まで露出する。（第
１図（ｅ）および第２図）全面に金ゲルマニウム合金系
を蒸着して、上記レジスト79を除去し、熱処理すること
により、エミッタ電極86およびコレクタ電極82を同時に
形成する。さらに、水素イオンを周辺に注入し、水素イ
オン注入層73を形成して素子間分離を行う。金亜鉛系合
金を蒸着し、最後にベース電極84を形成する。（第１図
（ｆ））以上のようにして、本実施例におけるnpn型バ
イポーラトランジスタが完成する。1 (a) to 1 (f) are cross-sectional views showing a method for manufacturing a gallium arsenide-based npn-type bipolar transistor according to an embodiment of the present invention. FIG. 2 is a block diagram of the completed transistor as viewed from the vertical direction. First,
A collector contact layer 22 containing a high concentration of n-type impurities and a protective film 85 are sequentially formed on the semi-insulating gallium arsenide substrate 21 by film growth, and a resist 89 is formed on the protective film 85.
Then, oxygen ions are implanted into the periphery so as to reach at least the semi-insulating gallium arsenide substrate 21 to form the first oxygen ion-implanted layer 72. (FIG. 1 (a)) Next, the protective film 85 and the resist 89 are removed, and n
A collector layer 23 containing a type impurity, a base layer 24 containing a high concentration of p type impurities, an emitter layer 25 containing an n type impurity, and an emitter contact layer 26 containing a high concentration of n type impurities. Metal mask formed by growth
77 is used to inject oxygen ions into the periphery so as to reach at least the collector layer 23, and the second oxygen ion implantation layer 71
To form. (FIG. 1 (b)) Next, using a silicon oxide film or the like, a dummy emitter 75 is formed so as to overlap a part of the collector contact layer 22, and the dummy emitter 75 is used as a mask to form a base by wet etching. Expose layer 24. (FIG. 1 (c)) Further, a metal mask 76 is formed on the periphery and beryllium ions or the like are implanted to form p-type impurity ion implantation layers 74 in the external base regions on both sides of the emitter. (FIG. 1 (d)) After recovering the crystallinity of the p-type impurity ion-implanted layer 74 by heat treatment, a resist 79 is applied over the entire surface to make it flat, and the dummy emitter 75 is cued by dry etching. The dummy emitter 75 is removed by wet etching. At the same time, a region where the collector electrode 82 is to be formed is patterned on the side opposite to the extraction direction of the emitter electrode, and that region is exposed to the collector contact layer 22 by wet etching. (FIGS. 1 (e) and 2) A gold germanium alloy system is vapor-deposited on the entire surface to remove the resist 79 and heat treatment is performed, whereby the emitter electrode 86 and the collector electrode 82 are simultaneously formed. Further, hydrogen ions are implanted into the periphery to form a hydrogen ion implantation layer 73 to separate elements. A gold-zinc alloy is vapor-deposited, and finally a base electrode 84 is formed. (FIG. 1 (f)) As described above, the npn-type bipolar transistor in this embodiment is completed.
上記構成におけるコレクタ電極の引出し方向を、エミ
ッタ電極の引出し方向にとることも可能で、この場合は
コレクタ電極が形成できるように、コレクタコンタクト
層を少に伸張すればよい。The extraction direction of the collector electrode in the above structure may be the extraction direction of the emitter electrode. In this case, the collector contact layer may be slightly stretched so that the collector electrode can be formed.
上記構成を、より高周波特性に優れたヘテロ接合バイ
ポーラトランジスタに用いることもでき、この場合は膜
成長の時にベース層に用いた半導体よりも大きな禁制帯
幅を有する半導体をエミッタ層に用いればよい。また同
様に、基板側にエミッタ層を有する、エミッタとコレク
タの位置が逆転したトランジスタにおいても、pnp型ト
ランジスタにおいても適用しうる。The above structure can be used for a heterojunction bipolar transistor having more excellent high frequency characteristics. In this case, a semiconductor having a band gap larger than that of the semiconductor used for the base layer at the time of film growth may be used for the emitter layer. Similarly, it can be applied to a transistor having an emitter layer on the substrate side and in which the positions of the emitter and the collector are reversed, and also to a pnp type transistor.
発明の効果 以上に記したように、本発明の構成を有するバイポー
ラトランジスタの製造方法は、エミッタ電極およびコレ
クタ電極の引き出し方向に対して垂直方向に引き出され
たベース電極を形成するので、外部ベース領域とコレク
タコンタクト領域の重なり部分の面積は、エミッタ長に
かかわりなく、一定の小さな値に保つことができ、エミ
ッタ層の両側に隣接する、ベース電極取り出し部である
外部ベース領域直下に、基板まで到達する半絶縁化層形
成できるので、外部ベース領域直下の浮遊容量をなくす
ことができ、バイポーラトランジスタの高周波化に大き
く貢献する。かつイオン注入は、コレクタコンタクト層
に直接行われるので、深さ方向に制御よく行える。ま
た、再成長界面は、トランジスタ特性にほとんど影響を
及ぼさないコレクタ層・コレクタコンタクト層の間とな
り、膜成長上の問題も生じない。上記構成は基板側にエ
ミッタ層を有する、エミッタとコレクタの位置が逆転し
たトランジスタにおいても適用可能で、この場合はベー
ス・エミッタ間容量Cbeが構造上ほとんど最小となる。EFFECTS OF THE INVENTION As described above, in the method for manufacturing the bipolar transistor having the structure of the present invention, since the base electrode is formed in the direction perpendicular to the direction in which the emitter electrode and the collector electrode are extracted, the external base region is formed. The area of the overlapping part of the collector contact region with the collector contact region can be kept at a constant small value regardless of the emitter length, and reaches the substrate immediately below the external base region that is the base electrode extraction part adjacent to both sides of the emitter layer. Since the semi-insulating layer can be formed, the stray capacitance immediately below the external base region can be eliminated, which greatly contributes to increasing the frequency of the bipolar transistor. In addition, since the ion implantation is directly performed on the collector contact layer, it can be well controlled in the depth direction. Further, the regrowth interface is between the collector layer and the collector contact layer, which has almost no effect on the transistor characteristics, so that no problem in film growth occurs. The above structure can be applied to a transistor having an emitter layer on the substrate side and in which the positions of the emitter and the collector are reversed, and in this case, the base-emitter capacitance Cbe is almost the minimum in structure.
第１図（ａ）〜（ｆ）は、本発明の一実施例におけるト
ランジスタの製造方法を示す断面図、第２図は完成した
上記トランジスタを、鉛直方向から見たときの構成図、
第３図は従来のトランジスタの構成を示す断面図であ
る。 21……半絶縁性砒化ガリウム基板、22……コレクタコン
タクト層、23……コレクタ層、24……ベース層、25……
エミッタ層、26……エミッタコンタクト層、71……第二
酸素イオン注入層、72……第一酸素イオン注入層、73…
…水素イオン注入層、74……ｐ型不純物イオン注入層、
75……ダミーエミッタ、76、77……金属マスク、79、89
……レジスト、82……コレクタ電極、84……ベース電
極、85……保護膜、86……エミッタ電極。1 (a) to 1 (f) are cross-sectional views showing a method of manufacturing a transistor according to an embodiment of the present invention, and FIG. 2 is a configuration diagram of the completed transistor as seen from a vertical direction,
FIG. 3 is a sectional view showing the structure of a conventional transistor. 21 ... Semi-insulating gallium arsenide substrate, 22 ... Collector contact layer, 23 ... Collector layer, 24 ... Base layer, 25 ...
Emitter layer, 26 ... Emitter contact layer, 71 ... Secondary oxygen ion implantation layer, 72 ... Primary oxygen ion implantation layer, 73 ...
… Hydrogen ion implantation layer, 74 …… P-type impurity ion implantation layer,
75 …… Dummy emitter, 76,77 …… Metal mask, 79,89
...... Resist, 82 …… Collector electrode, 84 …… Base electrode, 85 …… Protective film, 86 …… Emitter electrode.
フロントページの続き (56)参考文献 特開 昭62−49659（ＪＰ，Ａ) 特開 昭60−95969（ＪＰ，Ａ) 特開 昭59−210669（ＪＰ，Ａ) 特開 昭62−49661（ＪＰ，Ａ)Continuation of the front page (56) Reference JP 62-49659 (JP, A) JP 60-95969 (JP, A) JP 59-210669 (JP, A) JP 62-49661 (JP , A)
Claims (2)
タコンタクト層と、第１の導電型のコレクタ層を含む第
１の多層膜を結晶成長する工程と、 上記第１の多層膜上に第１のマスクを形成し、上記第１
のマスクの周辺の表面層から少なくとも上記半絶縁性基
板までを半絶縁化させる第１の半絶縁性領域を形成し、
前記コレクタコンタクト層を前記第１のマスクと平行に
延びるようにする工程と、 上記第１の多層膜上に、第２の導電型のベース層と、第
１の導電型のエミッタ層とを含む第２の多層膜を結晶成
長する工程と、 上記エミッタ層上から上記第１の半絶縁性領域に延びる
ように第２のマスクを形成し、上記第２のマスクの周辺
の表面層から少なくとも上記ベース層までを半絶縁化さ
せる第２の半絶縁性領域を形成する工程と、 上記第１の半絶縁性領域以外の上記エミッタ層上にダミ
ーエミッタを形成し、それをマスクとして、周辺の上記
エミッタ層をエッチング除去して上記ベース層を露出さ
せ、エミッタ領域を形成する工程と、 上記ダミーエミッタをマスクとして、イオン注入によ
り、上記エミッタ領域の両側の上記ベース層内に、第２
の導電型の不純物を高濃度に含有させる工程と、 上記ダミーエミッタをパターン反転し、エミッタ電極を
形成する工程と、 上記エミッタ電極の引き出し方向と反対側の上記コレク
タコンタクト層上に、コレクタ電極を形成する工程と、 上記第２の半絶縁性領域上以外の上記ベース層上から、
上記エミッタ電極およびコレクタ電極の引き出し方法に
対して垂直方向に引き出されたベース電極を形成する工
程とを備えたことを特徴とするバイポーラトランジスタ
の製造方法。1. A step of crystal-growing a first conductive type collector contact layer and a first multilayer film including the first conductive type collector layer on a semi-insulating substrate, and the first multilayer. Forming a first mask on the film,
Forming a first semi-insulating region for semi-insulating at least from the surface layer around the mask to the semi-insulating substrate,
A step of extending the collector contact layer parallel to the first mask; and a second conductive type base layer and a first conductive type emitter layer on the first multilayer film. A step of crystal-growing the second multilayer film, a second mask is formed so as to extend from the emitter layer to the first semi-insulating region, and at least from the surface layer around the second mask Forming a second semi-insulating region that semi-insulates up to the base layer; and forming a dummy emitter on the emitter layer other than the first semi-insulating region and using it as a mask to surround the surroundings. A step of removing the emitter layer by etching to expose the base layer to form an emitter region; and using the dummy emitter as a mask to perform ion implantation to form a second layer in the base layer on both sides of the emitter region.
A step of forming a high concentration of conductivity type impurities, a step of pattern-reversing the dummy emitter to form an emitter electrode, and a step of forming a collector electrode on the collector contact layer on the side opposite to the emitter electrode extraction direction. A step of forming, and from above the base layer other than above the second semi-insulating region,
And a step of forming a base electrode drawn in a direction perpendicular to the method of drawing the emitter electrode and the collector electrode.
タコンタクト層と、第１の導電型のエミッタ層を含む第
１の多層膜を結晶成長する工程と、 上記第１の多層膜上に第１のマスクを形成し、上記第１
のマスクの周辺の表面層から少なくとも上記半絶縁性基
板までを半絶縁化させる第１の半絶縁性領域を形成し、
前記エミッタコンタクト層を前記第１のマスクと平行に
延びるようにする工程と、 上記第１の多層膜上に、第２の導電型のベース層と、第
１の導電型のコレクタ層とを含む第２の多層膜を結晶成
長する工程と、 上記コレクタ層上から上記第１の半絶縁性領域に延びる
ように第２のマスクを形成し、上記第２のマスクの周辺
の表面層から少なくとも上記ベース層までを半絶縁化さ
せる第２の半絶縁性領域を形成する工程と、 上記第１の半絶縁性領域以外の上記コレクタ層上にダミ
ーコレクタを形成し、それをマスクとして、周辺の上記
コレクタ層をエッチング除去して上記ベース層を露出さ
せ、エミッタ領域を形成する工程と、 上記ダミーエミッタをマスクとして、イオン注入によ
り、上記エミッタ領域の両側の上記ベース層内に、第２
の導電型の不純物を高濃度に含有させる工程と、 上記ダミーコレクタをパターン反転し、コレクタ電極を
形成する工程と、 上記コレクタ電極の引き出し方向と反対側の上記エミッ
タコンタクト層上に、エミッタ電極を形成する工程と、 上記第２の半絶縁性領域上以外の上記ベース層上から、
上記コレクタ電極およびエミッタ電極の引き出し方法に
対して垂直方向に引き出されたベース電極を形成する工
程とを備えたことを特徴とするバイポーラトランジスタ
の製造方法。2. A step of crystal-growing a first conductivity type emitter contact layer and a first multilayer film including the first conductivity type emitter layer on a semi-insulating substrate, and the first multilayer structure. Forming a first mask on the film,
Forming a first semi-insulating region for semi-insulating at least from the surface layer around the mask to the semi-insulating substrate,
A step of extending the emitter contact layer parallel to the first mask; and a second conductive type base layer and a first conductive type collector layer on the first multilayer film. A step of crystal-growing a second multilayer film, a second mask is formed so as to extend from the collector layer to the first semi-insulating region, and at least the surface layer around the second mask is formed from the surface layer. Forming a second semi-insulating region for semi-insulating up to the base layer; forming a dummy collector on the collector layer other than the first semi-insulating region and using it as a mask for surrounding A step of exposing the base layer by etching away the collector layer to form an emitter region; and a step of forming a second region in the base layer on both sides of the emitter region by ion implantation using the dummy emitter as a mask.
A step of forming a high-concentration conductive-type impurity, the step of pattern-reversing the dummy collector to form a collector electrode, and the step of forming an emitter electrode on the emitter contact layer on the side opposite to the collector electrode extraction direction. A step of forming, and from above the base layer other than above the second semi-insulating region,
And a step of forming a base electrode drawn in a direction perpendicular to the method of drawing the collector electrode and the emitter electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186186A JPH0824127B2 (en) | 1987-07-24 | 1987-07-24 | Method for manufacturing bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186186A JPH0824127B2 (en) | 1987-07-24 | 1987-07-24 | Method for manufacturing bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430269A JPS6430269A (en) | 1989-02-01 |
| JPH0824127B2 true JPH0824127B2 (en) | 1996-03-06 |
Family
ID=16183894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186186A Expired - Lifetime JPH0824127B2 (en) | 1987-07-24 | 1987-07-24 | Method for manufacturing bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824127B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618539B2 (en) * | 1991-03-04 | 1997-06-11 | シャープ株式会社 | Method for manufacturing semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0106724B1 (en) * | 1982-09-17 | 1989-06-07 | ETAT FRANCAIS représenté par le Ministre des PTT (Centre National d'Etudes des Télécommunications) | Ballistic heterojunction bipolar transistor |
| JPS6095969A (en) * | 1983-10-31 | 1985-05-29 | Matsushita Electronics Corp | Manufacturing method of semiconductor integrated circuit |
| JPS6249659A (en) * | 1985-08-29 | 1987-03-04 | Matsushita Electric Ind Co Ltd | Heterojunction bipolar transistor and manufacture thereof |
| JPS6249661A (en) * | 1985-08-29 | 1987-03-04 | Matsushita Electric Ind Co Ltd | Heterojunction bipolar transistor and its manufacturing method |
-
1987
- 1987-07-24 JP JP62186186A patent/JPH0824127B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430269A (en) | 1989-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5166081A (en) | Method of producing a bipolar transistor | |
| JPH0571173B2 (en) | ||
| US5147775A (en) | Method of fabricating a high-frequency bipolar transistor | |
| JP3262056B2 (en) | Bipolar transistor and manufacturing method thereof | |
| US5063167A (en) | Method of producing a bipolar transistor with spacers | |
| US3817794A (en) | Method for making high-gain transistors | |
| JPH0824127B2 (en) | Method for manufacturing bipolar transistor | |
| JP2506074B2 (en) | Heterojunction bipolar transistor and manufacturing method thereof | |
| JPH0824124B2 (en) | Method for manufacturing bipolar transistor | |
| JP2979638B2 (en) | Method for manufacturing heterojunction bipolar transistor | |
| JP2718116B2 (en) | Manufacturing method of bipolar transistor | |
| JPS6354767A (en) | Bipolar transistor and manufacture thereof | |
| JPH0824126B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JPH0824125B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JP2528559B2 (en) | Method for manufacturing lateral bipolar transistor | |
| JP2718114B2 (en) | Manufacturing method of bipolar transistor | |
| JPH031542A (en) | Bipolar transistor manufacturing method | |
| JPS5984469A (en) | Manufacture of semiconductor device | |
| JPH0638426B2 (en) | Bipolar transistor manufacturing method | |
| JPH02159036A (en) | Bipolar transistor manufacturing method | |
| JP2830515B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0638425B2 (en) | Bipolar transistor manufacturing method | |
| JPH01211969A (en) | Manufacture of lateral bipolar transistor | |
| JPH02159037A (en) | Bipolar transistor manufacturing method | |
| JPH031543A (en) | Manufacture of bipolar transistor |