JPH08274313A - 半導体装置、およびその製造方法 - Google Patents
半導体装置、およびその製造方法Info
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- JPH08274313A JPH08274313A JP7072680A JP7268095A JPH08274313A JP H08274313 A JPH08274313 A JP H08274313A JP 7072680 A JP7072680 A JP 7072680A JP 7268095 A JP7268095 A JP 7268095A JP H08274313 A JPH08274313 A JP H08274313A
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- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
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- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 従来の半導体装置と比較してオン抵抗を低減
できる半導体装置およびその製造方法を提供することを
目的とする。 【構成】 フィールド・プレート酸化膜１０７を用いる
ＭＯＳＦＥＴであり、チャネルが形成されるｐ型ベース
層１０９表面が、フィールド・プレート酸化膜１０７の
基底部面に対しておよそ３０°の角度となっている。
できる半導体装置およびその製造方法を提供することを
目的とする。 【構成】 フィールド・プレート酸化膜１０７を用いる
ＭＯＳＦＥＴであり、チャネルが形成されるｐ型ベース
層１０９表面が、フィールド・プレート酸化膜１０７の
基底部面に対しておよそ３０°の角度となっている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特に高耐圧のパワーＩＣなどに用いられ
る半導体装置およびその製造方法に関する。
造方法に係り、特に高耐圧のパワーＩＣなどに用いられ
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗などによって電気回
路を構成するように結びつけ、１チップ上に集積化して
形成した集積回路（ＩＣ）が多用されている。このよう
なＩＣのうち高耐圧の素子を含むものはパワーＩＣと呼
ばれている。パワーＩＣの中でも駆動回路と制御回路が
一体化されたものは、ディスプレイ駆動装置や車載用Ｉ
Ｃなどの多くの用途に用いることができる。
分には、多数のトランジスタや抵抗などによって電気回
路を構成するように結びつけ、１チップ上に集積化して
形成した集積回路（ＩＣ）が多用されている。このよう
なＩＣのうち高耐圧の素子を含むものはパワーＩＣと呼
ばれている。パワーＩＣの中でも駆動回路と制御回路が
一体化されたものは、ディスプレイ駆動装置や車載用Ｉ
Ｃなどの多くの用途に用いることができる。
【０００３】この種のパワーＩＣの出力段に用いられ
る、従来のＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の製造工程断面図を図７に示す。まず図７（ａ）に
示すように、ｐ- 型の単結晶シリコン基板１にイオン注
入してｎ型層５とｎ型オフセット層６とを形成する。こ
の基板１上に酸化シリコン膜２・多結晶シリコン膜３・
窒化シリコン膜４を積層し、多結晶シリコン膜３・窒化
シリコン膜４をパターニングして酸化シリコン膜２の一
部を露出させる。
る、従来のＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）の製造工程断面図を図７に示す。まず図７（ａ）に
示すように、ｐ- 型の単結晶シリコン基板１にイオン注
入してｎ型層５とｎ型オフセット層６とを形成する。こ
の基板１上に酸化シリコン膜２・多結晶シリコン膜３・
窒化シリコン膜４を積層し、多結晶シリコン膜３・窒化
シリコン膜４をパターニングして酸化シリコン膜２の一
部を露出させる。
【０００４】次に図７（ｂ）に示すように、酸化性雰囲
気下で熱処理することにより膜厚の厚いフィールド・プ
レート酸化膜７を形成する。この後、多結晶シリコン膜
３・窒化シリコン膜４を除去する。
気下で熱処理することにより膜厚の厚いフィールド・プ
レート酸化膜７を形成する。この後、多結晶シリコン膜
３・窒化シリコン膜４を除去する。
【０００５】さらに図７（ｃ）に示すように、ゲート酸
化膜２1 の上以外にフォトレジスト８を被覆して露光・
現像によりパターニングを行なう。そしてフォトレジス
ト８をマスクとしてイオン注入し、図７（ｄ）に示すよ
うに、しきい値電圧Ｖthの制御を行うｐ型のベース層９
を形成する。フォトレジスト８を除去した後、ゲート酸
化膜２1 上にゲート電極１２を形成し、このゲート電極
１２およびフィールド・プレート酸化膜７をマスクとし
て両側にイオン注入し、ｎ+ 型のソース層１０・ドレイ
ン層１１を形成する。最後にソース層１０・ドレイン層
１１上の酸化膜２をエッチングして、その部分にそれぞ
れソース電極１３・ドレイン電極１４を形成して、ＭＯ
ＳＦＥＴが完成する。
化膜２1 の上以外にフォトレジスト８を被覆して露光・
現像によりパターニングを行なう。そしてフォトレジス
ト８をマスクとしてイオン注入し、図７（ｄ）に示すよ
うに、しきい値電圧Ｖthの制御を行うｐ型のベース層９
を形成する。フォトレジスト８を除去した後、ゲート酸
化膜２1 上にゲート電極１２を形成し、このゲート電極
１２およびフィールド・プレート酸化膜７をマスクとし
て両側にイオン注入し、ｎ+ 型のソース層１０・ドレイ
ン層１１を形成する。最後にソース層１０・ドレイン層
１１上の酸化膜２をエッチングして、その部分にそれぞ
れソース電極１３・ドレイン電極１４を形成して、ＭＯ
ＳＦＥＴが完成する。
【０００６】このＭＯＳＦＥＴではソース層１０・ドレ
イン層１１間に高電圧を印加したときに、チャネルが形
成されるｐ型ベース層９の端部の電界が、フィールド・
プレートとして働くフィールド・プレート酸化膜７によ
り緩和され、耐圧を向上させることができる。これと、
ｎ+ 型ドレイン層１１がｎ型オフセット層６内に形成さ
れていることにより、従来のＭＯＳＦＥＴに比べて耐圧
が高くなる。そしてｐ型ベース層９の全てがチャネルと
なる。
イン層１１間に高電圧を印加したときに、チャネルが形
成されるｐ型ベース層９の端部の電界が、フィールド・
プレートとして働くフィールド・プレート酸化膜７によ
り緩和され、耐圧を向上させることができる。これと、
ｎ+ 型ドレイン層１１がｎ型オフセット層６内に形成さ
れていることにより、従来のＭＯＳＦＥＴに比べて耐圧
が高くなる。そしてｐ型ベース層９の全てがチャネルと
なる。
【０００７】また図７とは異なる従来のＭＯＳＦＥＴを
図８に示す。このＭＯＳＦＥＴが図７のＭＯＳＦＥＴと
異なる点は、フィールド酸化膜７に挟まれた領域のｐ型
ベース層９内にｎ+ 型ソース層１０が形成されている点
である。従って図７のｎ型層５は形成されていない。ま
たチャネルはｐ型ベース層９の全てではなく、ｎ型オフ
セット層６とｎ+ 型ソース層１０に挟まれた部分とな
る。さらにはｐ型ベース層９内にコンタクトのためのｐ
+ 型ベース層１５が形成されている点も異なる。
図８に示す。このＭＯＳＦＥＴが図７のＭＯＳＦＥＴと
異なる点は、フィールド酸化膜７に挟まれた領域のｐ型
ベース層９内にｎ+ 型ソース層１０が形成されている点
である。従って図７のｎ型層５は形成されていない。ま
たチャネルはｐ型ベース層９の全てではなく、ｎ型オフ
セット層６とｎ+ 型ソース層１０に挟まれた部分とな
る。さらにはｐ型ベース層９内にコンタクトのためのｐ
+ 型ベース層１５が形成されている点も異なる。
【０００８】製造工程においてはｐ型ベース層９の形成
方法が異なる。フィールド・プレート酸化膜７・ゲート
電極１２を形成した後に、フィールド・プレート酸化膜
７に挟まれた領域にゲート電極１２をマスクとしてｎ型
とｐ型のイオンを同時に注入し、このイオンを拡散させ
る。このときの２つのイオンの拡散係数の違いを利用す
る、いわゆる２重拡散によりｐ型ベース層９を形成す
る。
方法が異なる。フィールド・プレート酸化膜７・ゲート
電極１２を形成した後に、フィールド・プレート酸化膜
７に挟まれた領域にゲート電極１２をマスクとしてｎ型
とｐ型のイオンを同時に注入し、このイオンを拡散させ
る。このときの２つのイオンの拡散係数の違いを利用す
る、いわゆる２重拡散によりｐ型ベース層９を形成す
る。
【０００９】図８のＭＯＳＦＥＴにおいても、フィール
ド・プレート酸化膜７、ｎ型オフセット層６が形成され
ていることにより、従来のＭＯＳＦＥＴに比べて耐圧が
高くなる。
ド・プレート酸化膜７、ｎ型オフセット層６が形成され
ていることにより、従来のＭＯＳＦＥＴに比べて耐圧が
高くなる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のＭＯＳＦＥＴには以下のような問題があっ
た。図７のＭＯＳＦＥＴの場合、ｐ型ベース層９全部が
チャネルとなる。ｐ型ベース層９はフォトレジスト８を
被覆し、露光・現像してパターニングを行ない、これを
マスクとして不純物を注入し形成する。フォトレジスト
８のマスクがないと、注入した不純物がその後の熱処理
によりｎ型オフセット層６に拡散し、フィールド・プレ
ート酸化膜７の下部が一部ｐ型になってしまい、ゲート
電極に相当の高電圧を印加しないとチャネルが形成され
なくなってしまうからである。そしてフォトレジストの
パターニングの微細化によりチャネル長を短くすること
は、現在の技術では限界がある。またチャネル長を短く
していくにつれて、素子ごとのチャネル長にばらつきが
出てしまう。従ってチャネル長をある程度以下にするこ
とが困難であり長くなってしまう。
ような従来のＭＯＳＦＥＴには以下のような問題があっ
た。図７のＭＯＳＦＥＴの場合、ｐ型ベース層９全部が
チャネルとなる。ｐ型ベース層９はフォトレジスト８を
被覆し、露光・現像してパターニングを行ない、これを
マスクとして不純物を注入し形成する。フォトレジスト
８のマスクがないと、注入した不純物がその後の熱処理
によりｎ型オフセット層６に拡散し、フィールド・プレ
ート酸化膜７の下部が一部ｐ型になってしまい、ゲート
電極に相当の高電圧を印加しないとチャネルが形成され
なくなってしまうからである。そしてフォトレジストの
パターニングの微細化によりチャネル長を短くすること
は、現在の技術では限界がある。またチャネル長を短く
していくにつれて、素子ごとのチャネル長にばらつきが
出てしまう。従ってチャネル長をある程度以下にするこ
とが困難であり長くなってしまう。
【００１１】図８のＭＯＳＦＥＴの場合には、チャネル
長は２重拡散の拡散時間により決まる。拡散時間を短く
すればチャネル長は短くなるが、このときにも素子ごと
のチャネル長にばらつきが出てしまうため、やはりチャ
ネル長をある程度以下にすることは困難である。
長は２重拡散の拡散時間により決まる。拡散時間を短く
すればチャネル長は短くなるが、このときにも素子ごと
のチャネル長にばらつきが出てしまうため、やはりチャ
ネル長をある程度以下にすることは困難である。
【００１２】そしてチャネル長が長いと素子のオン抵抗
が増大してしまうという問題が生じる。本発明は上記の
問題を解決するために、従来の半導体装置と比較してオ
ン抵抗を低減できる半導体装置およびその製造方法を提
供することを目的とする。
が増大してしまうという問題が生じる。本発明は上記の
問題を解決するために、従来の半導体装置と比較してオ
ン抵抗を低減できる半導体装置およびその製造方法を提
供することを目的とする。
【００１３】
【課題を解決するための手段】上記の問題を解決するた
めに本発明は請求項１の発明として、高抵抗半導体層
と、この高抵抗半導体層表面に形成された第１の第１導
電型半導体層と、この第１の第１導電型半導体層表面に
少なくとも形成された低抵抗半導体層と、この低抵抗半
導体層上に設けられた第１の電極と、前記高抵抗半導体
層表面の前記第１の第１導電型半導体層とは異なる位置
に形成された低抵抗の第２の第１導電型半導体層と、こ
の第２の第１導電型半導体層上に少なくとも設けられた
第２の電極と、前記高抵抗半導体層表面の前記第１およ
び第２の第１導電型半導体層に挟まれた領域に形成され
た第２導電型半導体層と、この第２導電型半導体層上に
ゲート酸化膜を介して設けられたゲート電極と、前記高
抵抗半導体層もしくは前記第１の第１導電型半導体層上
に設けられ、前記ゲート酸化膜よりも厚いフィールド・
プレート酸化膜とを備え、前記第２導電型半導体層表面
の少なくとも一部が、前記フィールド・プレート酸化膜
の基底部面に対して水平とは異なる方向に形成された半
導体装置を提供する。
めに本発明は請求項１の発明として、高抵抗半導体層
と、この高抵抗半導体層表面に形成された第１の第１導
電型半導体層と、この第１の第１導電型半導体層表面に
少なくとも形成された低抵抗半導体層と、この低抵抗半
導体層上に設けられた第１の電極と、前記高抵抗半導体
層表面の前記第１の第１導電型半導体層とは異なる位置
に形成された低抵抗の第２の第１導電型半導体層と、こ
の第２の第１導電型半導体層上に少なくとも設けられた
第２の電極と、前記高抵抗半導体層表面の前記第１およ
び第２の第１導電型半導体層に挟まれた領域に形成され
た第２導電型半導体層と、この第２導電型半導体層上に
ゲート酸化膜を介して設けられたゲート電極と、前記高
抵抗半導体層もしくは前記第１の第１導電型半導体層上
に設けられ、前記ゲート酸化膜よりも厚いフィールド・
プレート酸化膜とを備え、前記第２導電型半導体層表面
の少なくとも一部が、前記フィールド・プレート酸化膜
の基底部面に対して水平とは異なる方向に形成された半
導体装置を提供する。
【００１４】また請求項３の発明として、高抵抗半導体
層表面に不純物を注入し第１の第１導電型半導体層を形
成する工程と、前記高抵抗半導体層上に酸化膜を形成し
た後、酸化性雰囲気中で熱処理して前記酸化膜の一部を
厚くしフィールド・プレート酸化膜を形成する工程と、
このフィールド・プレート酸化膜をマスクとして不純物
を注入し第２導電型半導体層を形成する工程と、前記フ
ィールド・プレート酸化膜のエッチバックする工程と、
前記第２半導体層上に少なくとも端部が前記フィールド
・プレート酸化膜の基底部面に対して水平とは異なる方
向であるゲ−ト酸化膜を形成し、このゲ−ト酸化膜上に
ゲート電極を形成する工程と、このゲート電極および前
記フィールド・プレート酸化膜をマスクとして不純物を
注入し低抵抗の低抵抗半導体層および第２の第１導電型
半導体層とを形成する工程と、第１の電極を前記低抵抗
半導体層上に、第２の電極を少なくとも前記第２の第１
導電型半導体層上に形成する工程とを備えた半導体装置
の製造方法を提供する。
層表面に不純物を注入し第１の第１導電型半導体層を形
成する工程と、前記高抵抗半導体層上に酸化膜を形成し
た後、酸化性雰囲気中で熱処理して前記酸化膜の一部を
厚くしフィールド・プレート酸化膜を形成する工程と、
このフィールド・プレート酸化膜をマスクとして不純物
を注入し第２導電型半導体層を形成する工程と、前記フ
ィールド・プレート酸化膜のエッチバックする工程と、
前記第２半導体層上に少なくとも端部が前記フィールド
・プレート酸化膜の基底部面に対して水平とは異なる方
向であるゲ−ト酸化膜を形成し、このゲ−ト酸化膜上に
ゲート電極を形成する工程と、このゲート電極および前
記フィールド・プレート酸化膜をマスクとして不純物を
注入し低抵抗の低抵抗半導体層および第２の第１導電型
半導体層とを形成する工程と、第１の電極を前記低抵抗
半導体層上に、第２の電極を少なくとも前記第２の第１
導電型半導体層上に形成する工程とを備えた半導体装置
の製造方法を提供する。
【００１５】
【作用】本発明によれば、チャネルが形成される第２導
電型半導体層表面の少なくとも一部が、フィールド・プ
レート酸化膜の基底部面に対して水平とは異なる方向に
形成される。このため、第２導電型半導体層表面の全部
が基底部面に対して水平な従来の半導体装置と比較し
て、素子上面から見た場合のチャネルの長さが同じ場
合、チャネル長が長くなる。換言すれば、チャネル長が
同一の場合、素子上面からみたチャネルの長さは短くな
り、オン抵抗が低減する。
電型半導体層表面の少なくとも一部が、フィールド・プ
レート酸化膜の基底部面に対して水平とは異なる方向に
形成される。このため、第２導電型半導体層表面の全部
が基底部面に対して水平な従来の半導体装置と比較し
て、素子上面から見た場合のチャネルの長さが同じ場
合、チャネル長が長くなる。換言すれば、チャネル長が
同一の場合、素子上面からみたチャネルの長さは短くな
り、オン抵抗が低減する。
【００１６】
【実施例】以下、本発明の実施例を説明する。 （実施例１）図１に本発明の実施例１に係る半導体装置
の製造工程断面図を示す。本実施例ではＭＯＳＦＥＴを
製造した。以下、製造工程に従って説明する。
の製造工程断面図を示す。本実施例ではＭＯＳＦＥＴを
製造した。以下、製造工程に従って説明する。
【００１７】まず図１（ａ）に示すように、主面が（１
００）面でｐ- 型のシリコン基板１０１上に熱酸化によ
り酸化シリコン膜１０２を形成し、さらにその上に多結
晶シリコン膜１０３・窒化シリコン膜１０４を堆積す
る。その後、図示せぬフォトレジストを上面に形成し、
露光・現像によりパターニングを行なって多結晶シリコ
ン膜１０３・窒化シリコン膜１０４の一部を除去して、
酸化シリコン膜１０２の一部を露出させる。
００）面でｐ- 型のシリコン基板１０１上に熱酸化によ
り酸化シリコン膜１０２を形成し、さらにその上に多結
晶シリコン膜１０３・窒化シリコン膜１０４を堆積す
る。その後、図示せぬフォトレジストを上面に形成し、
露光・現像によりパターニングを行なって多結晶シリコ
ン膜１０３・窒化シリコン膜１０４の一部を除去して、
酸化シリコン膜１０２の一部を露出させる。
【００１８】次に図１（ｂ）に示すように、多結晶シリ
コン膜１０３・窒化シリコン膜１０４をマスクとしてＰ
+ イオンを注入し、深さ１μｍ型程度のｎ型オフセット
層１０６を形成する。さらに１０００℃程度の酸化性雰
囲気中で熱処理を行い、酸化シリコン膜１０２よりも膜
厚の厚いフィールド・プレート酸化膜１０７をｎ型オフ
セット層１０６上に形成する。そしてフィールド・プレ
ート酸化膜１０７両側の酸化シリコン膜１０２のうち片
側をフォトレジスト１０８によって覆う。
コン膜１０３・窒化シリコン膜１０４をマスクとしてＰ
+ イオンを注入し、深さ１μｍ型程度のｎ型オフセット
層１０６を形成する。さらに１０００℃程度の酸化性雰
囲気中で熱処理を行い、酸化シリコン膜１０２よりも膜
厚の厚いフィールド・プレート酸化膜１０７をｎ型オフ
セット層１０６上に形成する。そしてフィールド・プレ
ート酸化膜１０７両側の酸化シリコン膜１０２のうち片
側をフォトレジスト１０８によって覆う。
【００１９】続いて図１（ｃ）に示すように、フィール
ド・プレート酸化膜１０７、フォトレジスト１０８をマ
スクとしてＡｓ+ イオン・Ｂ+ イオンの注入を行う。酸
化膜１０２、フィールド・プレート酸化膜１０７をフッ
化アンモニウムによりエッチングし、フィールド・プレ
ート酸化膜１０７以外の酸化シリコン膜１０２を除去す
る。この後、熱酸化により再び酸化シリコン膜１０２を
形成する。この際、熱によりイオンの拡散が起こり、Ａ
ｓ+ イオン・Ｂ+ イオンの拡散係数の違いによりｐ型ベ
ース領域１０９が形成され、この上の酸化膜１０２がゲ
ート酸化膜１０２1 になる。ゲ−ト酸化膜１０２1 はフ
ィールド・プレート酸化膜１０７の基底部面に対して３
０°程度の角度となる。そしてゲート酸化膜１０２1 上
およびその周辺にゲート電極１１２を形成する。
ド・プレート酸化膜１０７、フォトレジスト１０８をマ
スクとしてＡｓ+ イオン・Ｂ+ イオンの注入を行う。酸
化膜１０２、フィールド・プレート酸化膜１０７をフッ
化アンモニウムによりエッチングし、フィールド・プレ
ート酸化膜１０７以外の酸化シリコン膜１０２を除去す
る。この後、熱酸化により再び酸化シリコン膜１０２を
形成する。この際、熱によりイオンの拡散が起こり、Ａ
ｓ+ イオン・Ｂ+ イオンの拡散係数の違いによりｐ型ベ
ース領域１０９が形成され、この上の酸化膜１０２がゲ
ート酸化膜１０２1 になる。ゲ−ト酸化膜１０２1 はフ
ィールド・プレート酸化膜１０７の基底部面に対して３
０°程度の角度となる。そしてゲート酸化膜１０２1 上
およびその周辺にゲート電極１１２を形成する。
【００２０】次に図１（ｄ）に示すように、フィールド
・プレ−ト酸化膜１０７・ゲート電極１１２をマスクと
してＡｓ+ イオンの注入を行い、深さ３００ｎｍ程度の
ｎ+型ソース層１１０・ドレイン層１１１を形成する。
・プレ−ト酸化膜１０７・ゲート電極１１２をマスクと
してＡｓ+ イオンの注入を行い、深さ３００ｎｍ程度の
ｎ+型ソース層１１０・ドレイン層１１１を形成する。
【００２１】最後に図１（ｅ）に示すように、ソース層
１１０・ドレイン層１１１上の酸化膜１０２をエッチン
グして、その部分にソース電極１１３・ドレイン電極１
１４を形成して本実施例に係るＭＯＳＦＥＴが完成す
る。
１１０・ドレイン層１１１上の酸化膜１０２をエッチン
グして、その部分にソース電極１１３・ドレイン電極１
１４を形成して本実施例に係るＭＯＳＦＥＴが完成す
る。
【００２２】このＭＯＳＦＥＴはｐ型ベ−ス層１０９の
上面がフィ−ルド・プレ−ト酸化膜１０７の基底部面に
対して、およそ３０°の角度となっている。このため図
８のＭＯＳＦＥＴと比較して、チャネル長１．５μｍ、
素子長１０μｍの条件が同じ場合、約５％オン抵抗が低
減した。
上面がフィ−ルド・プレ−ト酸化膜１０７の基底部面に
対して、およそ３０°の角度となっている。このため図
８のＭＯＳＦＥＴと比較して、チャネル長１．５μｍ、
素子長１０μｍの条件が同じ場合、約５％オン抵抗が低
減した。
【００２３】またこのＭＯＳＦＥＴはＣＭＯＳと同一の
工程で高耐圧のＭＯＳＦＥＴを製造できる。従ってパワ
ーＩＣなどの製造工程を簡略化することが可能である。 （実施例２）図２に実施例２に係る半導体装置としての
ＭＯＳＦＥＴの製造工程断面図を示す。図２では図１と
同一部分には同符号を付けてあり、以下同様とする。
工程で高耐圧のＭＯＳＦＥＴを製造できる。従ってパワ
ーＩＣなどの製造工程を簡略化することが可能である。 （実施例２）図２に実施例２に係る半導体装置としての
ＭＯＳＦＥＴの製造工程断面図を示す。図２では図１と
同一部分には同符号を付けてあり、以下同様とする。
【００２４】まず図２（ａ）に示すように、ｐ- 型のシ
リコン基板１０１の表面にＰ+ イオンを注入して深さ１
μｍ程度のｎ型層１０５とｎ型オフセット層１０６とを
形成する。そして図１（ａ）と同様に酸化シリコン膜１
０２・多結晶シリコン膜１０３・窒化シリコン膜１０４
を形成してパターニングを行ない、ｎ型層１０５・ｎ型
オフセット層１０６上の一部を露出させる。
リコン基板１０１の表面にＰ+ イオンを注入して深さ１
μｍ程度のｎ型層１０５とｎ型オフセット層１０６とを
形成する。そして図１（ａ）と同様に酸化シリコン膜１
０２・多結晶シリコン膜１０３・窒化シリコン膜１０４
を形成してパターニングを行ない、ｎ型層１０５・ｎ型
オフセット層１０６上の一部を露出させる。
【００２５】次に図１（ｂ）と同様にして図２（ｂ）に
示すように、ｎ型層１０５・ｎ型オフセット層１０６上
にフィールド・プレート酸化膜１０７を形成する。続い
て図２（ｃ）に示すように、フィールド・プレート酸化
膜１０７をマスクとしてＢ+ イオンの注入を行い、ｎ型
層１０５・ｎ型オフセット層１０６に挟まれた領域に、
しきい値電圧Ｖthの制御を行なうｐ型ベ−ス層１０９を
形成する。この後、酸化膜１０２、フィールド・プレー
ト酸化膜１０７を図１（ｃ）に示したのと同様にしてエ
ッチングし、熱酸化により再び酸化膜１０２を形成す
る。そしてｐ型ベース領域１０９の上のゲート酸化膜１
０２1 上およびその周辺にゲート電極１１２を形成す
る。さらにフィールド酸化膜１０７・ゲート電極１１２
をマスクとしてＡｓ+ イオンの注入を行い、深さ３００
ｎｍ程度のソース層１１０・ドレイン層１１１を形成す
る。
示すように、ｎ型層１０５・ｎ型オフセット層１０６上
にフィールド・プレート酸化膜１０７を形成する。続い
て図２（ｃ）に示すように、フィールド・プレート酸化
膜１０７をマスクとしてＢ+ イオンの注入を行い、ｎ型
層１０５・ｎ型オフセット層１０６に挟まれた領域に、
しきい値電圧Ｖthの制御を行なうｐ型ベ−ス層１０９を
形成する。この後、酸化膜１０２、フィールド・プレー
ト酸化膜１０７を図１（ｃ）に示したのと同様にしてエ
ッチングし、熱酸化により再び酸化膜１０２を形成す
る。そしてｐ型ベース領域１０９の上のゲート酸化膜１
０２1 上およびその周辺にゲート電極１１２を形成す
る。さらにフィールド酸化膜１０７・ゲート電極１１２
をマスクとしてＡｓ+ イオンの注入を行い、深さ３００
ｎｍ程度のソース層１１０・ドレイン層１１１を形成す
る。
【００２６】最後に図２（ｄ）に示すように、図１
（ｅ）と同様にしてソース層１１０上にソース電極１１
３、ドレイン層１１１上にドレイン電極１１４を形成し
て本実施例に係るＭＯＳＦＥＴが完成する。
（ｅ）と同様にしてソース層１１０上にソース電極１１
３、ドレイン層１１１上にドレイン電極１１４を形成し
て本実施例に係るＭＯＳＦＥＴが完成する。
【００２７】このＭＯＳＦＥＴは図７のＭＯＳＦＥＴと
比較して、チャネル長が３μｍで同一の場合、オン抵抗
が約１／２と低減した。なおチャネル長が３μｍだと素
子上面から見たチャネルの長さは１．５μｍとなる。図
７のＭＯＳＦＥＴではチャネル長を３μｍ程度以下にす
ることが困難であるため、このＭＯＳＦＥＴは素子の小
型化にも有利となる。 （実施例３）図３に実施例３に係る半導体装置としての
ＭＯＳＦＥＴの断面図を示す。
比較して、チャネル長が３μｍで同一の場合、オン抵抗
が約１／２と低減した。なおチャネル長が３μｍだと素
子上面から見たチャネルの長さは１．５μｍとなる。図
７のＭＯＳＦＥＴではチャネル長を３μｍ程度以下にす
ることが困難であるため、このＭＯＳＦＥＴは素子の小
型化にも有利となる。 （実施例３）図３に実施例３に係る半導体装置としての
ＭＯＳＦＥＴの断面図を示す。
【００２８】図３のＭＯＳＦＥＴが図１のＭＯＳＦＥＴ
と異なる点は、ｐ- 基板１０１が酸化シリコン膜１１６
の上に形成され、酸化シリコン膜１１６は基板１１７の
上に形成されている、いわゆるＳＯＩ構造となっている
点である。このような構造は、例えば酸化シリコン膜を
表面に形成したシリコン基板同士を張り合わせることに
よって得られる。
と異なる点は、ｐ- 基板１０１が酸化シリコン膜１１６
の上に形成され、酸化シリコン膜１１６は基板１１７の
上に形成されている、いわゆるＳＯＩ構造となっている
点である。このような構造は、例えば酸化シリコン膜を
表面に形成したシリコン基板同士を張り合わせることに
よって得られる。
【００２９】このＭＯＳＦＥＴでも図１のＭＯＳＦＥＴ
と同様な効果が得られた。 （実施例４）図４に実施例４に係る半導体装置としての
ＭＯＳＦＥＥＴの断面図を示す。
と同様な効果が得られた。 （実施例４）図４に実施例４に係る半導体装置としての
ＭＯＳＦＥＥＴの断面図を示す。
【００３０】図４のＭＯＳＦＥＴは図２のＭＯＳＦＥＴ
をＳＯＩ構造としたものであり、図２のＭＯＳＦＥＴと
同様な効果が得られた。 （実施例５）図５に実施例５に係る半導体装置の断面図
を示す。この半導体装置は図３のＭＯＳＦＥＴを導電変
調型ＭＯＳＦＥＴ（ＩＧＢＴ）にしたものである。すな
わちドレイン層１１１がｎ+ 型ではなくｐ+ 型であり、
ソース電極１１３がｎ+ 型ソース層と、ｐ型ベース層よ
りも深く拡散形成されたｐ+ 型ベース層１１８との上に
またがって形成されている。また基板１０１はｐ- 型で
はなく、ｎ- 型である。
をＳＯＩ構造としたものであり、図２のＭＯＳＦＥＴと
同様な効果が得られた。 （実施例５）図５に実施例５に係る半導体装置の断面図
を示す。この半導体装置は図３のＭＯＳＦＥＴを導電変
調型ＭＯＳＦＥＴ（ＩＧＢＴ）にしたものである。すな
わちドレイン層１１１がｎ+ 型ではなくｐ+ 型であり、
ソース電極１１３がｎ+ 型ソース層と、ｐ型ベース層よ
りも深く拡散形成されたｐ+ 型ベース層１１８との上に
またがって形成されている。また基板１０１はｐ- 型で
はなく、ｎ- 型である。
【００３１】このＩＧＢＴでは従来のＩＧＢＴと比較し
て、チャネル長６μｍ、素子長１００μｍの条件が同じ
場合、約２％オン抵抗が低減した。またこのＩＧＢＴも
ＣＭＯＳと同一の工程で形成することが可能であり、製
造工程が簡略化できる。 （実施例６）図６に実施例６に係る半導体装置の断面図
を示す。この半導体装置は図３のＭＯＳＦＥＴをＭＯＳ
サイリスタにしたものである。すなわちドレイン層１１
１がｎ+ 型ではなくｐ+ 型であり、ｐ型ベース層よりも
深く拡散形成されたｐ+ 型ベース層１１８が形成されて
いる。また基板１０１はｐ- 型ではなく、ｎ- 型であ
る。
て、チャネル長６μｍ、素子長１００μｍの条件が同じ
場合、約２％オン抵抗が低減した。またこのＩＧＢＴも
ＣＭＯＳと同一の工程で形成することが可能であり、製
造工程が簡略化できる。 （実施例６）図６に実施例６に係る半導体装置の断面図
を示す。この半導体装置は図３のＭＯＳＦＥＴをＭＯＳ
サイリスタにしたものである。すなわちドレイン層１１
１がｎ+ 型ではなくｐ+ 型であり、ｐ型ベース層よりも
深く拡散形成されたｐ+ 型ベース層１１８が形成されて
いる。また基板１０１はｐ- 型ではなく、ｎ- 型であ
る。
【００３２】このＭＯＳサイリスタでは従来のＭＯＳサ
イリスタと比較して、チャネル長６μｍ、素子長１００
μｍの条件が同じ場合、約２％オン抵抗が低減した。ま
たＣＭＯＳと同一の工程で形成することが可能で、製造
工程を簡略化できる。
イリスタと比較して、チャネル長６μｍ、素子長１００
μｍの条件が同じ場合、約２％オン抵抗が低減した。ま
たＣＭＯＳと同一の工程で形成することが可能で、製造
工程を簡略化できる。
【００３３】以上の実施例において、フィールド・プレ
ート酸化膜の基底部面に対してｐ型ベース層の端部のな
す角度はおよそ３０°である。この角度は窒化シリコン
膜の厚さを厚くしていくとある程度大きくなっていく
が、厚くしても４５°より大きくはならない。また小さ
くしていったときは２０°よりも小さくなる時点で、素
子上面からみたチャネルの長さの小さくなる度合いが約
５％以下となってしまう。この程度だとオン抵抗が殆ど
低減されない。従って２０〜４５°が好ましい範囲とな
る。
ート酸化膜の基底部面に対してｐ型ベース層の端部のな
す角度はおよそ３０°である。この角度は窒化シリコン
膜の厚さを厚くしていくとある程度大きくなっていく
が、厚くしても４５°より大きくはならない。また小さ
くしていったときは２０°よりも小さくなる時点で、素
子上面からみたチャネルの長さの小さくなる度合いが約
５％以下となってしまう。この程度だとオン抵抗が殆ど
低減されない。従って２０〜４５°が好ましい範囲とな
る。
【００３４】以上、本発明の実施例を説明したが、本発
明は以上の実施例に限定されるものではない。例えば実
施例の導電型を全て反対にした構造でも良い。その他、
本発明の要旨を逸脱しない範囲で種々の変形が可能であ
る。
明は以上の実施例に限定されるものではない。例えば実
施例の導電型を全て反対にした構造でも良い。その他、
本発明の要旨を逸脱しない範囲で種々の変形が可能であ
る。
【００３５】
【発明の効果】以上説明したように本発明によれば、従
来の半導体装置と比較してオン抵抗を低減できる半導体
装置およびその製造方法を提供することができる。
来の半導体装置と比較してオン抵抗を低減できる半導体
装置およびその製造方法を提供することができる。
【図１】 本発明の実施例１に係る半導体装置の製造工
程断面図。
程断面図。
【図２】 本発明の実施例２に係る半導体装置の製造工
程断面図。
程断面図。
【図３】 本発明の実施例３に係る半導体装置の断面
図。
図。
【図４】 本発明の実施例４に係る半導体装置の断面
図。
図。
【図５】 本発明の実施例５に係る半導体装置の断面
図。
図。
【図６】 本発明の実施例６に係る半導体装置の断面
図。
図。
【図７】 従来の半導体装置の製造工程断面図。
【図８】 従来の半導体装置の断面図。
１０１…基板；１０２…酸化膜；１０２1 …ゲート酸化
膜；１０３…多結晶シリコン膜；１０４…窒化シリコン
膜；１０６…ｎ型オフセット層；１０７…フィールド・
プレート酸化膜；１０９…ｐ型ベース層；１１０…ｎ+
ソース層；１１１…ｎ+ ドレイン層；１１２…ゲート電
極；１１３…ソース電極；１１４…ドレイン電極
膜；１０３…多結晶シリコン膜；１０４…窒化シリコン
膜；１０６…ｎ型オフセット層；１０７…フィールド・
プレート酸化膜；１０９…ｐ型ベース層；１１０…ｎ+
ソース層；１１１…ｎ+ ドレイン層；１１２…ゲート電
極；１１３…ソース電極；１１４…ドレイン電極
Claims (3)
- 【請求項１】 高抵抗半導体層と、 この高抵抗半導体層表面に形成された第１の第１導電型
半導体層と、 この第１の第１導電型半導体層表面に少なくとも形成さ
れた低抵抗半導体層と、 この低抵抗半導体層上に設けられた第１の電極と、 前記高抵抗半導体層表面の前記第１の第１導電型半導体
層とは異なる位置に形成された低抵抗の第２の第１導電
型半導体層と、 この第２の第１導電型半導体層上に少なくとも設けられ
た第２の電極と、 前記高抵抗半導体層表面の前記第１および第２の第１導
電型半導体層に挟まれた領域に形成された第２導電型半
導体層と、 この第２導電型半導体層上にゲート酸化膜を介して設け
られたゲート電極と、 前記高抵抗半導体層もしくは前記第１の第１導電型半導
体層上に設けられ、前記ゲート酸化膜よりも厚いフィー
ルド・プレート酸化膜とを備え、 前記第２導電型半導体層表面の少なくとも一部が、前記
フィールド・プレート酸化膜の基底部面に対して水平と
は異なる方向に形成された半導体装置。 - 【請求項２】 前記基底部面に対する前記方向が２０〜
４５°である半導体装置。 - 【請求項３】 高抵抗半導体層表面に不純物を注入し第
１の第１導電型半導体層を形成する工程と、 前記高抵抗半導体層上に酸化膜を形成した後、酸化性雰
囲気中で熱処理して前記酸化膜の一部を厚くしフィール
ド・プレート酸化膜を形成する工程と、 このフィールド・プレート酸化膜をマスクとして不純物
を注入し第２導電型半導体層を形成する工程と、 前記フィールド・プレート酸化膜のエッチバックする工
程と、 前記第２半導体層上に少なくとも端部が前記フィールド
・プレート酸化膜の基底部面に対して水平とは異なる方
向であるゲ−ト酸化膜を形成し、このゲ−ト酸化膜上に
ゲート電極を形成する工程と、 このゲート電極および前記フィールド・プレート酸化膜
をマスクとして不純物を注入し低抵抗の低抵抗半導体層
および第２の第１導電型半導体層とを形成する工程と、 第１の電極を前記低抵抗半導体層上に、第２の電極を少
なくとも前記第２の第１導電型半導体層上に形成する工
程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072680A JPH08274313A (ja) | 1995-03-30 | 1995-03-30 | 半導体装置、およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7072680A JPH08274313A (ja) | 1995-03-30 | 1995-03-30 | 半導体装置、およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274313A true JPH08274313A (ja) | 1996-10-18 |
Family
ID=13496340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072680A Pending JPH08274313A (ja) | 1995-03-30 | 1995-03-30 | 半導体装置、およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010341A (ja) * | 2007-05-29 | 2009-01-15 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009032820A (ja) * | 2007-07-25 | 2009-02-12 | Denso Corp | 横型ｍｏｓトランジスタおよびその製造方法 |
-
1995
- 1995-03-30 JP JP7072680A patent/JPH08274313A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010341A (ja) * | 2007-05-29 | 2009-01-15 | Toshiba Corp | 半導体装置の製造方法 |
| US7927952B2 (en) | 2007-05-29 | 2011-04-19 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
| JP2009032820A (ja) * | 2007-07-25 | 2009-02-12 | Denso Corp | 横型ｍｏｓトランジスタおよびその製造方法 |
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