JPH082853Y2 - ピット間隔平均値演算回路 - Google Patents
ピット間隔平均値演算回路Info
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- JPH082853Y2 JPH082853Y2 JP1989001629U JP162989U JPH082853Y2 JP H082853 Y2 JPH082853 Y2 JP H082853Y2 JP 1989001629 U JP1989001629 U JP 1989001629U JP 162989 U JP162989 U JP 162989U JP H082853 Y2 JPH082853 Y2 JP H082853Y2
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、ピット間隔平均値演算回路、特に光カード
におけるピットのそのピット間隔の平均値を求めるピッ
ト間隔平均値演算回路に関するものである。
におけるピットのそのピット間隔の平均値を求めるピッ
ト間隔平均値演算回路に関するものである。
F2F変調記録された光カードにおいて、光カードの送
りに送りむら等が生じると、ピット間の時間間隔が変動
し、誤読が生じるため、光カードに穿たれているピット
を検出し、複数個のピット間隔からその平均値を求め、
該平均値を基にF2F変調の反転を検出し、データの1/0を
判定することが行われている。
りに送りむら等が生じると、ピット間の時間間隔が変動
し、誤読が生じるため、光カードに穿たれているピット
を検出し、複数個のピット間隔からその平均値を求め、
該平均値を基にF2F変調の反転を検出し、データの1/0を
判定することが行われている。
第３図は従来の光カードのピット間隔の平均値を求め
るピット間隔平均値演算回路を示しており、光カードに
等間隔で穿たれたピットを検出し、その検出された２つ
のピット信号間をゲートにして発振器１からのパルスを
カウンタ２でカウントし、そのカウント値を順送りにし
てＮ個のレジスタ３に記憶させていた。そしてトリー
（tree）状に構成されたアダー回路４でＮ個の各ピット
間隔のカウンタ値の合計を求め、平均値出力部５のレジ
スタ６に一旦該Ｎ個の各ピット間隔のカウンタ値の合計
を記憶させ、割算器７で該Ｎ個の各ピット間隔のカウン
タ値の合計をＮで割り、その平均値を得ていた。
るピット間隔平均値演算回路を示しており、光カードに
等間隔で穿たれたピットを検出し、その検出された２つ
のピット信号間をゲートにして発振器１からのパルスを
カウンタ２でカウントし、そのカウント値を順送りにし
てＮ個のレジスタ３に記憶させていた。そしてトリー
（tree）状に構成されたアダー回路４でＮ個の各ピット
間隔のカウンタ値の合計を求め、平均値出力部５のレジ
スタ６に一旦該Ｎ個の各ピット間隔のカウンタ値の合計
を記憶させ、割算器７で該Ｎ個の各ピット間隔のカウン
タ値の合計をＮで割り、その平均値を得ていた。
しかしながら、第３図に示された様なアダー回路４を
トリー状で加算する回路構成では、より多くのピット間
隔値を用いてその平均値を求めようとすると、アダー回
路４の数が多く必要となり、回路規模が大きくなると共
にプリント基板のパッケージが大きくなり、これに伴っ
て部品数の増加によるコストアップ、信頼性の低下及び
その組立工数の増大によるコストアップとなる欠点があ
った。
トリー状で加算する回路構成では、より多くのピット間
隔値を用いてその平均値を求めようとすると、アダー回
路４の数が多く必要となり、回路規模が大きくなると共
にプリント基板のパッケージが大きくなり、これに伴っ
て部品数の増加によるコストアップ、信頼性の低下及び
その組立工数の増大によるコストアップとなる欠点があ
った。
本考案は上記の欠点を解決することを目的としてお
り、より多くのピット間隔値を用いてその平均値を得よ
うとするとき、少ない部品数による回路構成で光カード
のピット間隔の平均値が求められるピット間隔平均値演
算回路を提供することを目的としている。
り、より多くのピット間隔値を用いてその平均値を得よ
うとするとき、少ない部品数による回路構成で光カード
のピット間隔の平均値が求められるピット間隔平均値演
算回路を提供することを目的としている。
上記の目的を達成するために、本考案のピット間隔平
均値演算回路は、演算回路部をアダー回路とレジスタと
で構成し、各ピット間隔のカウント値を記憶した記憶部
から出力されたカウント値を該アダー回路の第１の入力
で受け、該アダー回路と前記レジスタとを、該アダー回
路の出力に前記レジスタの入力を接続し、かつ、該アダ
ー回路の第２の入力に前記レジスタの出力を接続して、
該アダー回路でカウント値を加算しては前記レジスタに
記憶し、該記憶された加算値に次のカウント値を加算で
きるようにして、カウント値を必要な数だけ次々と加算
できるようにした。そして、ピット信号と次のピット信
号との間にその前までにカウントされているＮ−１個の
カウント値の加算を済ませ、前記次のピット信号で、そ
の直前にカウントされたＮ個目のカウント値をＮ−１個
目までのカウント値の加算値に加え、Ｎ個のカウント値
の合計を得るようにした。その後で、次の次のピット信
号が来るまでに、次のＮ−１個のカウント値の加算を済
ませるようにした。すなわち、等間隔で穿たれた光カー
ドのピットを検出し、その検出された２つのピット信号
間をゲートにして発振器からのパルスをカウントするカ
ウンタを備え、該カウンタによってカウントされるＮ個
のカウント値DKを基にして光カードのピット間隔の平均
値を演算するピット間隔平均値演算回路において、前記
カウンタのカウント値を記憶する記憶部と、アダー回路
とレジスタとを備え、前のピット信号と次のピット信号
との時間内に、前に演算されて該レジスタに格納されて
いる加算値SK-1と前記記憶部に記憶されているカウント
値DKとを該アダー回路で加算し、その加算値SK＝SK-1＋
DKを該レジスタに格納する演算処理をＮ−１回繰返すと
共に、前記次のピット信号後に該レジスタに格納されて
いる加算値SN-1と前記カウンタによってカウントされた
カウント値DNとからSN＝SN-1＋DNの加算を該アダー回路
で行う演算回路部と、該演算回路部で得られた加算値SN
をＮで割り、ピット間隔の平均値を算出する平均値出力
部と、前記カウンタ、記憶部、演算回路部、平均値出力
部に制御信号を送出し、各回路部の制御を行う制御部と
を備えている。
均値演算回路は、演算回路部をアダー回路とレジスタと
で構成し、各ピット間隔のカウント値を記憶した記憶部
から出力されたカウント値を該アダー回路の第１の入力
で受け、該アダー回路と前記レジスタとを、該アダー回
路の出力に前記レジスタの入力を接続し、かつ、該アダ
ー回路の第２の入力に前記レジスタの出力を接続して、
該アダー回路でカウント値を加算しては前記レジスタに
記憶し、該記憶された加算値に次のカウント値を加算で
きるようにして、カウント値を必要な数だけ次々と加算
できるようにした。そして、ピット信号と次のピット信
号との間にその前までにカウントされているＮ−１個の
カウント値の加算を済ませ、前記次のピット信号で、そ
の直前にカウントされたＮ個目のカウント値をＮ−１個
目までのカウント値の加算値に加え、Ｎ個のカウント値
の合計を得るようにした。その後で、次の次のピット信
号が来るまでに、次のＮ−１個のカウント値の加算を済
ませるようにした。すなわち、等間隔で穿たれた光カー
ドのピットを検出し、その検出された２つのピット信号
間をゲートにして発振器からのパルスをカウントするカ
ウンタを備え、該カウンタによってカウントされるＮ個
のカウント値DKを基にして光カードのピット間隔の平均
値を演算するピット間隔平均値演算回路において、前記
カウンタのカウント値を記憶する記憶部と、アダー回路
とレジスタとを備え、前のピット信号と次のピット信号
との時間内に、前に演算されて該レジスタに格納されて
いる加算値SK-1と前記記憶部に記憶されているカウント
値DKとを該アダー回路で加算し、その加算値SK＝SK-1＋
DKを該レジスタに格納する演算処理をＮ−１回繰返すと
共に、前記次のピット信号後に該レジスタに格納されて
いる加算値SN-1と前記カウンタによってカウントされた
カウント値DNとからSN＝SN-1＋DNの加算を該アダー回路
で行う演算回路部と、該演算回路部で得られた加算値SN
をＮで割り、ピット間隔の平均値を算出する平均値出力
部と、前記カウンタ、記憶部、演算回路部、平均値出力
部に制御信号を送出し、各回路部の制御を行う制御部と
を備えている。
以下図面を参照しながら本考案の一実施例を説明す
る。
る。
第１図は本考案に係るピット間隔平均値演算回路の一
実施例構成、第２図は第１図のタイムチャートを示して
いる。
実施例構成、第２図は第１図のタイムチャートを示して
いる。
第１図において、1,2,5ないし７は第３図のものに対
応し、８は記憶部、９は演算回路部、10はレジスタ、11
はメモリ、12は抵抗、13はレジスタ、14はアダー回路、
15は抵抗、16は制御部を表わしている。
応し、８は記憶部、９は演算回路部、10はレジスタ、11
はメモリ、12は抵抗、13はレジスタ、14はアダー回路、
15は抵抗、16は制御部を表わしている。
記憶部８は、カウンタ２から送られてくるカウンタ値
を記憶するものであり、レジスタ10とメモリ11とによっ
て該カウント値が記憶される。該レジスタ10ではカウン
タ２から送られてくるカウント値によってその記憶内容
が更新され、またメモリ11はカウンタ２から送られてく
るカウント値を順に記憶するようになっている。該レジ
スタ10及びメモリ11は記憶されている上記カウント値を
出力するとき以外はハイインピーダンスとなっている。
すなわちレジスタ10はトライステートのレジスタが使用
され、メモリ11もその出力にトライステートのバッファ
が使用されている。従って該レジスタ10及びメモリ11か
らそれぞれ出力がなされていないときには、抵抗12に接
続されているアースにより、次に説明する演算回路部９
のアダー回路14へ、後述するように０加算を行わせるた
めＬレベルの信号が入力されるようになっている。
を記憶するものであり、レジスタ10とメモリ11とによっ
て該カウント値が記憶される。該レジスタ10ではカウン
タ２から送られてくるカウント値によってその記憶内容
が更新され、またメモリ11はカウンタ２から送られてく
るカウント値を順に記憶するようになっている。該レジ
スタ10及びメモリ11は記憶されている上記カウント値を
出力するとき以外はハイインピーダンスとなっている。
すなわちレジスタ10はトライステートのレジスタが使用
され、メモリ11もその出力にトライステートのバッファ
が使用されている。従って該レジスタ10及びメモリ11か
らそれぞれ出力がなされていないときには、抵抗12に接
続されているアースにより、次に説明する演算回路部９
のアダー回路14へ、後述するように０加算を行わせるた
めＬレベルの信号が入力されるようになっている。
演算回路部９は、前のピット信号と次のピット信号と
の間に該前のピット信号以前のＮ−１個の各ピット間隔
のカウンタ値DKを基にその合計SN-1を演算して用意して
おき、該次のピット信号後にカウンタ２によってカウン
トされた該前のピット信号と次のピット信号とのピット
間隔のカウンタ値DNを上記Ｎ−１個の合計SN-1に加算し
てＮ個のピット間隔の加算値SNを得る回路である。詳述
すれば該演算回路部９は各１個のレジスタ13とアダー回
路14とを備えており、レジスタ13に格納されている加算
値SK-1と前記記憶部８のメモリ11に記憶されているカウ
ント値DKとをアダー回路14で加算し、その加算値SK＝S
K-1＋DKをレジスタ13へ送り、該加算値SKを該レジスタ1
3にセットする。すなわちレジスタ13は該加算値SKで更
新される。この様な演算処理がＮ−１個繰返されること
により、該レジスタ13に上記合計SN-1が格納される。そ
して上記次のピット信号後に該レジスタ13に格納されて
いる上記合計SN-1と、記憶部８のレジスタ10に記憶され
ている上記前のピット信号と次のピット信号とのピット
間隔のカウント値DNとがアダー回路14で加算され、Ｎ個
のピット間隔の加算値SNが得られるようになっている。
の間に該前のピット信号以前のＮ−１個の各ピット間隔
のカウンタ値DKを基にその合計SN-1を演算して用意して
おき、該次のピット信号後にカウンタ２によってカウン
トされた該前のピット信号と次のピット信号とのピット
間隔のカウンタ値DNを上記Ｎ−１個の合計SN-1に加算し
てＮ個のピット間隔の加算値SNを得る回路である。詳述
すれば該演算回路部９は各１個のレジスタ13とアダー回
路14とを備えており、レジスタ13に格納されている加算
値SK-1と前記記憶部８のメモリ11に記憶されているカウ
ント値DKとをアダー回路14で加算し、その加算値SK＝S
K-1＋DKをレジスタ13へ送り、該加算値SKを該レジスタ1
3にセットする。すなわちレジスタ13は該加算値SKで更
新される。この様な演算処理がＮ−１個繰返されること
により、該レジスタ13に上記合計SN-1が格納される。そ
して上記次のピット信号後に該レジスタ13に格納されて
いる上記合計SN-1と、記憶部８のレジスタ10に記憶され
ている上記前のピット信号と次のピット信号とのピット
間隔のカウント値DNとがアダー回路14で加算され、Ｎ個
のピット間隔の加算値SNが得られるようになっている。
また該レジスタ13は、格納されている値を出力すると
き以外はハイインピーダンスとなっており、トライステ
ートのレジスタが使用されている。従って該レジスタ13
から出力がなされていないときには、抵抗15に接続され
ているアースにより、アダー回路14へ後述するように０
加算を行わせるため、Ｌレベルの信号が入力されるよう
になっている。
き以外はハイインピーダンスとなっており、トライステ
ートのレジスタが使用されている。従って該レジスタ13
から出力がなされていないときには、抵抗15に接続され
ているアースにより、アダー回路14へ後述するように０
加算を行わせるため、Ｌレベルの信号が入力されるよう
になっている。
制御部16は前記カウンタ２、記憶部８、演算回路部
９、平均値出力部５の各回路部へ制御信号を送出し、そ
の回路部を制御するようになっており、該制御部16の制
御の仕方を第２図のタイムチャートを用いて次に説明す
る。
９、平均値出力部５の各回路部へ制御信号を送出し、そ
の回路部を制御するようになっており、該制御部16の制
御の仕方を第２図のタイムチャートを用いて次に説明す
る。
第２図はＮ＝８の８個のピット間隔を平均化する例を
示したものである。
示したものである。
光カードに穿たれたピットのうち、データ位置（すな
わち、2F信号位置）のピット信号により動作することを
除くための制御信号が制御部16からカウンタ２へ送出さ
れ、該カウンタ２は等間隔で穿たれたピット信号に対し
て発振器１からのパルスをカウントする。従って該カウ
ンタ２は＃２ないし＃７ピット信号の各入力ごとにその
ピット間隔におけるカウント値D1ないしD6をカウント
し、それらのカウント値はレジスタ10及びメモリ11にそ
れぞれ記憶される。レジスタ10は入力するカウント値で
次々と更新されるので、＃７ピット信号入力時において
カウント値D6が記憶されており、またメモリ11は順次記
憶するのでカウント値D1ないしD6を記憶している。そし
て次の＃８ピット信号がカウンタ２に入力されたとき、
制御部16は記憶部８に制御信号を送り、レジスタ10の記
憶内容D6をカウンタ２のカウント値D7に更新させ、かつ
該カウント値D7をメモリ11に記憶させる。記憶部８にお
ける該カウント値D7の記憶が終了すると、制御部16はメ
モリ11とアダー回路14へ制御信号を送り、該メモリ11か
らカウント値D1を読み出してアダー回路14へ該カウント
値D1を入力させる。このとき制御部16はレジスタ13に対
しその出力をハイインピーダンスにする制御信号を送っ
ているので、該アダー回路14には抵抗15を介してアース
のＬレベルの信号が入力されており、該アダー回路14で
S1＝０＋D1の加算を行わせる。該加算値S1は直ちにレジ
スタ13へ送られ、該レジスタ13に格納される。次に制御
部16はメモリ11及びレジスタ13とアダー回路14へ制御信
号を送り、メモリ11からカウント値D2を読み出し、また
レジスタ13から上記加算値S1を出力させ、アダー回路14
にそれぞれ入力させた上でS2＝S1＋D2の加算を行わせ
る。該加算値S2は直ちにレジスタ13へ送られ、該レジス
タ13に格納される。以下同様にして第２図図示のＡの期
間にS7＝S6＋D7までの加算が繰返され、レジスタ13には
該加算値S7が格納される。その後は制御部16からメモリ
11へ制御信号が送出されず、該メモリ11の出力はハイイ
ンピーダンスが保持され、アダー回路14には抵抗12を介
してアースのＬレベルの信号が入力される様になり、第
２図図示のＢの期間は該アダー回路14でS7＋０の加算が
繰返される。この様に０を加算することにより、制御部
16の制御動作を容易化することが可能となる。
わち、2F信号位置）のピット信号により動作することを
除くための制御信号が制御部16からカウンタ２へ送出さ
れ、該カウンタ２は等間隔で穿たれたピット信号に対し
て発振器１からのパルスをカウントする。従って該カウ
ンタ２は＃２ないし＃７ピット信号の各入力ごとにその
ピット間隔におけるカウント値D1ないしD6をカウント
し、それらのカウント値はレジスタ10及びメモリ11にそ
れぞれ記憶される。レジスタ10は入力するカウント値で
次々と更新されるので、＃７ピット信号入力時において
カウント値D6が記憶されており、またメモリ11は順次記
憶するのでカウント値D1ないしD6を記憶している。そし
て次の＃８ピット信号がカウンタ２に入力されたとき、
制御部16は記憶部８に制御信号を送り、レジスタ10の記
憶内容D6をカウンタ２のカウント値D7に更新させ、かつ
該カウント値D7をメモリ11に記憶させる。記憶部８にお
ける該カウント値D7の記憶が終了すると、制御部16はメ
モリ11とアダー回路14へ制御信号を送り、該メモリ11か
らカウント値D1を読み出してアダー回路14へ該カウント
値D1を入力させる。このとき制御部16はレジスタ13に対
しその出力をハイインピーダンスにする制御信号を送っ
ているので、該アダー回路14には抵抗15を介してアース
のＬレベルの信号が入力されており、該アダー回路14で
S1＝０＋D1の加算を行わせる。該加算値S1は直ちにレジ
スタ13へ送られ、該レジスタ13に格納される。次に制御
部16はメモリ11及びレジスタ13とアダー回路14へ制御信
号を送り、メモリ11からカウント値D2を読み出し、また
レジスタ13から上記加算値S1を出力させ、アダー回路14
にそれぞれ入力させた上でS2＝S1＋D2の加算を行わせ
る。該加算値S2は直ちにレジスタ13へ送られ、該レジス
タ13に格納される。以下同様にして第２図図示のＡの期
間にS7＝S6＋D7までの加算が繰返され、レジスタ13には
該加算値S7が格納される。その後は制御部16からメモリ
11へ制御信号が送出されず、該メモリ11の出力はハイイ
ンピーダンスが保持され、アダー回路14には抵抗12を介
してアースのＬレベルの信号が入力される様になり、第
２図図示のＢの期間は該アダー回路14でS7＋０の加算が
繰返される。この様に０を加算することにより、制御部
16の制御動作を容易化することが可能となる。
次に＃９ピット信号がカウンタ２に入力すると、制御
部16はレジスタ10とメモリ11へ制御信号を送出し、レジ
スタ10をカウンタ２のカウント値D8で更新すると共に該
カウント値D8がメモリ11に記憶される。制御部16はレジ
スタ10に対しその記憶内容であるカウント値D8を出力さ
せる制御信号を送出し、該カウント値D8をアダー回路14
に入力させる。従って該アダー回路14では該カウント値
D8とレジスタ13からの加算値S7とを加算し、その加算値
S8＝S7＋D8を平均値出力部５のレジスタ６へ向けて送出
させる。制御部16は平均値出力部５のレジスタ６と割算
器７へ制御信号を送出し、該加算値S8をレジスタ６に記
憶させ、その後割算器７で該加算値S8をＮ＝８で割り、
８個のピット間隔平均値を算出させる。
部16はレジスタ10とメモリ11へ制御信号を送出し、レジ
スタ10をカウンタ２のカウント値D8で更新すると共に該
カウント値D8がメモリ11に記憶される。制御部16はレジ
スタ10に対しその記憶内容であるカウント値D8を出力さ
せる制御信号を送出し、該カウント値D8をアダー回路14
に入力させる。従って該アダー回路14では該カウント値
D8とレジスタ13からの加算値S7とを加算し、その加算値
S8＝S7＋D8を平均値出力部５のレジスタ６へ向けて送出
させる。制御部16は平均値出力部５のレジスタ６と割算
器７へ制御信号を送出し、該加算値S8をレジスタ６に記
憶させ、その後割算器７で該加算値S8をＮ＝８で割り、
８個のピット間隔平均値を算出させる。
レジスタ10は、アダー回路14への上記カウント値D8を
送出し、該アダー回路14でS8＝S7＋D8の加算がなされた
のち制御部16によってその出力がハイインピーダンスに
なるように制御され、またレジスタ13は、加算値S8がレ
ジスタ６に記憶されたのち制御部16によってその出力が
ハイインピーダンスになるように制御される。
送出し、該アダー回路14でS8＝S7＋D8の加算がなされた
のち制御部16によってその出力がハイインピーダンスに
なるように制御され、またレジスタ13は、加算値S8がレ
ジスタ６に記憶されたのち制御部16によってその出力が
ハイインピーダンスになるように制御される。
この様な状態の下で制御部16はメモリ11とアダー回路
14に制御信号を送り、該メモリ11からカウント値D2を読
み出してアダー回路14へ該カウント値D2を入力させる。
このとき制御部16はレジスタ13に対しその出力をハイイ
ンピーダンスにする制御信号を送っているので、該アダ
ー回路14には抵抗15を介してアースのＬレベルの信号が
入力されており、該アダー回路14でS1＝０＋D2の加算を
行わせる。該加算値S1は直ちにレジスタ13へ送られ、該
レジスタ13に格納される。次に制御部16はメモリ11及び
レジスタ13とアダー回路14へ制御信号を送り、メモリ11
からカウント値D3を読み出し、またレジスタ13から上記
加算値S1を出力させ、アダー回路14にそれぞれ入力させ
た上でS2＝S1＋D3の加算を行わせる。該加算値S2は直ち
にレジスタ13へ送られ、該レジスタ13に格納される。以
下同様の演算処理が行われるが、上記＃８ピット信号が
カウンタ２に入力したときと全く同じ経過が繰返されて
おり、カウンタ値D1がD2に、またカウンタ値D2がD3に置
き換えられただけで、上記＃８ピット信号がカウンタ２
へ入力された以後の説明がそっくり行われることにな
る。
14に制御信号を送り、該メモリ11からカウント値D2を読
み出してアダー回路14へ該カウント値D2を入力させる。
このとき制御部16はレジスタ13に対しその出力をハイイ
ンピーダンスにする制御信号を送っているので、該アダ
ー回路14には抵抗15を介してアースのＬレベルの信号が
入力されており、該アダー回路14でS1＝０＋D2の加算を
行わせる。該加算値S1は直ちにレジスタ13へ送られ、該
レジスタ13に格納される。次に制御部16はメモリ11及び
レジスタ13とアダー回路14へ制御信号を送り、メモリ11
からカウント値D3を読み出し、またレジスタ13から上記
加算値S1を出力させ、アダー回路14にそれぞれ入力させ
た上でS2＝S1＋D3の加算を行わせる。該加算値S2は直ち
にレジスタ13へ送られ、該レジスタ13に格納される。以
下同様の演算処理が行われるが、上記＃８ピット信号が
カウンタ２に入力したときと全く同じ経過が繰返されて
おり、カウンタ値D1がD2に、またカウンタ値D2がD3に置
き換えられただけで、上記＃８ピット信号がカウンタ２
へ入力された以後の説明がそっくり行われることにな
る。
従って光カードに穿たれている等間隔のピット信号が
入力されるごとに、最新の８個の各ピット間隔のカウン
ト値を平均化した値が平均値出力部５から出力される。
入力されるごとに、最新の８個の各ピット間隔のカウン
ト値を平均化した値が平均値出力部５から出力される。
なお、メモリ11に替え、シフトレジスタを構成する第
３図の様な回路を用いてもよく、この場合はトライステ
ートのレジスタを用いることを必要とする。
３図の様な回路を用いてもよく、この場合はトライステ
ートのレジスタを用いることを必要とする。
以上の説明はＮ＝８個のピット間隔の平均値を求めて
いるが、Ｎは任意の数にすることができることは言うま
でもない。
いるが、Ｎは任意の数にすることができることは言うま
でもない。
以上説明した如く、本考案によれば、平均値を求める
対象のピット間隔値を順次記憶部に記憶すると共に、該
記憶部から順次ピット間隔値を読み出してＮ−１個まで
の加算値SN-1を予め用意しておき、Ｎ個目のピット信号
の入力で該加算値SN-1とそのピット間隔値DNとを加算す
るようにしたので、アダー回路を１個で済ますことがで
き、従って回路構成が簡素化され、プリント基板のパッ
ケージが小さくなる。また回路を構成する部品数が少な
くなるので、信頼性が向上すると共に、組立工数が少く
なり、コストを安価にすることが可能となる。
対象のピット間隔値を順次記憶部に記憶すると共に、該
記憶部から順次ピット間隔値を読み出してＮ−１個まで
の加算値SN-1を予め用意しておき、Ｎ個目のピット信号
の入力で該加算値SN-1とそのピット間隔値DNとを加算す
るようにしたので、アダー回路を１個で済ますことがで
き、従って回路構成が簡素化され、プリント基板のパッ
ケージが小さくなる。また回路を構成する部品数が少な
くなるので、信頼性が向上すると共に、組立工数が少く
なり、コストを安価にすることが可能となる。
さらに演算回路部で０を加算する構成にしたので、制
御部の制御が簡単化され、回路構成も簡略化されて使用
部品の数も減少する。
御部の制御が簡単化され、回路構成も簡略化されて使用
部品の数も減少する。
そして、アダー回路が１個なのでその伝播遅延時間は
１個分で済み、高速演算が可能となる。
１個分で済み、高速演算が可能となる。
第１図は本考案に係るピット間隔平均値演算回路の一実
施例構成、第２図は第１図のタイムチャート、第３図は
従来のピット間隔平均値演算回路の構成図である。 図中、１は発振器、２はカウンタ、３はレジスタ、４は
アダー回路、５は平均値出力部、６はレジスタ、７は割
算器、８は記憶部、９は演算回路部、10はレジスタ、11
はメモリ、12は抵抗、13はレジスタ、14はアダー回路、
15は抵抗、16は制御部である。
施例構成、第２図は第１図のタイムチャート、第３図は
従来のピット間隔平均値演算回路の構成図である。 図中、１は発振器、２はカウンタ、３はレジスタ、４は
アダー回路、５は平均値出力部、６はレジスタ、７は割
算器、８は記憶部、９は演算回路部、10はレジスタ、11
はメモリ、12は抵抗、13はレジスタ、14はアダー回路、
15は抵抗、16は制御部である。
Claims (1)
- 【請求項１】等間隔で穿たれた光カードのピットを検出
し、その検出された２つのピット信号間をゲートにして
発振器（１）からのパルスをカウントするカウンタ
（２）を備え、該カウンタによってカウントされる所定
数Ｎ個のカウント値DK（Ｋ＝1,2,3,……,N）を基にし
て、光カードのピット間隔の平均値を演算するピット間
隔平均値演算回路において、 前記カウンタのカウント値DKを記憶する記憶部（８）
と、 アダー回路（14）とレジスタ（13）とを備えており、か
つ、前記アダー回路の第１の入力が前記記憶部の出力に
接続され、前記アダー回路の第２の入力が前記レジスタ
の出力に接続され、前記アダー回路の出力が前記レジス
タの入力に接続されている演算回路部（９）と、 該演算回路部で得られた加算値SNをＮで割り、ピット間
隔の平均値を算出する平均値出力部（５）と、 相隣るピット信号間において、前記アダー回路は前記記
憶部が記憶するカウント値DKと前記レジスタに記憶され
た加算値SK-1との加算値SK＝DK＋SK-1を出力し、かつ、
前記レジスタは前記アダー回路が出力する加算値SKを記
憶するようにして、Ｋ＝１からＮ−１までのカウント
値DKを順次加算せしめて加算値SN-1を求め、次の相隣る
ピット信号間においては、加算値SN-1とカウント値DN
とを加算して、加算値SNを求めるようにし、また、次
のピット間隔の平均値演算のための加算値SN-1を求める
ために、前のピット間隔の平均値演算のための加算にお
けるＫ＝２からＮまでのカウント値DKをＫ＝１からＮ−
１までのカウント値DKとして前記の過程を実行するよ
うに、前記演算回路部を制御する制御部（16）とを備え
たことを特徴とするピット間隔平均値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989001629U JPH082853Y2 (ja) | 1989-01-12 | 1989-01-12 | ピット間隔平均値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989001629U JPH082853Y2 (ja) | 1989-01-12 | 1989-01-12 | ピット間隔平均値演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0292867U JPH0292867U (ja) | 1990-07-24 |
| JPH082853Y2 true JPH082853Y2 (ja) | 1996-01-29 |
Family
ID=31201679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989001629U Expired - Lifetime JPH082853Y2 (ja) | 1989-01-12 | 1989-01-12 | ピット間隔平均値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082853Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116846A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | Ｆｍ変調デイジタルデ−タ復調方式 |
-
1989
- 1989-01-12 JP JP1989001629U patent/JPH082853Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0292867U (ja) | 1990-07-24 |
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